JPS61264379A - Memory circuit - Google Patents
Memory circuitInfo
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- JPS61264379A JPS61264379A JP60105845A JP10584585A JPS61264379A JP S61264379 A JPS61264379 A JP S61264379A JP 60105845 A JP60105845 A JP 60105845A JP 10584585 A JP10584585 A JP 10584585A JP S61264379 A JPS61264379 A JP S61264379A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶素子に係り、特に高速グラフィックディス
プレイのフレームバッファとして好適な記憶回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a memory element, and more particularly to a memory circuit suitable as a frame buffer of a high-speed graphic display.
グラフィックディスプレイ装置は１表示分解能の向上に
伴い、大容量の表示情報記憶用メモリすなわちフレーム
バッファを必要とし始めている。しかし、フレームバッ
ファの大容量化はグラフィックデータの表示を行う際の
メモリアクセス回数の増加に結びつくので１表示の高速
化を図るためてはメモリアクセス回数の削減が必要であ
る。As the resolution of one display improves, graphic display devices are beginning to require a large capacity memory for storing display information, ie, a frame buffer. However, increasing the capacity of the frame buffer leads to an increase in the number of memory accesses when displaying graphic data, so in order to increase the speed of one display, it is necessary to reduce the number of memory accesses.
このメモリアクセス回数の削減を図る手段としては、グ
ラフィックディスプレイ用フレームバッファの内部で演
算処理を実行する方法がある。この方法を用いたフレー
ムバッファの例を第２図に示す。第２図において、１は
１６ビツト長の演算器、２はグラフィックデータを記憶
するメモリ、３は演算器の演算機能指定レジスタ。As a means for reducing the number of memory accesses, there is a method of executing arithmetic processing inside a frame buffer for a graphic display. An example of a frame buffer using this method is shown in FIG. In FIG. 2, 1 is a 16-bit arithmetic unit, 2 is a memory for storing graphic data, and 3 is an arithmetic function specification register of the arithmetic unit.
４は書き込みマスク回路、 ＤＩ５〜ＤＯはデータ処理
装置から１７）１６ビツトデータ、 ＤＣｈｓ〜ＤＯｏ
はメモリの読み出しデータ、ＦＣ３〜ＦＣ，は演算器に
対する演算機能指定データ、Ｍ！５〜ＭＯはメモリに対
する書き込み制御信号、Ａ２３〜Ａ、はデータ処理装置
からの２３ビットアドレス信号、ＷＥはデータ処理装置
からの書き込み制御信号、Ｆ８は演算機能指定レジスタ
に対するラバ・子制御信号、ＭＳは書き込みマスク回路
に対するラッチ制御信号である。4 is a write mask circuit, DI5 to DO are 17) 16-bit data from the data processing device, DChs to DOo
is memory read data, FC3 to FC are arithmetic function designation data for the arithmetic unit, and M! 5 to MO are write control signals for the memory, A23 to A are 23-bit address signals from the data processing device, WE is a write control signal from the data processing device, F8 is a rubber/child control signal for the arithmetic function specification register, MS is the latch control signal for the write mask circuit.
この第２図の構成でメモリアクセス回数が減る理由につ
いて説明する。ビットマツプ方式のグラフィックディス
プレイで図形を書り場合。The reason why the number of memory accesses is reduced with the configuration shown in FIG. 2 will be explained. When drawing figures on a bitmap-based graphic display.
図形は点の集合で表すため１図形描画は点描画の繰返し
で行う。このため、フレーノ・バッファに対してのアク
セスは、 １６ビツト単位ではなく１ビツトとか４ビツ
トのようなメモリを構成しているデータ幅よりも小さい
単位で行う。また。Since a figure is represented by a set of points, one figure is drawn by repeating point drawing. Therefore, the Freno buffer is accessed not in units of 16 bits but in units smaller than the data width of the memory, such as 1 bit or 4 bits. Also.
一般には点を書く場合に書き込みデータとの演算を必要
とするため、メモリデータとの演算とピッ１単位の書き
込みが必要となる。通常のメモリではこれらの機能が無
いため１図形描画処理を行うデータ処理装置の内部で演
算を実行することとなり、書き込むべきメモリ番地のデ
ータを読み込み、ビット演算実行後、同一番地に番き込
むという処理で実現している。このため。Generally, when writing a point, calculations with write data are required, so calculations with memory data and writing in units of pips are required. Normal memory does not have these functions, so the calculations are executed inside the data processing device that performs one figure drawing process.The data at the memory address to be written is read, and after the bit operation is performed, the data is stored at the same address. This is achieved through processing. For this reason.
１ピツトのデータを書く場合でも２回のメモリアクセス
が必要である。第２図のフレームノくツファでは、演算
器１でメモリデータとデータ処理装置の演算を書き込み
マスク回路４でビット単位のデータ書き込みを実現して
おり、１ビ・ソトのデータを書くために必要なメモリア
クセスはデータ処理装置では１回ですむ。メモリ２のア
クセスは、リードとライトの２回必要であるが通常のメ
モリにはリード・モディファイ・ライトという、１回で
リードとライトを実現するアクセスモードがあるため、
１回で実現できる。Even when writing one pit of data, two memory accesses are required. In the frame diagram shown in Figure 2, the arithmetic unit 1 writes memory data and the calculations of the data processing device, and the mask circuit 4 realizes bit-by-bit data writing, which is necessary to write 1-bit data. The data processing device only needs to access the memory once. Accessing memory 2 requires two times, read and write, but normal memory has an access mode called read-modify-write that allows reading and writing to be performed in one go.
It can be achieved in one go.
以上のようｆｆ第２図に示したフレームバッファは、グ
ラフィックディスプレイの高速化には有効であるが、メ
モリ素子周辺に多くの回路を付加しなければならないた
め２信頼性が低下しまたコストが高くなるという問題点
がある。なお。As described above, the frame buffer shown in ff Figure 2 is effective for speeding up graphic displays, but since many circuits must be added around the memory element, reliability is reduced and the cost is high. There is a problem with that. In addition.
第２図に示すフレームバッファについては１例えば日経
エレクトロニクス１９８４．８．２７号［１２８０Ｘ
１０２４画素のグラフィック・ディスプレイ用フレーム
バッファをニブル・モート付キロ４ ＫＲＡＭで設計Ｊ
（Ｐ、２２７〜２４５）に示される。Regarding the frame buffer shown in FIG.
Designed a frame buffer for a 1024-pixel graphic display using KRAM with nibble mote.
(P, 227-245).
本発明の目的は上記問題点を解決するために２高速グラ
フイツクデイスプレイ用フレームノくツファをコンパク
ト（実現する記憶回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory circuit which realizes a compact frame architecture for a two-speed graphic display in order to solve the above-mentioned problems.
〔発明の概要］
データの読み出し、８敦込み及び保存が任意に行える記
憶素子と、外部からの第１のデータと記憶素子内の第２
のデータを演算する演算器よりなる記憶回路において、
指定された演算機能コードを格納するレジスタと指定さ
れた書き込み制御データを格納するレジスタを設け、演
算機能コード格納レジスタと書き込み制御データ格納レ
ジスタの出力データに基づいて、演算及びビット単位の
書き込み制御を行うことを特徴とする。[Summary of the Invention] A memory element in which data can be arbitrarily read, loaded, and stored, and a first data from outside and a second data in the memory element.
In a memory circuit consisting of an arithmetic unit that calculates data,
A register for storing a specified operation function code and a register for storing specified write control data are provided, and operations and bit-by-bit write control are performed based on the output data of the operation function code storage register and the write control data storage register. It is characterized by doing.
以下２本発明の一実施例を図面を用いて詳細に説明する
。Hereinafter, two embodiments of the present invention will be described in detail with reference to the drawings.
まず１本発明の詳細な説明する。First, the present invention will be explained in detail.
第２図で示すフレームバッファ用メモリの周辺回路を減
らすためには、メモリ、演算器、演算機能指定レジスタ
、書き込みマスク回路を一体化したＩ Ｃ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）を作ることが考えられ
る。現状のグラフィックディスプレイでは、演算機能と
して要求されるものは論理演算が主体であるため、演算
器は演算データのビット単位に分割することが可能であ
る。算術演算を使う場合も桁上げ信号を扱う回路を付加
することで、原則的にはビパｌト単位の分割は可能であ
る。書診込みマスク回路４はビット単位の書き込み制御
を行う回路であるから、ビット単位に分割できることは
明らかである。しかしながら演算機能指定レジスタ３は
、演算器１の演算機能の数で決まるビット長であり、演
算データのビット長（ここでは１６）とは無関係である
ため、演算データのビット単位に分割することはできな
い。したがって演算機能指定レジスタ３は１分割した単
位毎に持つ必要がある。このように１分割した単位毎て
同一の機能のものな持つことは無駄であるがＩＣの集積
度は年毎に高くなり、一体化した場合のメモリ素子の数
に対する周辺回路として使われる素子の数の比率は１％
にもならないわずかのものであるため問題とはならない
。一体化をした場合に、演算機能指定レジスタ３を分割
単位毎に持つことは１以上に示したようにそれほど問題
ではないが、第２図に示したフレームバッファをデータ
のビット単位に分割することには問題がある。第２図の
フレームバッファを使うためには、実際のメモリアクセ
スを行う前に、演算機能指定レジスタ３に演算機能デー
タを書き込みマスク回路４に書き込みマスクデータを設
定する必要がある。In order to reduce the number of peripheral circuits for the frame buffer memory shown in Figure 2, it is necessary to use an IC (Integer
It is conceivable to create a rated C1rcuit). In current graphic displays, what is required as an arithmetic function is mainly a logical operation, so the arithmetic unit can be divided into bit units of arithmetic data. Even when arithmetic operations are used, division in bipart units is possible in principle by adding a circuit that handles carry signals. Since the writing mask circuit 4 is a circuit that performs bit-by-bit write control, it is clear that it can be divided into bits. However, the arithmetic function specification register 3 has a bit length determined by the number of arithmetic functions of the arithmetic unit 1, and is unrelated to the bit length of the arithmetic data (16 in this case), so it is not possible to divide the arithmetic data into bit units. Can not. Therefore, it is necessary to have an arithmetic function designation register 3 for each divided unit. Although it is wasteful to have devices with the same functions in each divided unit, the degree of integration of ICs is increasing year by year, and the number of elements used as peripheral circuits is increasing compared to the number of memory elements when integrated. The number ratio is 1%
This is not a problem because it is so small that it does not amount to anything. In the case of integration, having an arithmetic function specification register 3 for each division unit is not so much of a problem as shown above, but dividing the frame buffer shown in Figure 2 into data bit units is not a big problem. There is a problem. In order to use the frame buffer shown in FIG. 2, it is necessary to write arithmetic function data to the arithmetic function designation register 3 and set write mask data to the mask circuit 4 before performing actual memory access.
第２図のフレームバッファでは、どちらのデータもデー
タ処理装置からのデータ信号Ｔ）ｔｓ〜Ｄ。In the frame buffer of FIG. 2, both data are data signals T) ts to D from the data processing device.
を人力信号と１２ているため、ビット単位に分割すると
１ビツトの信号となってしまうので、書き込みマスク回
路４では問題がないが、演算機能指定レジスタ３ではｚ
ａＩ類の演算しか指定で片なくなってしまう。このよう
に、メモリのビット構成の違いで演算機能の数が変わる
ことは問題である。本発明は、演算機能指定をデータバ
スで行うため、データＤビット分割に依存することにな
り発生しているのに着目し、データバスと違いビット分
割だ依存しないアドレス信号を用いて指定するものであ
る。Since 12 is a human input signal, if it is divided into bits it becomes a 1-bit signal, so there is no problem with the write mask circuit 4, but in the arithmetic function specification register 3
Only aI class operations can be specified. Thus, it is a problem that the number of arithmetic functions changes depending on the bit configuration of the memory. The present invention focuses on the fact that arithmetic functions are specified using a data bus, which results in dependence on data D bit division, and uses an address signal that does not depend on bit division to specify the function, unlike a data bus. It is.
次に１本発明の一実施例を説明する。Next, one embodiment of the present invention will be described.
第１図は、実施例のフレームバッファ用メモリ回路の構
成である。１は演算器、２はメモリ素子、３は演算機能
指定レジスタ、４は書き込みマスク回路、Ｄｊはグララ
イク描画用データ処理装置のデータ信号１６ビツトの中
の１ビット信号、Ａ２３〜Ａ、はデータ処理装置のアド
レス信号。FIG. 1 shows the configuration of a frame buffer memory circuit according to an embodiment. 1 is an arithmetic unit, 2 is a memory element, 3 is an arithmetic function specification register, 4 is a write mask circuit, Dj is a 1-bit signal among the 16-bit data signal of the data processing device for graphic drawing, A23 to A are data processing Device address signal.
ＷＥはデータ処理装置のライト制御信号、ＦＳは演算機
能指定レジスタ３及び書き込みマスク回路４に肘するデ
ータセット制御信号、ＤＯｊはメモＩＪ ２子２ｆ）断
み出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗ
ｊはメモリ素子２に対する書き込み制御信号である。WE is the write control signal of the data processing device, FS is the data set control signal that applies to the arithmetic function specification register 3 and write mask circuit 4, DOj is the memo IJ 2 child 2f) cutting data, and DIj is the arithmetic operation of the arithmetic unit 1. Result data, W
j is a write control signal for the memory element 2.
第３回は書き込みマスク回路の構成である。The third time is the configuration of the write mask circuit.
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。41 is a write mask data storage register, and 42 is a gate for suppressing the write control signal WE.
第４図は第１図のメモリ回路によるフレームバッファの
構成例である。第４図では接続関係を明確にするため、
４ビツトの構成を示しである。FIG. 4 shows an example of the configuration of a frame buffer using the memory circuit shown in FIG. In Figure 4, to clarify the connection relationship,
This figure shows the 4-bit configuration.
第５図はグラフィックディスプレイシステムに実施例の
メモリ回路を適用した例である。６はデータ処理装置、
７はセット信号ＦＳを発生するデコード回路である。FIG. 5 is an example in which the memory circuit of the embodiment is applied to a graphic display system. 6 is a data processing device;
7 is a decoding circuit that generates a set signal FS.
以下、実施例のメモリ回路の動作を説明する。The operation of the memory circuit of the embodiment will be explained below.
実施例では、メモリ回路５は８０００００Ｈ〜８ＦＦＦ
ＦＦＨ番地に割当てられている。ここでＨは１６進数で
あることを示しバイトを単位とする番地である。In the embodiment, the memory circuit 5 is 800000H to 8FFF.
It is assigned to address FFH. Here, H indicates a hexadecimal number and is an address in bytes.
デコード回路７は９０００００Ｈ〜９０００１ ＦＨ番
地でセット信号ＦＳを出力する。演算器１の演算機能は
第６図に示す１６種である。データ処理装置６が例えば
９０００１４８番地にＦＯＦＦＨを書き込むと。The decode circuit 7 outputs the set signal FS at addresses 900000H to 90001FH. The arithmetic unit 1 has 16 types of arithmetic functions as shown in FIG. For example, when the data processing device 6 writes FOFFH to address 9000148.
デコード回路７はセット信号ＦＳを出力し、演算機能指
定レジスタ３にアドレス信号Ａ４〜Ａ１スなわち０ＩＯ
ＩＢ （Ｂはビットデータ）をセットする。この結果、
演算器ｌは第６図の演算機能表に示すように、論理和を
演算機能として選択する。また書き込みマスク回路４で
は、書き込みマスクデータ格納レジスタ４１にデータ処
理装置６からのデータ０ＦＯＯＨの１６ビツトのデータ
の中の１ビツトをセットする。セラ）・される１ビツト
は、メモリ素子のビット位置と同一の位置である。この
結果、書き込みマスクデータとしてＦＯＦＦＨがセット
されたことになる。The decoding circuit 7 outputs the set signal FS and sends the address signal A4 to A1 to the arithmetic function specification register 3, that is, 0IO.
Set IB (B is bit data). As a result,
The arithmetic unit 1 selects OR as the arithmetic function, as shown in the arithmetic function table of FIG. Further, the write mask circuit 4 sets one bit of the 16-bit data of data 0FOOH from the data processing device 6 in the write mask data storage register 41. 1 bit is located at the same bit position in the memory element. As a result, FOFFH is set as write mask data.
次にデータ処理装置６が８０００００Ｈ番地にＦ３ＦＦ
Ｈを書く場合について説明する。８０００００Ｈ番地に
は、 ０５１２Ｈが格納しであるとする。データ処理装
置６のメモリアクセスタイミングを第７図に示す。デー
タ処理装置６のメモリ回路５に対するライトアクセスは
、第７図に示すようにリード・モディファイ・ライト動
作となる。リード・モディファイ・ライトのリードのタ
イミングでＤＯババスは０５１２Ｈが読み出され、Ｄバ
スにはＦ３ＦＦＨが入力されている。次のモディファイ
のタイミングで、演算器１はＤパスとＤＯババスデータ
を演算し、ＤＩババス演算結果を出力する。この場合は
Ｄバスの値がＦ３ＦＦＨであり。Next, data processing device 6 enters F3FF at address 800000H.
The case of writing H will be explained. It is assumed that 0512H is stored at address 800000H. FIG. 7 shows the memory access timing of the data processing device 6. Write access to the memory circuit 5 by the data processing device 6 is a read-modify-write operation as shown in FIG. At the timing of read/modify/write, 0512H is read from the DO bus, and F3FFH is input to the D bus. At the next modification timing, the arithmetic unit 1 calculates the D path and DO bus data, and outputs the DI bus calculation result. In this case, the value of the D bus is F3FFH.
Ｄｏババス０５１２Ｈであるため、ＤＩババスデータは
Ｆ７ＦＦＨとなる。これは、前述した動作で演算器１は
論理和を演算機能として選択しているためである。最後
にリード・モディファイ・ライト０ライトのタイミング
でＤＩババスデータＦ７ＦＦＨなライトするが前述のセ
ット動作で。Since the Do bus is 0512H, the DI bus data is F7FFH. This is because the arithmetic unit 1 selects OR as the arithmetic function in the operation described above. Finally, write DI bus data F7FFH at the read/modify/write 0 write timing using the set operation described above.
書き込みマスクデータはＦＯＦＦＨがセットされており
、Ｗ、３図に示すようにマスクデータがＯのビットはゲ
ート４２がＯＮとなり、ｌのビットはゲート４２がＯＦ
Ｆとなるため、 Ｄ１１’＝Ｄ８の４ビツトのみが実際
のライト動作を実行し、残りの１２ビツトではライト動
作は起こらない。この結果、 ８０００００Ｈ番地のデ
ータは０７１２Ｈになる。The write mask data is set to FOFFH, and as shown in FIG.
Therefore, only the 4 bits D11'=D8 execute the actual write operation, and the remaining 12 bits do not perform the write operation. As a result, the data at address 800000H becomes 0712H.
以上述べたように１本実施例ではアドレス信号の一部を
制御信号として用いるため、データの分割方法によらず
演算機能の指定が可能なり一部・モディファイ・ライト
を行うメモリ回路が実現することができる。実施例のメ
モリ回路で通常のメモリＩＣと異なる１７）は、演算機
能及び書き込みマスクデータをセットするた゛め０セッ
ト信号ＦＳのみであり、ＩＣのビンは１ピン増加するだ
けなので、この相異はｖ、１図の回路のままＩＣ化する
上で問題にならない。例えば。As described above, in this embodiment, a part of the address signal is used as a control signal, so it is possible to specify the arithmetic function regardless of the data division method, and a memory circuit that performs partial modification and writing can be realized. I can do it. The only difference 17) in the memory circuit of the embodiment from a normal memory IC is the 0 set signal FS for setting the arithmetic function and write mask data, and since the number of IC bins increases by only one pin, this difference is , there is no problem when converting the circuit shown in Figure 1 into an IC. for example.
６４ＫＸ１ピツト棺成のＤｙｎａｍｉｃ ＲＡＭではｌ
ビンは使用していないものもあるため、この空ビンにＦ
Ｓを使うことが可能である。64KX1 pit coffin Dynamic RAM
Some of the bottles are not in use, so put F on these empty bottles.
It is possible to use S.
また、このセット信号を通常のメモリアクセスと異なる
タイミングシーケンスで実現しテモよいことは明らかで
ある。例えば第８図だ示すような、 Ｄｙｎａｍｉｃ
ＲＡＭの通常シーケンスではでてこない、ＩｔＡＳ信号
の立下がりとＷ Ｅ信号でセット信号を作ることが可能
である。Furthermore, it is clear that it is advantageous to realize this set signal with a timing sequence different from that of normal memory access. For example, as shown in Figure 8, Dynamic
It is possible to create a set signal using the fall of the ItAS signal and the WE signal, which do not occur in the normal sequence of RAM.
なお０本実施例ではデータ幅を１６ビツトとし。Note that in this embodiment, the data width is 16 bits.
分割の単位を１ビツトとしたが２どちらＤ値も本実施例
で説明しまた値以外の値でもよいことは明らかである。Although the unit of division is 1 bit, it is clear that any value other than the two D values described in this embodiment may be used.
また実施例では、演算機能の指定と書き込みマスクの指
定を同時に行っているが、別々に指定するようにしても
よいことも明らかである。Further, in the embodiment, the calculation function and the write mask are specified at the same time, but it is clear that they may be specified separately.
さらに、演算器の機能指定のデータ幅も４ビツト以外で
も良いことも明らかである。Furthermore, it is clear that the data width for specifying the function of the arithmetic unit may also be other than 4 bits.
また、シフトレジスタを内蔵して、シリアル出力を持つ
構成のメモリに対して１本実施例を適用してもよいこと
も明らかである。It is also obvious that this embodiment may be applied to a memory having a built-in shift register and serial output.
以上の説明から明らかなように本発明によれば、リード
・モディファイ・ライトのモディファイ演算の指定が書
き込みデータのデータ幅に依存しなくなるため、任意の
データ幅でリード・モディファイ・ライト動作を実行す
る回路を内蔵したメモリ回路が実現でき１例えば高速グ
ラフィックディスプレイ用フレームバッファのコンパク
ト化が可能となるという効果がある。As is clear from the above description, according to the present invention, the designation of the modify operation for read-modify-write no longer depends on the data width of write data, so read-modify-write operations can be executed with any data width. It is possible to realize a memory circuit with a built-in circuit, and for example, it is possible to make a frame buffer for a high-speed graphic display more compact.
第１図は実施例のメモリ回路を示すブロック図、第２図
は従来例のフレームバッファ用メモリを示すブロック図
、第３図は書き込みマスク回路を示す図、第４図は実施
例のフレームバッファ構成を説明するための図、第５図
はグラフィックディスプレイシステムの構成例を示すブ
ロック図、第６図は演算機能を説明するための図、第７
図はメモリアクセスタイミングを示すタイミングチャー
ト、第８図は七゛ント信号作成タイミングを示すタイミ
ングチャートである。
１・・・演算器、 ２・・・メモリ菓子。
３・・・演算機能指定レジスタ。
４・・・書き込みマスク回路。
ＤＩ５〜Ｄ、・・・入力データ、Ａ２３〜ＡＩ・・・ア
ドレス信号ｗ３・・・書き込み制御信号。
１” Ｓ・・・セット信号。
第１０
ＦＳ Ｗ巳 Ａ２３−Ａｔ
ＦＳ と５ＷＥＡ’３〜Ａ１
も ３記
ＪFIG. 1 is a block diagram showing the memory circuit of the embodiment, FIG. 2 is a block diagram showing the frame buffer memory of the conventional example, FIG. 3 is a diagram showing the write mask circuit, and FIG. 4 is the frame buffer of the embodiment. Figure 5 is a block diagram showing an example of the configuration of the graphic display system; Figure 6 is a diagram explaining the arithmetic functions; Figure 7 is a diagram for explaining the configuration.
The figure is a timing chart showing memory access timing, and FIG. 8 is a timing chart showing sevent signal generation timing. 1...Arithmetic unit, 2...Memory sweets. 3... Arithmetic function specification register. 4...Writing mask circuit. DI5-D,...input data, A23-AI...address signal w3...write control signal. 1" S...Set signal. 10th FS W Snake A23-At FS and 5WEA'3~A1 also 3 J
Claims (1)
る記憶素子と、外部からの第１のデータと該記憶素子内
の第２のデータを演算する演算器よりなる記憶回路にお
いて、指定された演算機能コードを格納するレジスタと
指定された書き込み制御データを格納するレジスタを設
け、該演算機能コード格納レジスタと該書き込み制御デ
ータ格納レジスタの出力データに基づいて、演算及びビ
ット単位の書き込み制御を行うことを特徴とした記憶回
路。 ２、特許請求の範囲第１項記載の記憶回路において、演
算機能を指定するデータとして、前記記憶素子に対する
アドレス信号の一部を用いることを特徴とした記憶回路
。 ３、特許請求の範囲第１項記載の記憶回路において、書
き込み制御データとして、前記記憶素子に対するアドレ
ス信号の一部を用いることを特徴とした記憶回路。 ４、特許請求の範囲第１項記載の記憶回路において、書
き込み制御データとして、記憶回路に対する書き込みデ
ータを用いることを特徴とした記憶回路。 ５、特許請求の範囲第１項記載の記憶回路において、演
算機能コードによる演算と書き込み制御データによる書
き込み制御を１回のメモリアクセスで行うことを特徴と
した記憶回路。 ６、特許請求の範囲第１項記載の記憶回路において、前
記記憶回路を一体化し１つの集積回路とすることを特徴
とした記憶回路。[Scope of Claims] 1. In a memory circuit comprising a memory element that can arbitrarily read, write, and store data, and an arithmetic unit that operates on first data from the outside and second data within the memory element. , a register for storing a specified arithmetic function code and a register for storing specified write control data is provided, and based on the output data of the arithmetic function code storage register and the write control data storage register, operations and bit-wise operations are performed. A memory circuit characterized by performing write control. 2. The memory circuit according to claim 1, wherein a part of an address signal for the memory element is used as data specifying an arithmetic function. 3. The memory circuit according to claim 1, wherein a part of the address signal for the memory element is used as write control data. 4. The memory circuit according to claim 1, wherein write data to the memory circuit is used as the write control data. 5. A memory circuit as claimed in claim 1, characterized in that arithmetic operations using an arithmetic function code and write control using write control data are performed in one memory access. 6. The memory circuit according to claim 1, wherein the memory circuit is integrated into one integrated circuit.
Priority Applications (28)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105845A JP2735173B2 (en) | 1985-05-20 | 1985-05-20 | One-chip memory device |
| KR1019860003912A KR950014553B1 (en) | 1985-05-20 | 1986-05-20 | Memory circuit with logic functions |
| US07/314,238 US5113487A (en) | 1985-05-20 | 1989-02-22 | Memory circuit with logic functions |
| US07/855,843 US5450342A (en) | 1984-10-05 | 1992-03-20 | Memory device |
| US08/013,174 US5265234A (en) | 1985-05-20 | 1993-01-29 | Integrated memory circuit and function unit with selective storage of logic functions |
| US08/294,404 US5475636A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,405 US5767864A (en) | 1984-10-05 | 1994-08-23 | One chip semiconductor integrated circuit device for displaying pixel data on a graphic display |
| US08/294,406 US5838337A (en) | 1984-10-05 | 1994-08-23 | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US08/294,403 US5424981A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,407 US5448519A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/354,934 US5548744A (en) | 1985-05-20 | 1994-12-12 | Memory circuit and method for setting an operation mode |
| US08/408,283 US5477486A (en) | 1984-10-05 | 1995-03-22 | Memory device |
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| US08/458,480 US5523973A (en) | 1984-10-05 | 1995-06-02 | Memory device |
| KR1019950025087A KR960006279B1 (en) | 1985-05-20 | 1995-08-16 | One chip memory device |
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| KR1019950025086A KR960006278B1 (en) | 1985-05-20 | 1995-08-16 | System with multi-function one chip memory device |
| KR1019950025088A KR960006280B1 (en) | 1985-05-20 | 1995-08-16 | One chip memory device and outside device system |
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| KR1019950025090A KR960006282B1 (en) | 1985-05-20 | 1995-08-16 | Dynamic memory device |
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|---|---|
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252681A (en) * | 1985-09-02 | 1987-03-07 | Alps Electric Co Ltd | Picture display method |
| JPS63204595A (en) * | 1987-02-20 | 1988-08-24 | Fujitsu Ltd | Multi-plane video ram constituting system |
| JPS6433644A (en) * | 1987-07-30 | 1989-02-03 | Kyocera Corp | Control system for video memory |
| JPH0193868A (en) * | 1987-10-05 | 1989-04-12 | Nec Corp | Data processor |
| JPH01116690A (en) * | 1987-10-30 | 1989-05-09 | Fujitsu Ltd | Logical computation circuit |
| JPH01286055A (en) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | Memory access control device |
| US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
| JPH0713555A (en) * | 1994-03-14 | 1995-01-17 | Hitachi Ltd | Read and write operation control method of one chip memory device and its system |
| US5424981A (en) * | 1984-10-05 | 1995-06-13 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121574A (en) * | 1979-03-13 | 1980-09-18 | Nec Corp | Memory controller |
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
-
1985
- 1985-05-20 JP JP60105845A patent/JP2735173B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121574A (en) * | 1979-03-13 | 1980-09-18 | Nec Corp | Memory controller |
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493528A (en) * | 1984-10-05 | 1996-02-20 | Hitachi, Ltd. | Memory device |
| US6643189B2 (en) | 1984-10-05 | 2003-11-04 | Hitachi, Ltd. | Memory device |
| US6359812B2 (en) | 1984-10-05 | 2002-03-19 | Hitachi, Ltd. | Memory device |
| US5838337A (en) * | 1984-10-05 | 1998-11-17 | Hitachi, Ltd. | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US5781479A (en) * | 1984-10-05 | 1998-07-14 | Hitachi, Ltd. | Memory device |
| US5767864A (en) * | 1984-10-05 | 1998-06-16 | Hitachi, Ltd. | One chip semiconductor integrated circuit device for displaying pixel data on a graphic display |
| US5719809A (en) * | 1984-10-05 | 1998-02-17 | Hitachi, Ltd. | Memory device |
| US5523973A (en) * | 1984-10-05 | 1996-06-04 | Hitachi, Ltd. | Memory device |
| US5499222A (en) * | 1984-10-05 | 1996-03-12 | Hitachi, Ltd. | Memory device |
| US5424981A (en) * | 1984-10-05 | 1995-06-13 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| US5475636A (en) * | 1984-10-05 | 1995-12-12 | Hitachi, Ltd. | Memory device |
| US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
| JPS6252681A (en) * | 1985-09-02 | 1987-03-07 | Alps Electric Co Ltd | Picture display method |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| JPS63204595A (en) * | 1987-02-20 | 1988-08-24 | Fujitsu Ltd | Multi-plane video ram constituting system |
| JPS6433644A (en) * | 1987-07-30 | 1989-02-03 | Kyocera Corp | Control system for video memory |
| JPH0193868A (en) * | 1987-10-05 | 1989-04-12 | Nec Corp | Data processor |
| JPH0547867B2 (en) * | 1987-10-05 | 1993-07-19 | Nippon Electric Co | |
| JPH01116690A (en) * | 1987-10-30 | 1989-05-09 | Fujitsu Ltd | Logical computation circuit |
| JPH01286055A (en) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | Memory access control device |
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US6789210B2 (en) | 1993-10-15 | 2004-09-07 | Renesas Technology Corp. | Data processing system having memory including mode register |
| US7254737B2 (en) | 1993-10-15 | 2007-08-07 | Renesas Technology Corp. | Data processing system and image processing system |
| US7711976B2 (en) | 1993-10-15 | 2010-05-04 | Renesas Technology Corp. | Data processing system and image processing system |
| US8332683B2 (en) | 1993-10-15 | 2012-12-11 | Renesas Electronics Corporation | Data processing system and image processing system |
| JPH0713555A (en) * | 1994-03-14 | 1995-01-17 | Hitachi Ltd | Read and write operation control method of one chip memory device and its system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735173B2 (en) | 1998-04-02 |
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