JPS6126158B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はゲート絶縁膜中に浮遊ゲートを有す
るMOSトランジスタを不揮発性メモリセルとし
て用いた不揮発性半導体メモリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a nonvolatile semiconductor memory device using a MOS transistor having a floating gate in a gate insulating film as a nonvolatile memory cell.

紫外線消去型の書き込み、消去可能な不揮発性
メモリとして知られているEPROMは、一般にそ
のメモリセルとしてゲート絶縁膜中に浮遊ゲート
を有するMOSトランジスタで構成される。 EPROM, which is known as an ultraviolet erasable writable and erasable nonvolatile memory, is generally composed of a MOS transistor having a floating gate in a gate insulating film as its memory cell.

第１図ａ，ｂ，ｃはこのMOSトランジスタの
構造を示し、それぞれ平面図、ｂ−ｂ間における
断面図、ｃ−ｃ間における断面図を示す。第２図
はMOSトランジスタをメモリセルとして用いた
回路図を示す。このMOSトランジスタは、Ｐ型
基板１表面内にＮ型のソース領域２、ドレイン領
域３が形成され、ソース、ドレイン領域２，３間
に形成されるチヤネル領域４上には、第１のゲー
ト絶縁膜５、浮遊ゲート６、第２のゲート絶縁膜
７、制御ゲート８が順次形成されて成る。浮遊ゲ
ート６の両端部は、第１図ｂに示したように厚い
フイールド絶縁膜９によつてＰ型基板１から分離
されている。 FIGS. 1a, b, and c show the structure of this MOS transistor, and show a plan view, a cross-sectional view along line bb, and a cross-sectional view along line c-c, respectively. FIG. 2 shows a circuit diagram using MOS transistors as memory cells. This MOS transistor has an N-type source region 2 and a drain region 3 formed in the surface of a P-type substrate 1, and a first gate insulating layer on a channel region 4 formed between the source and drain regions 2 and 3. A film 5, a floating gate 6, a second gate insulating film 7, and a control gate 8 are formed in this order. Both ends of the floating gate 6 are separated from the P-type substrate 1 by a thick field insulating film 9, as shown in FIG. 1b.

このような構造のメモリセルにデータを書き込
むことは、浮遊ゲート６に電子を注入することに
より行なわれる。このために、例えばソース領域
２をアース電位とし、ドレイン３および制御ゲー
ト８に例えば25ボルトの高い電圧を印加する。こ
のとき、ドレイン３の近傍で生じるインパクト・
アイオナイゼイシヨンにより発生された電子、正
孔対のうち、電子が浮遊ゲート６内に注入され
る。ドレイン３と制御ゲート８に高電圧を印加す
る際には、第２図に示したように電源Ｖ_pとドレ
イン３との間に例えば2kΩの負荷提抗Ｒ_Lが接続
される。 Writing data into a memory cell having such a structure is performed by injecting electrons into the floating gate 6. For this purpose, for example, the source region 2 is placed at ground potential and a high voltage of, for example, 25 volts is applied to the drain 3 and the control gate 8. At this time, the impact generated near the drain 3
Of the electron-hole pairs generated by ionization, electrons are injected into the floating gate 6. When applying a high voltage to the drain 3 and the control gate 8, a load resistor R _L of, for example, 2 kΩ is connected between the power source V _p and the drain 3 as shown in FIG.

第３図ａ，ｂには、第２図の回路において浮遊
ゲート６に電子が注入された後の、制御ゲート８
からみたしきい値の変化量をΔＶ_Tとして、ドレ
イン３、制御ゲート８に高電圧が印加される時
間、即ち書き込み時間ｔ_pwを例えば50msecとし
た場合の、各々ΔＶ_Tのゲート電圧Ｖ_CG依存性お
よびドレイン印加電圧Ｖ_p依存性を示す。第３図
ａに示すように、ΔＶ_Tの変化量はゲート電圧Ｖ_C
Ｇに略比例するが、第３図ｂに示すように、ドレ
イン電圧Ｖ_pがある一定電圧Ｖ_PC以上になると急
激にΔＶ_Tは所定値まで増加し、その後は略一定
値を保つような特性を示す。これは、ドレイン３
の電圧がゲート電圧（実質的には浮遊ゲート電圧
Ｖ_FG）より下がると、３極管と同様な動作状態と
なつてインパクト・アイオナイゼイシヨンの発生
が低下して電子の浮遊ゲート６への注入効果が低
下する為である。 3a and 3b show the control gate 8 after electrons have been injected into the floating gate 6 in the circuit of FIG.
Assuming that the amount of change in the threshold value from the perspective of ΔV _T is ΔV T , and the time during which a high voltage is applied to the drain 3 and the control gate 8, that is, the writing time t _pw is, for example, 50 msec, the gate voltage V _CG dependence of each ΔV _T The graph shows the dependence on the drain voltage Vp and the drain applied voltage _Vp . As shown in Figure 3a, the amount of change in ΔV _T is the gate voltage V _C
Although it is approximately proportional to _G , as shown in Figure 3b, when the drain voltage V _p exceeds a certain voltage V _PC , ΔV _T suddenly increases to a predetermined value, and thereafter it maintains an approximately constant value. shows. This is drain 3
When the voltage of V FG falls below the gate voltage (substantially the floating gate voltage V _FG ), the operating state is similar to that of a triode, the occurrence of impact ionization is reduced, and electrons are transferred to the floating gate 6. This is because the injection effect decreases.

ところで、実際のメモリでは行線、列線に沿つ
てメモリセルがマトリクス状に多数接続される
為、データの書込み時に複数のメモリが接続され
た１本の列線上の１つのメモリセルが選択された
場合、他の非選択メモリセルはすべてゲートがア
ース電位、ドレインが高電圧となる。ここで、第
１図ａ，ｂに示されているように、ドレイン領域
３が浮遊ゲート６の下へ一部入り込んで両者が部
分的にオーバラツプしている為、ドレイン領域３
と浮遊ゲート６との間の容量結合によつて浮遊ゲ
ート６の電位が持ち上げられる現象が生じる。 By the way, in an actual memory, many memory cells are connected in a matrix along row lines and column lines, so when writing data, one memory cell on one column line to which multiple memories are connected is selected. In this case, all other unselected memory cells have their gates at ground potential and drains at high voltage. Here, as shown in FIGS. 1a and 1b, the drain region 3 partially goes under the floating gate 6 and the two partially overlap, so the drain region 3
A phenomenon occurs in which the potential of the floating gate 6 is raised due to capacitive coupling between the floating gate 6 and the floating gate 6.

第１図で、制御ゲート８と浮遊ゲート６間の容
量をC₁、浮遊ゲート６とソース２、ドレイン
３、チヤネル４および基板１間の容量を夫々C₂
〜C₅とし、ドレイン３、浮遊ゲート６、制御ゲ
ート８の電圧を夫々Ｖ_D，Ｖ_FG，Ｖ_CGとし、ソー
ス２および基板１の電位をアース電位OVとすれ
ば、浮遊ゲート６に電子が注入されていない状態
で、電荷中性の法則により次式が成り立つ。 In FIG. 1, the capacitance between the control gate 8 and the floating gate 6 is C ₁ , and the capacitance between the floating gate 6 and the source 2 , drain 3 , channel 4 and substrate 1 is C _{2 .}
~ _C5 , the voltages of the drain 3, floating gate 6, and control gate 8 are V _D , V _FG , and V _CG , respectively, and the potential of the source 2 and substrate 1 is the ground potential OV, then electrons are transferred to the floating gate 6. In the non-injected state, the following equation holds true according to the law of charge neutrality.

C₁（Ｖ_CG−Ｖ_FG）＋（C₂＋C₄＋C₅）（−Ｖ_FG） ＋C₃（Ｖ_D−Ｖ_FG）＝０ …(1) 従つて、(1)式より Ｖ_FG ＝１／Ｃ_１＋Ｃ_２＋Ｃ_３＋Ｃ_４＋Ｃ_５（C₁V_CG＋C₃V_D
）…(2) となる。 C ₁ (V _CG - V _FG ) + (C ₂ + C ₄ + C ₅ ) (-V _FG ) + C ₃ (V _D - V _FG ) = 0...(1) Therefore, from equation (1), V _FG = 1 /C ₁ +C ₂ +C ₃ +C ₄ +C ₅ (C ₁ V _CG +C ₃ V _D
)...(2) becomes.

ここで、 C₁＝εｏｘＬ×Ｗ_１／ｔｏｘ_２，C₂＝C₃＝εｏｘＷ_２
ｘｊ／ｔｏｘ_１ C₄＝εｏｘＷ_２（Ｌ−２ｘｊ）／ｔｏｘ_１， C₅＝εｏｘ（Ｗ_１−Ｗ_２）Ｌ／ｔｏｘ_３ である。例えば、tox₁＝1000Å、tox₂＝1500Å、
tox₃＝7000Å、Ｌ＝５μ、W₁＝19μ、W₂＝５
μ、xj＝1.2μとすると、非選択メモリセルにお
いてゲート電圧Ｖ_CG＝０ボルト、ドレイン電圧Ｖ
_D＝20ボルトの場合、Ｖ_FG〓1.2ボルトとなる。従
つて、この浮遊ゲート型MOSFETでなるメモリ
セルは、浮遊ゲート６から見たしきい値Ｖ_Tが1.2
ボルト以上ないと、制御ゲート電圧Ｖ_CGが０ボル
トでもオンとなつてしまう。しかしながら、動作
スピードの点から、しきい値は小さい方がよく、
例えばＶ_T＝0.8〜1.0ボルトというような若干低
めの値に設定されているのが現状である。最近の
大容量化されたメモリ、例えば64kビツトのメモ
リでは256行×256列のマトリクスとなる。即ち、
１本の列上の非選択メモリセルは255個にもな
り、非選択のメモリセル１個当りの僅かなもれ電
流も列全体ではかなりの電流量となる。又、素子
の微細化に伴ないゲート長も短かくなり、パンチ
スルー電圧も下がつてもれ電流がますます増大す
る。このため選択列線の電圧Ｖ_Dが低下して書き
込みがより困難になる。あるいは、第３図ｂに示
すように、列線の電圧がＶ_DCより下がつたときは
書き込み不能となることがある。 Here, C ₁ = εoxL×W ₁ /tox ₂ , C ₂ = C ₃ = εoxW ₂
xj/ _tox1C4 = _εoxW2 (L-2xj)/ _tox1 , _C5 =εox( _W1 - _W2 )L _{/ tox3} . For example, tox ₁ = 1000Å, tox ₂ = 1500Å,
tox ₃ = 7000Å, L = 5μ, W ₁ = 19μ, W ₂ = 5
μ, xj = 1.2 μ, gate voltage V _CG = 0 volts, drain voltage V in unselected memory cells
If _D = 20 volts, V _FG = 1.2 volts. Therefore, the memory cell made of this floating gate MOSFET has a threshold voltage V _T of 1.2 as seen from the floating gate 6.
If it is less than volts, it will turn on even if the control gate voltage V _CG is 0 volts. However, from the point of view of operation speed, it is better to have a smaller threshold value.
Currently, V _T is set to a slightly lower value, for example, 0.8 to 1.0 volts. Recent large-capacity memories, such as 64k bit memories, have a matrix of 256 rows and 256 columns. That is,
There are as many as 255 unselected memory cells on one column, and even a small leakage current per unselected memory cell becomes a considerable amount of current in the entire column. Furthermore, as devices become smaller, the gate length becomes shorter, the punch-through voltage also decreases, and the leakage current increases more and more. Therefore, the voltage V _D of the selected column line decreases, making writing more difficult. Alternatively, as shown in FIG. 3b, writing may become impossible when the column line voltage drops below V _DC .

このようなもれ電流を制限する手段として第４
図に示す様に全メモリセルのソース側に抵抗成分
を挿入することにより、書き込み時に全メモリセ
ルのソースを浮かせて非選択のメモリセルのもれ
電流をなくす方法が考えられる。 As a means to limit such leakage current, the fourth method is
As shown in the figure, a method can be considered in which the sources of all memory cells are floated during writing by inserting a resistance component on the source side of all memory cells, thereby eliminating leakage current from unselected memory cells.

第４図には４ビツトの出力ビツト数のときのメ
モリマトリクスが示されている。M₁₁〜Ｍ_noはメ
モリセルを示し、各メモリセルとして用いられる
浮遊ゲート型MOSトランジスタのゲートが行デ
コーダ６０より出力される行線R₁〜Ｒ_nに接続さ
れ、ドレインが列線C₁〜Ｃ_oに接続され、ソース
は共通に端子１に接続される。列線C₁〜Ｃ_oは列
デコーダ５０より出力される列選択線CL₁〜CL_o
により選択される列選択トランジスタG₁〜Ｇ_oを
介して端子２に接続される。端子２には書込み回
路２０およびセンスアンプ３０が接続され、セン
スアンプ３０の出力は出力回路４０へ接続され
る。又、端子１は、定電圧回路７０が接続され
る。尚、定電圧回路７０は、端子１およびアース
間に接続されたトランジスタT₁，T₂と、端子１
とトランジスタT₁のゲートとの間に直列に接続
され、端子１の電圧を入力してトランジスタT₁
のゲートに出力を与えるインバータ_１，_２と
を有し、トランジスタT₂のゲートには読み出
し／書き込みの切換え信号R/Wが入力され、端
子１の電位がほぼ１ボルト程度に一定に保たれ
る。読み出し時には、信号R/Wが“１”とな
り、端子１はほぼアース電位となる。この説明は
出力ビツト回路１０_１に付いて行なつたが、他の
出力ビツト回路１０_２，１０_３，１０_４について
も同様に接続されている。 FIG. 4 shows a memory matrix when the number of output bits is 4 bits. _M11 to _Mno indicate memory cells, the gates of floating gate MOS transistors used as each memory cell are connected to the row lines _R1 to _Rn output from the row decoder 60, and the drains are connected to the column lines _C1 to Rn. C _o and their sources are commonly connected to terminal 1. Column lines C ₁ to _{C o} are column selection lines CL ₁ to CL _o output from the column decoder 50.
It is connected to terminal 2 via column selection transistors G ₁ -G _o selected by . A write circuit 20 and a sense amplifier 30 are connected to the terminal 2, and the output of the sense amplifier 30 is connected to an output circuit 40. Further, a constant voltage circuit 70 is connected to the terminal 1. Note that the constant voltage circuit 70 includes transistors T ₁ and T ₂ connected between terminal 1 and ground, and terminal 1
and the gate of transistor T ₁ , and by inputting the voltage of terminal 1, transistor T _1
A read/write switching signal R/W is input to the gate of transistor _T2 , and the potential of terminal ₁ is kept constant at approximately 1 volt. . At the time of reading, the signal R/W becomes "1" and the terminal 1 becomes almost at ground potential. Although this explanation has been made regarding the output bit circuit ₁₀₁ , the other output bit circuits ₁₀₂ , ₁₀₃ , and ₁₀₄ are similarly connected.

以上のように書き込み時、メモリセルのソース
電位を浮かせれば非選択セルのもれ電流はなくな
り、書き込み特性は一応改善される。ところが、
ソース電位が上がると、相対的にゲート、ソース
間電位差およびドレイン、ソース間電位差が減少
する為、第３図ａに示すように、書き込み量、即
ちΔＶ_Tの変化量はゲート電圧に比例して悪くな
り、ソースをアース電位に固定した非選択メモリ
セルのもれ電流がない場合のメモリセルの書き込
み特性より劣つてしまう。この様に、書き込みマ
ージンを若干犠牲にして、もれ電流を少なく押え
ることが考えられる。しかしながら、このように
書き込み特性を劣化させることは望ましくない。 As described above, when writing, if the source potential of the memory cell is raised, the leakage current of non-selected cells is eliminated, and the writing characteristics are improved to some extent. However,
As the source potential increases, the potential difference between the gate and the source and the potential difference between the drain and the source decrease, so as shown in Figure 3a, the write amount, that is, the amount of change in ΔV _T is proportional to the gate voltage. The write characteristics of the memory cell become worse than those of an unselected memory cell whose source is fixed to the ground potential and there is no leakage current. In this way, it is possible to reduce the leakage current by slightly sacrificing the write margin. However, it is undesirable to degrade the write characteristics in this way.

従つてこの発明の目的は、浮遊ゲートを有する
MOSFETをメモリセルとした不揮発性半導体メ
モリ装置において、浮遊ゲートへの電子の注入効
率を低下させずに非選択メモリセルのもれ電流を
減少させて、書き込みマージンが減少しないよう
に構成した不揮発性半導体メモリ装置を提供する
ことである。 It is therefore an object of this invention to have a floating gate.
In a nonvolatile semiconductor memory device using MOSFET as a memory cell, the nonvolatile memory device is configured to reduce the leakage current of unselected memory cells without reducing the efficiency of electron injection into the floating gate, so that the write margin does not decrease. An object of the present invention is to provide a semiconductor memory device.

以下図面を参照してこの発明を詳細に説明す
る。第５図は、第４図と同様に４ビツトの出力ビ
ツト構成のメモリマトリクスにこの発明を適用し
た実施例の回路図である。第５図の実施例で第４
図と対応する部分は同一の参照番号を付してあ
る。第５図において、行線R₁によつて選択され
る出力ビツト回路１０_１中のメモリセルM₁₁，
M₁₂，…Ｍ_1oのソースは共通にソース端子１_１に
接続される。このソース端子１_１には、行線R₁
によつて同時に選択される他の出力ビツト回路１
０_２〜１０_４中のすべてのメモリセルのソースも
共通に接続される。他の行線R₂，…Ｒ_nについて
も同様に、共通のソース端子１_２，…１_nに各メ
モリセルのソースが行毎に共通に接続される。こ
のソース端子１_１，１_２，…１_nとアース間に
は、夫々トランジススタT₃₁，T₃₂，…Ｔ_3nが設け
られ、各トランジスタT₃₁，T₃₂，…Ｔ_3nのゲート
は対応する行線R₁，R₂，…Ｒ_nに接続される。こ
のトランジスタT₃₁，T₃₂，…Ｔ_3nはメモリセルソ
ースデコード回路８０を構成する。 The present invention will be described in detail below with reference to the drawings. FIG. 5 is a circuit diagram of an embodiment in which the present invention is applied to a memory matrix having a 4-bit output bit configuration, similar to FIG. 4. In the example of FIG.
Parts corresponding to those in the figures are given the same reference numerals. In FIG. 5, memory cells M ₁₁ , 1 in output bit circuit 10 ₁ selected by row line R ₁ ,
The sources of M ₁₂ , . . . M _1o are commonly connected to the source terminal ₁₁ . This source terminal ₁ has a row line R ₁
Other output bit circuits 1 simultaneously selected by
The sources of all memory cells in 0 ₂ to 10 ₄ are also commonly connected. Similarly, for the other row lines R ₂ , . . . R _n , the sources of the memory cells are commonly connected to the common source terminals 1 ₂ , . . . 1 _n for each row. Transistors T ₃₁ , T ₃₂ , ...T _3n are provided between the source terminals 1 ₁ , 1 ₂ , ... 1 _n and the ground, respectively, and the gates of each transistor T ₃₁ , T ₃₂ , ... T _3n correspond to It is connected to the row lines R ₁ , R ₂ , . . . R _n . These transistors T ₃₁ , T ₃₂ , . . . T _3n constitute a memory cell source decode circuit 80 .

第５図に示したような回路構成において、例え
ば列線C₁、行線R₁によりメモリセルM₁₁が選択さ
れた場合、トランジスタT₃₁がオン状態となつて
ソース端子１_１は略アース電位となる。他方、他
の行線R₂，…Ｒ_nは非選択状態であつて略０ボル
トとなつており、他のソース端子１_２，…１_nは
アース電位より切り離される為に、非選択メモリ
セルM₂₁〜Ｍ_n1のもれ電流の影響はまつたくな
く、選択されたメリセルM₁₁には良好な状態で書
き込みが行なわれる。 In the circuit configuration shown in FIG. 5, for example, when the memory cell _M11 is selected by the column line _C1 and the row line _R1 , the transistor _T31 is turned on and the source terminal ₁₁ is at approximately ground potential. becomes. On the other hand, the other row lines R ₂ ,...R _n are in the non-selected state and are at approximately 0 volts, and the other source terminals 1 ₂ ,... 1 _n are disconnected from the ground potential, so the non-selected memory cells The influence of the leakage current of M ₂₁ to M _n1 is not significant, and writing is performed in the selected Merisel M ₁₁ in a good state.

第５図の実施例では、出力ビツト回路１０_１〜
１０_４に共通にメモリセルソースデコード用トラ
ンジスタT₃₁〜Ｔ_3nを行線R₁〜Ｒ_nに対応して設け
てある。このようにすると、各メモリセルのソー
スとソース端子１_１〜１_nとを接続する配線とし
て拡散層を用いる場合に、この配線抵抗による電
流の減少が無視できない。この点を改良した実施
例を第６図に示す。 In the embodiment of FIG. 5, the output bit circuits 10 ₁ to
₁₀₄ , memory cell source decoding transistors T ₃₁ to _{T 3n} are commonly provided corresponding to the row lines R ₁ to R _n . In this way, when a diffusion layer is used as a wire connecting the source of each memory cell and the source terminals 1 ₁ to 1 _n , the reduction in current due to the wire resistance cannot be ignored. FIG. 6 shows an embodiment that improves this point.

第６図の実施例では、第１の出力ビツト回路１
０_１内で、行線R₁によつて選択されるメモリセ
ルM₁₁〜Ｍ_1oのソースが共通にトランジスタT₃₁を
介してアースに接続される。同様に、行線R₂に
よつて選択されるメモリセルM₂₁〜Ｍ_2oのソース
が共通にトランジスタT₃₂を介してアースに接続
され、行線Ｒ_nによつて選択されるメモリセルＭ_n
１〜Ｍ_noのソースが共通にトランジスタＴ_3nを介
してアースに接続される。第２〜第４の出力ビツ
ト回路１０_２〜１１０_４においても同様に、各ビ
ツト回路毎にトランジスタを介してメモリセルの
アースに接続される。各トランジスタT₃₁〜Ｔ_3n
のゲートには行線R₁〜Ｒ_nの出力が供給され、デ
コードされる。このようにすれば、１つのメモリ
セルソースデコード用トランジスタに共通接続さ
れるメモリセルのソース配線を仮に拡散層で形成
しても配線抵抗はそれ程大きくはならず、メモリ
セルの書き込みは良好に行なわれる。尚、第６図
中、メモリセルのソース配線１_１１_２…１_nは第
１〜第４の出力ビツト回路毎に分離して設けられ
ているが、それぞれ共通に接続しても良いことは
いうまでもない。 In the embodiment of FIG. 6, the first output bit circuit 1
0 ₁ , the sources of the memory cells M ₁₁ to M _1o selected by row line R ₁ are commonly connected to ground via transistor T ₃₁ . Similarly, the sources of the memory cells _M21 to M2o selected by the row line _R2 are commonly connected to ground via the transistor _T32 , and the sources of the memory cells M21 to _M2o selected by the row line _R2 are commonly connected to ground through the transistor _T32.
1 to M _no are commonly connected to ground via a transistor T _3n . Similarly, each of the second to fourth output bit circuits ₁₀₂ to ₁₁₀₄ is connected to the ground of the memory cell via a transistor. Each transistor T ₃₁ to _{T 3n}
The outputs of row lines R ₁ to _{R n} are supplied to the gates of and decoded. In this way, even if the source wiring of the memory cells commonly connected to one memory cell source decoding transistor is formed using a diffusion layer, the wiring resistance will not become so large, and writing to the memory cell will be performed satisfactorily. It can be done. In FIG. 6, the source wirings 1 ₁ 1 ₂ ... 1 _n of the memory cells are provided separately for each of the first to fourth output bit circuits, but they may be connected in common. Needless to say.

第５図、第６図の実施例では行線R₁〜Ｒ_nに対
して夫々メモリセルのソースを共通に接続してト
ランジスタT₃₁〜Ｔ_3nに導いているが、例えば第
７図に示すように、行線R₁に対応するメモリセ
ルM₁₁〜Ｍ_1oのソース接続線と、行線R₂に対応す
るメモリセルM₂₁〜Ｍ_2oのソース接続線とを共通
に用いるようにすれば、メモリセルのソース接続
線の数が全体で半分になり、配列が容易で、且つ
チツプ面積も小さくできる。 In the embodiments shown in FIGS. 5 and 6, the sources of the memory cells are commonly connected to the row lines R ₁ to _{R n} and led to the transistors T ₃₁ to _{T 3n} . For example, as shown in FIG. _{As shown in FIG . _} The total number of source connection lines for memory cells is halved, making arrangement easier and reducing chip area.

但し、この接続の場合、例えば、行線R₁およ
び列線C₁に接続されるメモリセルM₁₁が選択され
たものとすると、非選択メモリセルM₂₁のソース
もアース電位になる為、メモリセルM₂₁を通して
もれ電流が流れるが、このようなもれ電流はメモ
リセル１個を通して流れるだけであり、無視し得
る程度の量である。 However, in this connection, for example, if memory cell M ₁₁ connected to row line R ₁ and column line C ₁ is selected, the source of unselected memory cell M ₂₁ is also at ground potential, so the memory Although a leakage current flows through the cell _M21 , such leakage current flows only through one memory cell and is of a negligible amount.

第７図においては全出力ビツト回路１０_１〜１
０_４に共通にメモリセル選択回路９０が設けられ
ているが、これは第６図と同様に出力ビツト回路
毎に設けてもよいことは勿論である。 In FIG. 7, all output bit circuits 10 ₁ to 1
Although a memory cell selection circuit 90 is provided in common for all the output bit circuits 0 to ₄ , it goes without saying that this may be provided for each output bit circuit as in FIG.

又、書き込み時に、メモリセルのドレイン側で
発生するインパクト・アイオナイゼイシヨンによ
る正孔等で基板に電流が流れ、基板電位が浮くこ
とにより周辺回路の各端子からメモリセルのソー
ス側へリーク電流が流れて誤動作を起こすのを防
止する為に、トランジスタT₃₁〜Ｔ_3n等のコンダ
クタンスgmを適当に設定してメモリセルのソー
ス電位を多少、例えば0.5ボルト程度浮かすこと
はこの発明の範囲肉内で容易に行ない得ることで
ある。 Also, during writing, current flows through the substrate due to holes due to impact ionization generated on the drain side of the memory cell, and the substrate potential floats, causing leakage current from each terminal of the peripheral circuit to the source side of the memory cell. It is within the scope of this invention to raise the source potential of the memory cell to some extent, for example, by about 0.5 volts, by appropriately setting the conductance gm of the transistors T ₃₁ to T _3n , etc., in order to prevent the current from flowing and causing malfunctions. This can be easily done.

以上のようにこの発明によれば、書き込み特性
を劣化させずに、浮遊ゲートの電位の浮き、パン
チスルー等による非選択メモリセルのもれ電流を
効果的に抑圧できる。 As described above, according to the present invention, it is possible to effectively suppress leakage current of unselected memory cells due to floating gate potential floating, punch-through, etc., without deteriorating write characteristics.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ａ，ｂ，ｃは浮遊ゲートを有する
MOSFETメモリセルの夫々平面図および断面
図、第２図は第１図のMOSFETを用いたメモリ
セルの回路図、第３図ａ，ｂは夫々第１図の
MOSFETにおけるしきい値の変化量のゲート電
圧依存性およびドレイン印加電圧依存性を示す特
性線図、第４図はもれ電流防止の一手段が構じら
れたメモリマトリクスの回路結線図、第５図はこ
の発明の一実施例のメモリマトリクスの回路結線
図、第６図および第７図はこの発明の夫々異なる
他の実施例のメモリマトリクスを示す回路結線図
である。 １_１，１_２，…１_n…ソース端子、M₁₁，M₁₂，
…Ｍ_no…不揮発性メモリセル、R₁，R₂，…Ｒ_n…
行線、C₁，C₂，…Ｃ_n…列線、１０_１，１０_２，
１０_３，１０_４…出力ビツト回路、２０…書き込
み回路、３０…センスアンプ、４０…出力回路、
５０…列デコーダ、６０…行デコーダ、８０…メ
モリセル・ソース・デコード回路、９０…メモリ
セルソース選択回路。 Figure 1 a, b, c have floating gates.
FIG. 2 is a circuit diagram of a memory cell using the MOSFET shown in FIG. 1, and FIGS.
Figure 4 is a characteristic diagram showing the gate voltage dependence and drain applied voltage dependence of the amount of change in threshold value in MOSFET; The figure is a circuit wiring diagram of a memory matrix according to an embodiment of the present invention, and FIGS. 6 and 7 are circuit diagrams showing memory matrices according to other different embodiments of the invention. 1 ₁ , 1 ₂ ,...1 _n ...Source terminal, M ₁₁ , M ₁₂ ,
...M _no ... non-volatile memory cell, R ₁ , R ₂ , ... R _n ...
Row lines, C ₁ , C ₂ , ... C _n ... Column lines, 10 ₁ , 10 ₂ ,
10 ₃ , 10 ₄ ... output bit circuit, 20 ... write circuit, 30 ... sense amplifier, 40 ... output circuit,
50... Column decoder, 60... Row decoder, 80... Memory cell source decoding circuit, 90... Memory cell source selection circuit.

Claims (1)

【特許請求の範囲】 １ 半導体基板上に行方向および列方向に配列さ
れ、夫々が制御ゲート、この制御ゲートと半導体
基板との間にゲート絶縁膜を介して形成された浮
遊ゲート、半導体基板上のこの浮遊ゲートをはさ
んで対向する位置に形成されたソース、ドレイン
を有する複数の不揮発性メモリセルと、行方向に
配列された不揮発性メモリセルの制御ゲートが共
通に接続される複数の行線と、この行線に選択的
に行選択出力を供給する行デコーダと、列方向に
配列された不揮発性メモリセルのドレインが共通
に接続される複数の列線と、データ書き込み時に
不揮発性メモリ装置を構成するすべての不揮発性
メモリセルのうち少なくともデータ書き込みされ
るメモリセルを含む一部の不揮発性メモリセルの
ソースを行デコーダの行選択出力に応じて選択的
に略アースレベルに設定するレベル設定手段とを
有する不揮発性半導体メモリ装置。 ２ 前記レベル設定手段は、前記行方向に配列さ
れた不揮発性メモリセルのソースにドレインが共
通接続され、ソースが接地され、前記行選択出力
が印加されるゲートを有するトランジスタを含む
特許請求の範囲第１項に記載の不揮発性半導体メ
モリ装置。 ３ 前記複数の行線のうちの第１の行線に制御ゲ
ートが共通接続された第１の不揮発性メモリセル
グループのソース接続線と、前記第１の行線に隣
接する第２の行線に制御ゲートが共通接続された
第２の不揮発性メモリセルグループのソース接続
線とが共通に用いられることを特徴とする、特許
請求の範囲第１項に記載の不揮発性半導体メモリ
装置。[Claims] 1. A control gate arranged in row and column directions on a semiconductor substrate, a floating gate formed between the control gate and the semiconductor substrate with a gate insulating film interposed therebetween, and a floating gate on the semiconductor substrate. A plurality of nonvolatile memory cells having sources and drains formed at opposing positions across the floating gate, and a plurality of rows in which the control gates of the nonvolatile memory cells arranged in the row direction are commonly connected. a row decoder that selectively supplies a row selection output to the row line, a plurality of column lines to which the drains of nonvolatile memory cells arranged in the column direction are commonly connected, and a nonvolatile memory when writing data. A level for selectively setting the sources of some of the nonvolatile memory cells including at least the memory cells to which data is written out of all the nonvolatile memory cells constituting the device to approximately the ground level in accordance with the row selection output of the row decoder. A nonvolatile semiconductor memory device comprising a setting means. 2. The level setting means includes a transistor having a drain commonly connected to the sources of the nonvolatile memory cells arranged in the row direction, a source grounded, and a gate to which the row selection output is applied. The nonvolatile semiconductor memory device according to item 1. 3 A source connection line of a first nonvolatile memory cell group whose control gates are commonly connected to a first row line of the plurality of row lines, and a second row line adjacent to the first row line. 2. The nonvolatile semiconductor memory device according to claim 1, wherein the source connection line of the second nonvolatile memory cell group whose control gates are commonly connected is used in common.