JPS61260742A - データパケツトソータ - Google Patents
データパケツトソータInfo
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- JPS61260742A JPS61260742A JP61102227A JP10222786A JPS61260742A JP S61260742 A JPS61260742 A JP S61260742A JP 61102227 A JP61102227 A JP 61102227A JP 10222786 A JP10222786 A JP 10222786A JP S61260742 A JPS61260742 A JP S61260742A
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- JP
- Japan
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- data
- memory
- packet
- data packet
- data packets
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- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明、ばパケット交換網、より詳細°には2つのパケ
ット スイッチ ノードを通信トランクを通じて相互接
続するためのトランク回路に関する。
ット スイッチ ノードを通信トランクを通じて相互接
続するためのトランク回路に関する。
発明の背景
対話型端末及び他のデータ デバイスは、通常、情報を
間欠的バーストにて送信する。
間欠的バーストにて送信する。
幾つかのローカル エリア ネットワーク(LAN)を
含むパケット交換システムはデータ パスを通じて互い
に接続された異なるデータ デバイス間の効率的な通信
を行なうが、こ才1はバースト データ伝送を短なデー
タ パケットに分解し、幾つかの異なるデータデバイス
からのデータ パケットをこのデータ ハスートに互い
に多重化することによって達成される。パケット交換シ
ステムの位置は、通常、ノードと呼ばれる。ノード間の
データ通信が必要な場合、ノードを相互接続するプライ
ベートあるいは公共設備(トランク)にパケット ノー
ドをインタフェースするためにトランク回路が使用され
る。低速データトランクを介して広帯域ノードをインタ
フェースするためのトランク回路あるいはモジュールの
設計には、特に対話型データ トラセージに関して、ト
ランク上の関連する待ち行列遅延について考慮すること
が必要である。
含むパケット交換システムはデータ パスを通じて互い
に接続された異なるデータ デバイス間の効率的な通信
を行なうが、こ才1はバースト データ伝送を短なデー
タ パケットに分解し、幾つかの異なるデータデバイス
からのデータ パケットをこのデータ ハスートに互い
に多重化することによって達成される。パケット交換シ
ステムの位置は、通常、ノードと呼ばれる。ノード間の
データ通信が必要な場合、ノードを相互接続するプライ
ベートあるいは公共設備(トランク)にパケット ノー
ドをインタフェースするためにトランク回路が使用され
る。低速データトランクを介して広帯域ノードをインタ
フェースするためのトランク回路あるいはモジュールの
設計には、特に対話型データ トラセージに関して、ト
ランク上の関連する待ち行列遅延について考慮すること
が必要である。
1つの周知の構成においては、短かな会話型データメツ
セージに長いデータ メツセージより高い優先度を与え
る待ち行列規律が使用される。(これに関してはA、
G、 フレーザー(A、 G、 Fraser )及
びs、 p、モーガン(S、P。
セージに長いデータ メツセージより高い優先度を与え
る待ち行列規律が使用される。(これに関してはA、
G、 フレーザー(A、 G、 Fraser )及
びs、 p、モーガン(S、P。
Morgan )によって、AT&Tベル ラボラドB
e1l Laboratories Technica
l Journal ) 、1984年、6月−8月
号、Vol、 63 、Nα6、パート2に掲載の論文
〔データ トラヒック タイプを混合するための待ち行
列とフレーム化規律 (Queueing and F
raming Disciplines For aM
ixture of Data Traffic Ty
pes ) ] を参照すること)。しかし、この構
成はトランク回路の個々のデータ チャネルに対して別
個のデータ待ち行列を必要とする。トランク回路のコス
トを押えるためにこれら待ち行列はハードウェア回路で
なくソフトウェアによって実現される。
e1l Laboratories Technica
l Journal ) 、1984年、6月−8月
号、Vol、 63 、Nα6、パート2に掲載の論文
〔データ トラヒック タイプを混合するための待ち行
列とフレーム化規律 (Queueing and F
raming Disciplines For aM
ixture of Data Traffic Ty
pes ) ] を参照すること)。しかし、この構
成はトランク回路の個々のデータ チャネルに対して別
個のデータ待ち行列を必要とする。トランク回路のコス
トを押えるためにこれら待ち行列はハードウェア回路で
なくソフトウェアによって実現される。
発明の概要
本発明によると、トランク回路パケットソータはトラン
ク回路の全てのデータ チャネルに対して唯一の高優先
度待ち行列(HPQ)メモリ及び唯一の低優先度待ち行
列(LPQ)メモリを使用し、1だ個々のデータチャネ
ルに対[7て1つの別個ユリL P Qカウンタを1吏
用する5、(固々のLPQチャネル カウンタ(41関
+1−rるチャネルからLPQメモリ内(・こ格納、X
;)”lるデータの記録を取る。パケットソータはデ
ータ パケットをサイズに従って分F、ii)〆)5、
個々G’)データ チャネルからの所定のl−iへf
+i) pかい小さなデータ パケットi11. 、i
:’ M)データ チャネルと関連するL P Qカウ
ンタがセロのときにのみII P Qメモリ内に格納さ
Jするよう分類される。つ1す、チャネルからの小さな
データ パケットはそのチャネルからのデータがL )
) Qメモリ内に存在しないときにのみII P Qメ
モリ内に格納される。
ク回路の全てのデータ チャネルに対して唯一の高優先
度待ち行列(HPQ)メモリ及び唯一の低優先度待ち行
列(LPQ)メモリを使用し、1だ個々のデータチャネ
ルに対[7て1つの別個ユリL P Qカウンタを1吏
用する5、(固々のLPQチャネル カウンタ(41関
+1−rるチャネルからLPQメモリ内(・こ格納、X
;)”lるデータの記録を取る。パケットソータはデ
ータ パケットをサイズに従って分F、ii)〆)5、
個々G’)データ チャネルからの所定のl−iへf
+i) pかい小さなデータ パケットi11. 、i
:’ M)データ チャネルと関連するL P Qカウ
ンタがセロのときにのみII P Qメモリ内に格納さ
Jするよう分類される。つ1す、チャネルからの小さな
データ パケットはそのチャネルからのデータがL )
) Qメモリ内に存在しないときにのみII P Qメ
モリ内に格納される。
ゼロ以外&) L P Qチャネル カウントを持つ小
さなデータ パケットはL P Qメモリ内に格納さ才
する。こJlは同一チャネルからのデータ パケットが
順番に伝送−されることを保証−する。
さなデータ パケットはL P Qメモリ内に格納さ才
する。こJlは同一チャネルからのデータ パケットが
順番に伝送−されることを保証−する。
パケット ソータはトランク設備を通じてのノート間デ
ータ伝送を可能とするトランク回路の部分を構成する。
ータ伝送を可能とするトランク回路の部分を構成する。
トランク回路はII PQメモリからの全てのデータ
パケットを伝送した後にはじめてLPQメモリからのデ
ータ パケットの伝送を行なう。データ パケットは一
緒にトランク設備を通じて伝送するためのデータ フレ
ームにグループ化される。
パケットを伝送した後にはじめてLPQメモリからのデ
ータ パケットの伝送を行なう。データ パケットは一
緒にトランク設備を通じて伝送するためのデータ フレ
ームにグループ化される。
本発明の特徴伎ひ動作は図面を参照しての以下の詳細な
説明から一層明白となるものである。
説明から一層明白となるものである。
第1図はノード101とノード102をノード間トラン
ク設備103にインタフェースするのに使用されるトラ
ンク回路の・例としての用途を図解する。ノード101
及び102はパケット交換システム、より詳細てはノー
ド、集1a装置及びデバイス(例えば、端末、コンピュ
ータ、作業端末、ホスト プリンタ等)を相互接続する
ローカル エリア ネットワーク(LAN)であり得る
。このLANに関しては、IEEEコミュニケーション
マガジン(I EEE Communication
Magazine )、1984年、8月号、Vol
、 22、Nα8にアンソニーS、アカンポラ(An
thony S、 Acampora )及びマイケル
G、バルキー(Michael G、111uchyj
) によって発表の論文〔集中バスを1史用する新
しいローカルエリア ネットワーク アーキテクチュア
(A New Local AreaNetwork
Architecture Using A Cent
ralized Bus )]において説明されている
。
ク設備103にインタフェースするのに使用されるトラ
ンク回路の・例としての用途を図解する。ノード101
及び102はパケット交換システム、より詳細てはノー
ド、集1a装置及びデバイス(例えば、端末、コンピュ
ータ、作業端末、ホスト プリンタ等)を相互接続する
ローカル エリア ネットワーク(LAN)であり得る
。このLANに関しては、IEEEコミュニケーション
マガジン(I EEE Communication
Magazine )、1984年、8月号、Vol
、 22、Nα8にアンソニーS、アカンポラ(An
thony S、 Acampora )及びマイケル
G、バルキー(Michael G、111uchyj
) によって発表の論文〔集中バスを1史用する新
しいローカルエリア ネットワーク アーキテクチュア
(A New Local AreaNetwork
Architecture Using A Cent
ralized Bus )]において説明されている
。
第1図に示されるごとく、ノードはクロック モジュー
ル104、スイッチ モジュール105、制御モジュー
ル106、デバイスインタフェース モジュール107
及び(トランク回路とも呼ばれる)トランク インタフ
ェース モジュール108並びに送信バス、回報通信バ
ス、及び回線争奪バスを含む。クロック モジュール1
04はシステム タイミングに責任を持ち、スイッチ
モジュール105は制御モジュール106の制御下でデ
ータ ソース アドレスをデータ着信先アドレスに翻訳
する。回線争奪バスはインタフェース モジュール(1
07,108)によってタイムスロット多重送信バスに
対するアクセスを得るために使用される。送信バス及び
同報通信バスはそれぞれパケットの送信及び受信に使用
される。インタフェース モジュールによって送信バス
上に置かれる個々のソース パケット110の見出しは
モジュール番号に続くチャネル番号から構成されるソー
ス アドレスを含む。モジュール番号は送信ヲ行なって
いるインタフェース モジュールを一意に同定し、チャ
ネル番号はこのモジュールを通過する各種の異なる通話
を区別するのに使用される。
ル104、スイッチ モジュール105、制御モジュー
ル106、デバイスインタフェース モジュール107
及び(トランク回路とも呼ばれる)トランク インタフ
ェース モジュール108並びに送信バス、回報通信バ
ス、及び回線争奪バスを含む。クロック モジュール1
04はシステム タイミングに責任を持ち、スイッチ
モジュール105は制御モジュール106の制御下でデ
ータ ソース アドレスをデータ着信先アドレスに翻訳
する。回線争奪バスはインタフェース モジュール(1
07,108)によってタイムスロット多重送信バスに
対するアクセスを得るために使用される。送信バス及び
同報通信バスはそれぞれパケットの送信及び受信に使用
される。インタフェース モジュールによって送信バス
上に置かれる個々のソース パケット110の見出しは
モジュール番号に続くチャネル番号から構成されるソー
ス アドレスを含む。モジュール番号は送信ヲ行なって
いるインタフェース モジュールを一意に同定し、チャ
ネル番号はこのモジュールを通過する各種の異なる通話
を区別するのに使用される。
第1図に示されるごとく、送信バス上に置かれる個々の
パケットはスイッチ モジュール105によって取られ
る。スイッチ モジュール105はソース モジュール
番号及びソース チャネル番号を着信先パケット111
の着信先モジュール番号及び着信先チャネル番号に翻訳
する。この翻訳は呼設定予備手順によって達成される。
パケットはスイッチ モジュール105によって取られ
る。スイッチ モジュール105はソース モジュール
番号及びソース チャネル番号を着信先パケット111
の着信先モジュール番号及び着信先チャネル番号に翻訳
する。この翻訳は呼設定予備手順によって達成される。
パケットは次に回報通信ハス上にFl)送信さね、ここ
から指定着信先モジュールによって受信される。こうし
て仮想回路トランスポート機構が実現される。ここでノ
ード101の所の共通制御プロセッサ106は呼の設定
、呼の切断並びに必要な保守及び監督機能を遂行する。
から指定着信先モジュールによって受信される。こうし
て仮想回路トランスポート機構が実現される。ここでノ
ード101の所の共通制御プロセッサ106は呼の設定
、呼の切断並びに必要な保守及び監督機能を遂行する。
ノード101のデバイス114からのノード102のデ
バイス113へのデータ伝送をf反定する。ユーザはデ
バイス114にデータを人力する。このデータはデバイ
ス インタフェース モジュール107に伝送され、こ
こで、送信ハスへ、の伝送時間の争奪を行なう。
バイス113へのデータ伝送をf反定する。ユーザはデ
バイス114にデータを人力する。このデータはデバイ
ス インタフェース モジュール107に伝送され、こ
こで、送信ハスへ、の伝送時間の争奪を行なう。
デバイス114が伝送の機会を得ると、これはソース
パケット110を送信バスを通じてスイッチ105に送
信する。スイッチ105はソース モジュール アドレ
ス及びチャネル番号をトランク回路108のアドレス及
び新たなチャネル番号に翻訳する。トランク回1410
Bは指定のチャネルを1山1〕てこのデータ パケッ
トを受イバするのと同時に他のチャネル上に他のデータ
パケットを受信する3゜本発明によると、トランク回
路10Bはトランク設備103を通じてノード102に
伝送を行なうためにこれらデータ パケットを結合する
。ノード102において、これらデータ パケットはも
う1つのトランク回路112によって受信される。[)
′11述と同様の方法((よって、トランク回路112
はノード102の回路115を介してこのデータをデバ
イス113に伝送する。ノード101のデバイス114
の所のユーザが送1aを終rすると、制(財)モジュー
ル106に信弓が送くられる。制御モジュール106は
スイッチ モジュール105に接続を切断するように通
知し、また制御モジュール106はノード102の制御
モジュールにも接続を切断するように通知する。
パケット110を送信バスを通じてスイッチ105に送
信する。スイッチ105はソース モジュール アドレ
ス及びチャネル番号をトランク回路108のアドレス及
び新たなチャネル番号に翻訳する。トランク回1410
Bは指定のチャネルを1山1〕てこのデータ パケッ
トを受イバするのと同時に他のチャネル上に他のデータ
パケットを受信する3゜本発明によると、トランク回
路10Bはトランク設備103を通じてノード102に
伝送を行なうためにこれらデータ パケットを結合する
。ノード102において、これらデータ パケットはも
う1つのトランク回路112によって受信される。[)
′11述と同様の方法((よって、トランク回路112
はノード102の回路115を介してこのデータをデバ
イス113に伝送する。ノード101のデバイス114
の所のユーザが送1aを終rすると、制(財)モジュー
ル106に信弓が送くられる。制御モジュール106は
スイッチ モジュール105に接続を切断するように通
知し、また制御モジュール106はノード102の制御
モジュールにも接続を切断するように通知する。
ノード101と102の間の伝送速度は採用さ11るト
ランク設備103のタイプに依存する。トランク設備1
03が、例えば、デジタル データ システム(DDS
)トランクのような低速データ設備であるときは、効率
的なデータの伝送にはトランク回路108.112に効
率的な待ち行列規律を使用することが必要である。これ
はデバイスが対話型六バースト〃タイプのデータを使用
して通信する場合、例えば、端末がコンピュータと通信
する場合に特に重要である。以下のパラグラフにおいて
説明されるごとく、本発明はトランクの負荷が非常に高
い場合でも混合されたデータ タイプに対する遅延要件
が満足されるように対話型メツセージをバルク メツセ
ージ データ(例えば、ファイル伝送)より優先させ、
バルク メツセージ データの間に散在させることを保
証する待ち行列規律を使用する。
ランク設備103のタイプに依存する。トランク設備1
03が、例えば、デジタル データ システム(DDS
)トランクのような低速データ設備であるときは、効率
的なデータの伝送にはトランク回路108.112に効
率的な待ち行列規律を使用することが必要である。これ
はデバイスが対話型六バースト〃タイプのデータを使用
して通信する場合、例えば、端末がコンピュータと通信
する場合に特に重要である。以下のパラグラフにおいて
説明されるごとく、本発明はトランクの負荷が非常に高
い場合でも混合されたデータ タイプに対する遅延要件
が満足されるように対話型メツセージをバルク メツセ
ージ データ(例えば、ファイル伝送)より優先させ、
バルク メツセージ データの間に散在させることを保
証する待ち行列規律を使用する。
以下の説明において、要素に参照番号が与えられている
場合、この参照番号の最初の数字はこの要素が最初に示
される図面の番号′を示す。つ捷り、例えば、メモリ2
03は第2図に最初に示されていることを意味する。
場合、この参照番号の最初の数字はこの要素が最初に示
される図面の番号′を示す。つ捷り、例えば、メモリ2
03は第2図に最初に示されていることを意味する。
第2図はトランク回路108の機能ブロック図を示す。
インタフェース201は、周知の方法にて、トランク回
路108を送信ハスTBUS及び争奪バス並びに第1図
に示される回報通信ハスBBUSにインタフェースする
。
路108を送信ハスTBUS及び争奪バス並びに第1図
に示される回報通信ハスBBUSにインタフェースする
。
トランク回路108の各種の位置の所のデータ フォー
マットが第3図に示される。フォーマット301によっ
て示される回報通イコバスBBUS上のデータ パケッ
トはモジュール番号、チャネル番号及び16個Dデータ
封筒を含む。データ パケット301のモジュール番号
がトランク回路10Bにデータ パケットを受信するよ
うに指定すると、バス インタフェース201はそのデ
ータ パケットに関するパリティ検査を行なう。データ
パケットにエラーが存在しない場合は、フォーマット
302によって示されるごとく、インタフエース201
はモジュール番号をもきとり、全てのゼロ データ封筒
を除去し、そしてデータ パケットの終端を示す1個の
ゼロ封筒を附加する。
マットが第3図に示される。フォーマット301によっ
て示される回報通イコバスBBUS上のデータ パケッ
トはモジュール番号、チャネル番号及び16個Dデータ
封筒を含む。データ パケット301のモジュール番号
がトランク回路10Bにデータ パケットを受信するよ
うに指定すると、バス インタフェース201はそのデ
ータ パケットに関するパリティ検査を行なう。データ
パケットにエラーが存在しない場合は、フォーマット
302によって示されるごとく、インタフエース201
はモジュール番号をもきとり、全てのゼロ データ封筒
を除去し、そしてデータ パケットの終端を示す1個の
ゼロ封筒を附加する。
第4図はデータ パケット ソータ202の動作を示す
。データ パケット ソータ回路202はステップ40
0においてデータパケットを受信し、ステップ401に
おいて受信されたデータ パケット内のデータ封筒の数
を所定のサイスNに対して比較する。1つのデータ パ
ケットは1つのチャネルのみからのデータを含む。受信
されたデータ パケット内のデータ封筒の数がNよりも
小さい場合は、ステップ402において受信されたデー
タ パケットと関連するチャネル番号に対rるLPQチ
ャネル パケット カウンタがゼロ カウントであるか
チェックされる。
。データ パケット ソータ回路202はステップ40
0においてデータパケットを受信し、ステップ401に
おいて受信されたデータ パケット内のデータ封筒の数
を所定のサイスNに対して比較する。1つのデータ パ
ケットは1つのチャネルのみからのデータを含む。受信
されたデータ パケット内のデータ封筒の数がNよりも
小さい場合は、ステップ402において受信されたデー
タ パケットと関連するチャネル番号に対rるLPQチ
ャネル パケット カウンタがゼロ カウントであるか
チェックされる。
L P Qチャネル パケット カウンタ205がゼロ
である場合は、ステップ403において、データ パケ
ットがHPQメモリ204に書込捷れる。しかし、デー
タ パケットがN以下であり、LPQチャネル パケッ
トカウント205がゼロでない場合は、これはステップ
404においてLPQメモリに書込豊れ、ステップ40
5においてL P Qパケット カウンタが噛分される
。最後に、データパケットがN個あるいはこれ以りのバ
イトを持つときは、これはステップ404においてLP
Qに格納され、ステップ405においてLPQチャネル
カウンタ205が増分される。
である場合は、ステップ403において、データ パケ
ットがHPQメモリ204に書込捷れる。しかし、デー
タ パケットがN以下であり、LPQチャネル パケッ
トカウント205がゼロでない場合は、これはステップ
404においてLPQメモリに書込豊れ、ステップ40
5においてL P Qパケット カウンタが噛分される
。最後に、データパケットがN個あるいはこれ以りのバ
イトを持つときは、これはステップ404においてLP
Qに格納され、ステップ405においてLPQチャネル
カウンタ205が増分される。
本発明によるデータ ソータはあるチャネルからの全て
の新たなデータがそのチャネルからの任意のデータがL
PQメモリ内に格納されるかぎりLPQに向かうという
ことを条件に、1つのチャネルからのデータがLPQメ
モリ及びHPQメモリの両方に存在する場合でも個々の
チャネル内のデータ シーケンスを維持する。LPQメ
モリ203及びHPQメモリ204は両方とも任意に周
知の各種の先入れ先出しく FIFO)タイプのメモリ
チップを使用して実現できる。HPQメモリ204はよ
り短かなデータ メツセージを保持するためLPQメモ
リ203よりかなり小をなサイスとされる。
の新たなデータがそのチャネルからの任意のデータがL
PQメモリ内に格納されるかぎりLPQに向かうという
ことを条件に、1つのチャネルからのデータがLPQメ
モリ及びHPQメモリの両方に存在する場合でも個々の
チャネル内のデータ シーケンスを維持する。LPQメ
モリ203及びHPQメモリ204は両方とも任意に周
知の各種の先入れ先出しく FIFO)タイプのメモリ
チップを使用して実現できる。HPQメモリ204はよ
り短かなデータ メツセージを保持するためLPQメモ
リ203よりかなり小をなサイスとされる。
送信佑制御回路206はLPQメモリ203及びHP
Qメモリ204からデータ パケットを胱出し、これら
をチャネル フレーム化回路内で組立てる。第5図はこ
の動作を流れ図にて示す。ステップ500において送信
制御回路206が始動されると、これはステップ501
において、HPQメモリ204が空であるか、つまり、
この中にデータ パケットが存在しないかチェックする
。HPQメモリ204が空でない場合は、ステップ50
2において、デ゛−タ パケットが読み出され、このプ
ロセス(500,501,502)が全てのデータ パ
ケットが読み出されるまで継続される。HPQメモリ2
04が空の時は、ステップ503において、LPQメモ
リ230がチェックされる。LPQメモリが空の時は送
信制御回路206は始動位置500に戻どり、LPQメ
モリあるいfd HP Qメモリのいずれかが空でない
かぎりステップ500.501及び503が反復される
。
Qメモリ204からデータ パケットを胱出し、これら
をチャネル フレーム化回路内で組立てる。第5図はこ
の動作を流れ図にて示す。ステップ500において送信
制御回路206が始動されると、これはステップ501
において、HPQメモリ204が空であるか、つまり、
この中にデータ パケットが存在しないかチェックする
。HPQメモリ204が空でない場合は、ステップ50
2において、デ゛−タ パケットが読み出され、このプ
ロセス(500,501,502)が全てのデータ パ
ケットが読み出されるまで継続される。HPQメモリ2
04が空の時は、ステップ503において、LPQメモ
リ230がチェックされる。LPQメモリが空の時は送
信制御回路206は始動位置500に戻どり、LPQメ
モリあるいfd HP Qメモリのいずれかが空でない
かぎりステップ500.501及び503が反復される
。
LPQメモリ203がデータ パケットを持つときは、
これらはステップ504において一度に1個づつ読み出
され、ステップ505において、このデータ パケット
と関連するLPQパー チャネル カウンタが減分され
る。その後、制御はステップ500に戻とり、次にステ
ップ501において、HPQメモリが再びチェックされ
る。こうして、HPQメモリ204の高優先度データ
パケットがLPCメモリ203の低優先度データ パケ
ットの前に伝送されることを保証するためにステップ5
05におけるLPQメモリの個々の読出しの後にステッ
プ501において、HPQメモリ204がチェックされ
る。
これらはステップ504において一度に1個づつ読み出
され、ステップ505において、このデータ パケット
と関連するLPQパー チャネル カウンタが減分され
る。その後、制御はステップ500に戻とり、次にステ
ップ501において、HPQメモリが再びチェックされ
る。こうして、HPQメモリ204の高優先度データ
パケットがLPCメモリ203の低優先度データ パケ
ットの前に伝送されることを保証するためにステップ5
05におけるLPQメモリの個々の読出しの後にステッ
プ501において、HPQメモリ204がチェックされ
る。
HPQメモリが空である場合は、ステップ500.50
1.503.504及び505のシーケンスが全てのデ
ータ パケットがLPQメモリ203から読み出される
寸で継続される。送信制御回路206がLPQメモリ2
03からデータ パケットを読み出している最中に空の
HP Qメモリ204に新たなデータ パケットが到達
すると、これはLPQメモリ203からのデータ パケ
ットの読み出しを完結させ、次にHPQメモリ204の
処理を開始し、HPQメモリ204が空になる寸でこの
処理を継続する。送信制御回路206はチャネル フレ
ーム化装置207を含む。フレーム化装置207はLP
Qメモリ及びHPQメモリからデータ パケットを受信
し、これらを普遍同期非同期受信送信回路(USART
) 208に伝送するためのデータフレームにフォ
ーマット化する。USART はこのデータ フレー
ムをトランク設備103に送信する。
1.503.504及び505のシーケンスが全てのデ
ータ パケットがLPQメモリ203から読み出される
寸で継続される。送信制御回路206がLPQメモリ2
03からデータ パケットを読み出している最中に空の
HP Qメモリ204に新たなデータ パケットが到達
すると、これはLPQメモリ203からのデータ パケ
ットの読み出しを完結させ、次にHPQメモリ204の
処理を開始し、HPQメモリ204が空になる寸でこの
処理を継続する。送信制御回路206はチャネル フレ
ーム化装置207を含む。フレーム化装置207はLP
Qメモリ及びHPQメモリからデータ パケットを受信
し、これらを普遍同期非同期受信送信回路(USART
) 208に伝送するためのデータフレームにフォ
ーマット化する。USART はこのデータ フレー
ムをトランク設備103に送信する。
トランク回路のだめのチャネルのフレーム化には周知の
任意ノ)フォーマットを便用することができる。ここに
開示のトランク回路t4を混合フレームを使用する1、
つ4す、L P Qデータ パケットとHPQテーデー
パケットが1つのフレームに!f−いに混合智れる。1
完全なパケットが送信されたハイドの総数がある最大値
を越える1でトランクを通し−で送イ8される。フレー
ムがHPQからのデータを含ff、rか否かによって異
なる最大フレーム校を指定することができる(例えば、
L P Qパケットσ)みを含むフレームにr4シては
、256バイトを最大値とし、1つあるいは複ifi!
J)HPQパケットを含むフレームに対しては64ハイ
ドを最大値とする)。
任意ノ)フォーマットを便用することができる。ここに
開示のトランク回路t4を混合フレームを使用する1、
つ4す、L P Qデータ パケットとHPQテーデー
パケットが1つのフレームに!f−いに混合智れる。1
完全なパケットが送信されたハイドの総数がある最大値
を越える1でトランクを通し−で送イ8される。フレー
ムがHPQからのデータを含ff、rか否かによって異
なる最大フレーム校を指定することができる(例えば、
L P Qパケットσ)みを含むフレームにr4シては
、256バイトを最大値とし、1つあるいは複ifi!
J)HPQパケットを含むフレームに対しては64ハイ
ドを最大値とする)。
303において示されるごとく、HP Qメモリ204
から個々のデータ パケットが読み出されるたびに、デ
ータ バイト(1−(PQi)TPQJ )がカウント
され、304のデータパケットPKIを形成するために
チャネル番号(チャネルB)及びパケット長(長さB
)とともにパッケージ化される。同様に、LPQメモリ
203から個々のデータ パケットが読み出さハるたび
に、データ バイト(LPQI−LPQK)がカウント
され、304のデータ パケットPK2を形成するため
にチャネル番号(チャネルA)及びパケット長(長さA
)とともにパッケージ化される。ここではデータ パケ
ットが8ビツトのデータバイトを含むものとして説明さ
れたが、一般的には、データ パケットは任意のビット
長のデータ封筒を含むことができる。
から個々のデータ パケットが読み出されるたびに、デ
ータ バイト(1−(PQi)TPQJ )がカウント
され、304のデータパケットPKIを形成するために
チャネル番号(チャネルB)及びパケット長(長さB
)とともにパッケージ化される。同様に、LPQメモリ
203から個々のデータ パケットが読み出さハるたび
に、データ バイト(LPQI−LPQK)がカウント
され、304のデータ パケットPK2を形成するため
にチャネル番号(チャネルA)及びパケット長(長さA
)とともにパッケージ化される。ここではデータ パケ
ットが8ビツトのデータバイトを含むものとして説明さ
れたが、一般的には、データ パケットは任意のビット
長のデータ封筒を含むことができる。
304に示されるごとく、データ パケットPK 1−
PKZは305のデータ フレーム(フレームY)を
形成するために標識、状態、及びエラー検出コードCR
Cと一緒に組立てられる。データ パケットPKI−P
KN及びデータ フレームY−1、Y、Y+1の長さが
異なることに注意する。データ フレーム長はシステム
効率及び遅延特性に応じて前もって決定される。一般的
には、長いフレームは効率を向上させ、短いフレームは
フレーム遅延を減少させる。本発明によるトランク回路
には分類フレーム化規律を使用することもできる。この
方法においては、LPQデータ パケットとHPQデー
タ パケットを結合してフレームが形成することは許さ
れるが、LPQデータ パケットをHPQデータ パケ
ットを含むフレームに加えることは禁止される。
PKZは305のデータ フレーム(フレームY)を
形成するために標識、状態、及びエラー検出コードCR
Cと一緒に組立てられる。データ パケットPKI−P
KN及びデータ フレームY−1、Y、Y+1の長さが
異なることに注意する。データ フレーム長はシステム
効率及び遅延特性に応じて前もって決定される。一般的
には、長いフレームは効率を向上させ、短いフレームは
フレーム遅延を減少させる。本発明によるトランク回路
には分類フレーム化規律を使用することもできる。この
方法においては、LPQデータ パケットとHPQデー
タ パケットを結合してフレームが形成することは許さ
れるが、LPQデータ パケットをHPQデータ パケ
ットを含むフレームに加えることは禁止される。
第2図に示されるように、トランク回路(第6図)の送
信部分はパケット ソータ202、LPQメモリ20H
PQメモリ204、及び送信コントローラ206を含む
。
信部分はパケット ソータ202、LPQメモリ20H
PQメモリ204、及び送信コントローラ206を含む
。
第6図に示されるごとく、パケット ソータ202はパ
ー チャネル カウンタ205及びメモリ ソート化論
理216を含むが、これはパケット ソータ202内の
パー チャネル カウンタ205でない部分から構成さ
れる。第6図において、送信コントローラ206は制御
回路624、チャネル フレーム化装置207及び各種
のレジスタを沈む。
ー チャネル カウンタ205及びメモリ ソート化論
理216を含むが、これはパケット ソータ202内の
パー チャネル カウンタ205でない部分から構成さ
れる。第6図において、送信コントローラ206は制御
回路624、チャネル フレーム化装置207及び各種
のレジスタを沈む。
トランク108の残りの詳細は第2図、第3図及び第6
図と関連して行なわれる。同報通信ハス(BBUS)を
通じて到着するデータ パケットはハス インタフェー
ス201に直列にロートされ、次にデータ書込みWR倍
信号使用してリードDo−D8を通じてバッファ601
内にロードされる。データ パケット302がバッファ
601にロードされると、このデータ パケット内の封
筒の数をH1算するだめに長さカウンタ602が増分さ
れる。データ パケットが完全に受信きれると、長さカ
ウンタ602の内容が長さレジスタ603に転送され、
長さカウンタ602が次にデータ パケットのために準
備される。
図と関連して行なわれる。同報通信ハス(BBUS)を
通じて到着するデータ パケットはハス インタフェー
ス201に直列にロートされ、次にデータ書込みWR倍
信号使用してリードDo−D8を通じてバッファ601
内にロードされる。データ パケット302がバッファ
601にロードされると、このデータ パケット内の封
筒の数をH1算するだめに長さカウンタ602が増分さ
れる。データ パケットが完全に受信きれると、長さカ
ウンタ602の内容が長さレジスタ603に転送され、
長さカウンタ602が次にデータ パケットのために準
備される。
この時点において、パケット内の最初のデータ バイト
、つ1す、302のチャネル番号が同時にバッファ60
1がらデータ レジスタ604、そしてチャネル カウ
ンタ605へと伝送される。パケット終端回路623は
バッファ601内のデータ ハイドがデータパケットを
分離するゼロ バイトであるか検出する。セロ ハイド
が格納されるのを防ぐためにゼロ信号が送信制御回路2
06に送信される。
、つ1す、302のチャネル番号が同時にバッファ60
1がらデータ レジスタ604、そしてチャネル カウ
ンタ605へと伝送される。パケット終端回路623は
バッファ601内のデータ ハイドがデータパケットを
分離するゼロ バイトであるか検出する。セロ ハイド
が格納されるのを防ぐためにゼロ信号が送信制御回路2
06に送信される。
この時点において、パケット ソータはこのパケットを
どちらのメモリ(L l) QあるいはHPQ)に方路
すべきが決定する。これを行なうだめには、最初に、長
さレジスタ603の内容LENが比較器606内で装置
615内に設定された所定のいき値Xに対して比較され
る。いき値Xはディプ スイッチを使用して設定するこ
とができる。長さレジスタ603の内容LENがいき値
X以下である場合は、データ パケット サイズ フリ
ップフロップ607内にこの指標がセットされる。
どちらのメモリ(L l) QあるいはHPQ)に方路
すべきが決定する。これを行なうだめには、最初に、長
さレジスタ603の内容LENが比較器606内で装置
615内に設定された所定のいき値Xに対して比較され
る。いき値Xはディプ スイッチを使用して設定するこ
とができる。長さレジスタ603の内容LENがいき値
X以下である場合は、データ パケット サイズ フリ
ップフロップ607内にこの指標がセットされる。
フリップフロップ607からの信号SMLは小さなデー
タ パケットが受信されたことを示す。同時に、チャネ
ル カウンタ605内のチャネル番号がパー チャネル
カウントメモリ608内の特定の位置をアドレスする
ために1史用される。メモリ608はデータパケットの
個々の可能なチャネル番号のだめのカウントと格納する
ための位置を持つ。特定のチャネル番号に対してLPQ
メモリ内に格納されたパケットの数を含むアドレスされ
たメモリ位置の内容はDカウンタ609に転送される。
タ パケットが受信されたことを示す。同時に、チャネ
ル カウンタ605内のチャネル番号がパー チャネル
カウントメモリ608内の特定の位置をアドレスする
ために1史用される。メモリ608はデータパケットの
個々の可能なチャネル番号のだめのカウントと格納する
ための位置を持つ。特定のチャネル番号に対してLPQ
メモリ内に格納されたパケットの数を含むアドレスされ
たメモリ位置の内容はDカウンタ609に転送される。
カウンタ609はカウンタ値が最大(例えば、255)
であることを示す信号F CNT及びカウンタ値がOで
あることを示す信号Z CNTを出力する。
であることを示す信号F CNT及びカウンタ値がOで
あることを示す信号Z CNTを出力する。
ゲート611は3つの信号に応答してHPQメモリ20
4にデータ パケット ロード信号HP Lを提供する
。この3つの信号には、LPQメモリのそのチャネルに
対するゼロカウント信号(ZCNT);小さなデータ
パケットが受信されたことを示す信号SML;及び高優
先度待ち行列204が一杯でないことを示す信号HP
L ″が含まれる。この3つの条件が満足されると、A
NDゲート611はデータ レジスタ604からのデー
タを高優先度待ち行列204にロードするためにロード
信号HPLを生成する。ロード信号HPLが生成されな
い場合は、データはHP Qメモリ204内にロードさ
れず、トランク回路108はそのデータをLPQメモリ
203にロードすべきか破棄すべきかを決定する。ロー
ド信号HP Lが論理0のときは、インバータ615は
ANDゲート614を起動する。
4にデータ パケット ロード信号HP Lを提供する
。この3つの信号には、LPQメモリのそのチャネルに
対するゼロカウント信号(ZCNT);小さなデータ
パケットが受信されたことを示す信号SML;及び高優
先度待ち行列204が一杯でないことを示す信号HP
L ″が含まれる。この3つの条件が満足されると、A
NDゲート611はデータ レジスタ604からのデー
タを高優先度待ち行列204にロードするためにロード
信号HPLを生成する。ロード信号HPLが生成されな
い場合は、データはHP Qメモリ204内にロードさ
れず、トランク回路108はそのデータをLPQメモリ
203にロードすべきか破棄すべきかを決定する。ロー
ド信号HP Lが論理0のときは、インバータ615は
ANDゲート614を起動する。
この時点において、カウント609からの第2メモリ
フル チャネル信号FCNTはそのチャネル番号のパー
チャネル カウントが最大値255であるか否かを示
す。カウントが255であるときは、信号F CNTは
NORゲート613を介してゲート614がLPQメモ
リ203に対してロード信号LPLを生成することを抑
止する。このため、このチャネル番号に対するそれ以上
のデータは低優先度待ち行列203に受は入れられなく
なる。従って、信号FCNTはそのチャネル香りからの
データが低優先度待ち行列203内に書込捷れるのを抑
止し、そのデータ パケットは破棄される。これはデー
タ レジスタ604内でバッファ601からの次のデー
タ語を上に書込1れることによって破棄されることに注
意する。
フル チャネル信号FCNTはそのチャネル番号のパー
チャネル カウントが最大値255であるか否かを示
す。カウントが255であるときは、信号F CNTは
NORゲート613を介してゲート614がLPQメモ
リ203に対してロード信号LPLを生成することを抑
止する。このため、このチャネル番号に対するそれ以上
のデータは低優先度待ち行列203に受は入れられなく
なる。従って、信号FCNTはそのチャネル香りからの
データが低優先度待ち行列203内に書込捷れるのを抑
止し、そのデータ パケットは破棄される。これはデー
タ レジスタ604内でバッファ601からの次のデー
タ語を上に書込1れることによって破棄されることに注
意する。
そのチャネル番号に対するフル カウントFCNTが到
達しない場合は、低優先度待ち行列203からの高水準
信号HWMがチェックされる。このHWM信号はLPQ
メモリ203がほぼ満杯であり、従って、LPQ203
に新たなデータ パケットを書込むべきでないことを示
す。HWM信号がセットされる(論理lにされる)と、
トランク回路108は全ての新だなチャネル番号に対し
て到達する新たなデータ パケットを破棄する。
達しない場合は、低優先度待ち行列203からの高水準
信号HWMがチェックされる。このHWM信号はLPQ
メモリ203がほぼ満杯であり、従って、LPQ203
に新たなデータ パケットを書込むべきでないことを示
す。HWM信号がセットされる(論理lにされる)と、
トランク回路108は全ての新だなチャネル番号に対し
て到達する新たなデータ パケットを破棄する。
そのチャネルに対するゼロ カウント信号ZCNTが論
理lであるときに新たなチャネル番号が決定きれること
に注意する。従って、ZCNT及びHWMが両方とも論
理1であり、それぞれ新たなチャネル及びほぼ満杯であ
るLPQメモリ203を示すと、ANDケート612が
起動され信号がNORケート613に通過される。NO
Rゲート613はゲート614がロード信号L P L
を生成するのを抑止する。そのデータ パケットが新た
なチャネルからのものでないときは、信号Z CNTは
論理1でない。結果として、ANDゲート614がケー
ト612.613によって起動され、ロード信号L P
Lが生成され、データパケットがLPQメモリ203
にロードされる。
理lであるときに新たなチャネル番号が決定きれること
に注意する。従って、ZCNT及びHWMが両方とも論
理1であり、それぞれ新たなチャネル及びほぼ満杯であ
るLPQメモリ203を示すと、ANDケート612が
起動され信号がNORケート613に通過される。NO
Rゲート613はゲート614がロード信号L P L
を生成するのを抑止する。そのデータ パケットが新た
なチャネルからのものでないときは、信号Z CNTは
論理1でない。結果として、ANDゲート614がケー
ト612.613によって起動され、ロード信号L P
Lが生成され、データパケットがLPQメモリ203
にロードされる。
データ パケットがLPQメモリ203にロードされる
と、送信制御回路206は信月I CNTを生成する。
と、送信制御回路206は信月I CNTを生成する。
この信号を受信するとチャネル カウンタ605はその
データ パケットと関連するチャネル番号に対するカウ
ントを増分する。データ パケットがLPQメモリ20
3から除去されると、対応するチャネル番号が送信レジ
スタ619からチャネル カウンタ605にロードされ
、送信制御回路206が信号DCNTを生成する。この
信号はカウンタ605内のそのチャネル番号に対するカ
ウントを減分する。
データ パケットと関連するチャネル番号に対するカウ
ントを増分する。データ パケットがLPQメモリ20
3から除去されると、対応するチャネル番号が送信レジ
スタ619からチャネル カウンタ605にロードされ
、送信制御回路206が信号DCNTを生成する。この
信号はカウンタ605内のそのチャネル番号に対するカ
ウントを減分する。
メモリLPQ及びHPQはそれぞれ状態レジスタ617
及び618を持つが、これは個々のメモリの状態を示す
。HPQメモリ204のレジスタ618は出力準備完了
信号ORH及び新データ パケット存在信号NPAHを
生成する。同様に、LPQメモリ203のレジスタ61
7は出力準備完了信号ORL及び新データ パケット準
備完了信号NPALを生成する。信号ORLが論理1で
あるときは、これはデータ パケットが存在することを
示し、送信制御回路206はデータをHPQメモリ20
4から高待ち行列HQレジスタ621に読み出し、後に
USART 208 に伝送するために送信レジスタ
619に伝送する。信号ORHが論理1でない場合は、
送信制御回路206は信号QRLの状態を調べる。信号
ORLが論理1のときは、データがLPQメモリ203
から低優先度待ち行列LQレジスタ622に読み出され
、送信レジスタ619に伝送される。
及び618を持つが、これは個々のメモリの状態を示す
。HPQメモリ204のレジスタ618は出力準備完了
信号ORH及び新データ パケット存在信号NPAHを
生成する。同様に、LPQメモリ203のレジスタ61
7は出力準備完了信号ORL及び新データ パケット準
備完了信号NPALを生成する。信号ORLが論理1で
あるときは、これはデータ パケットが存在することを
示し、送信制御回路206はデータをHPQメモリ20
4から高待ち行列HQレジスタ621に読み出し、後に
USART 208 に伝送するために送信レジスタ
619に伝送する。信号ORHが論理1でない場合は、
送信制御回路206は信号QRLの状態を調べる。信号
ORLが論理1のときは、データがLPQメモリ203
から低優先度待ち行列LQレジスタ622に読み出され
、送信レジスタ619に伝送される。
送信制御回路206は新たなパケット信号NPAHが受
信されるまでLPQメモリ206からのデータの読み出
しを継続する。NPAH信号は新たなデータ パケット
がHPQメモリ204内に到着し、伝送の準備が完了(
〜だことを示す。第5図との関連において前述されたご
とく、HPQメモリ204内のデータパケットはLPQ
メモリ203内のデータパケットより優先される。従っ
て、LPQメモリ203からデータ パケットが送信さ
れると、直ちに、トランク制御回路206は■IPQメ
モリ204内の新たなデータ パケットの送信を行ない
、その後、LPQメモリ203からの次のデータ パケ
ットの送信を継続する。
信されるまでLPQメモリ206からのデータの読み出
しを継続する。NPAH信号は新たなデータ パケット
がHPQメモリ204内に到着し、伝送の準備が完了(
〜だことを示す。第5図との関連において前述されたご
とく、HPQメモリ204内のデータパケットはLPQ
メモリ203内のデータパケットより優先される。従っ
て、LPQメモリ203からデータ パケットが送信さ
れると、直ちに、トランク制御回路206は■IPQメ
モリ204内の新たなデータ パケットの送信を行ない
、その後、LPQメモリ203からの次のデータ パケ
ットの送信を継続する。
その後、第2図及び第3図との関連で前述[7だごとく
、送信制御回路206の周知の回路チャネル フレーム
化装置207を使用して、データ パケットが303に
よって示さJするフォーマットにされる。チャネル フ
レーム化回路207は以ドの状態が発生したときフレー
ム サイズを確立する。つ1す、LPQあるいはHPQ
メモリの両方とも空のとき、1−I P Qメモリが空
のとき、あるいはフレームが所定の長さに達し、だとき
にフレーム化回路が確立される。フレーム サイズを確
立するために他の状態の基準を使用できることは勿論で
ある。データ フレームはまたUASRT208によっ
てHDLCあるいは他の標準フォーマットにし、これを
出力することもできる。データ封筒(303のHPQ
1、L P Q 1・・等)が標準のバイト サイズ(
つ1す、8ビツト長)でないときは、送信制御回路20
6の部分としてバイト挿入アルゴリズムが必要である。
、送信制御回路206の周知の回路チャネル フレーム
化装置207を使用して、データ パケットが303に
よって示さJするフォーマットにされる。チャネル フ
レーム化回路207は以ドの状態が発生したときフレー
ム サイズを確立する。つ1す、LPQあるいはHPQ
メモリの両方とも空のとき、1−I P Qメモリが空
のとき、あるいはフレームが所定の長さに達し、だとき
にフレーム化回路が確立される。フレーム サイズを確
立するために他の状態の基準を使用できることは勿論で
ある。データ フレームはまたUASRT208によっ
てHDLCあるいは他の標準フォーマットにし、これを
出力することもできる。データ封筒(303のHPQ
1、L P Q 1・・等)が標準のバイト サイズ(
つ1す、8ビツト長)でないときは、送信制御回路20
6の部分としてバイト挿入アルゴリズムが必要である。
USART 208 は送信制御回路206からデー
タ フレームを一度に1ハイドづつ並列に受信し、この
データ パケット フレームを標準インタフェース21
0を通じてトランク103に直列に送信する。
タ フレームを一度に1ハイドづつ並列に受信し、この
データ パケット フレームを標準インタフェース21
0を通じてトランク103に直列に送信する。
第2図に示きれるごとく、データはUSART20Bの
受信部分によって受信される。USART208は標準
インタフェース210を介してトランク103からD
HL Cフレームを受信し、1つのフレームが完全に受
信されると、USART はそのフレームと関連するエ
ラーが存在するか否かを示す状態バイトを附加する。こ
の状態バイトが受信フレーム状態チェック回路212に
よって調べられ、エラーが存在する場合は拒否信号RE
Jを生成しこれを受信FIFO213に送信することに
よってそのフレームが破棄される。エラーが存在しない
場合は、受は入れACC信号を生成し受信FIFO21
3に送信することによってそのフレームが受は入れられ
る。次に、フレーム分解回路214がフレームをデータ
パケットに分解し、データをバス インタフェース回
路201とコンパティプルなフォーマットに変換する。
受信部分によって受信される。USART208は標準
インタフェース210を介してトランク103からD
HL Cフレームを受信し、1つのフレームが完全に受
信されると、USART はそのフレームと関連するエ
ラーが存在するか否かを示す状態バイトを附加する。こ
の状態バイトが受信フレーム状態チェック回路212に
よって調べられ、エラーが存在する場合は拒否信号RE
Jを生成しこれを受信FIFO213に送信することに
よってそのフレームが破棄される。エラーが存在しない
場合は、受は入れACC信号を生成し受信FIFO21
3に送信することによってそのフレームが受は入れられ
る。次に、フレーム分解回路214がフレームをデータ
パケットに分解し、データをバス インタフェース回
路201とコンパティプルなフォーマットに変換する。
基本的には、フレーム分解回路214はパケットの境界
を決定するためにフレームの長さ欄(例えば、フレーム
303を参照)を使用する。回路314はこの長さ欄を
使用してデータ パケットを分離し、次に個々のデータ
パケットにパケットを分離するゼロ封筒を附加する。
を決定するためにフレームの長さ欄(例えば、フレーム
303を参照)を使用する。回路314はこの長さ欄を
使用してデータ パケットを分離し、次に個々のデータ
パケットにパケットを分離するゼロ封筒を附加する。
これら分離されたデータ パケットは次にバス インタ
フェース201を介してトランク回路108のTBUS
に伝送するために送信FIFO215にロードされる。
フェース201を介してトランク回路108のTBUS
に伝送するために送信FIFO215にロードされる。
本発明の回路及び機能の幾らかあるいは全てを実現する
ために他の周知の回路を使用することも十分に考えられ
る。本発明によるメモリ回路は相補形金属酸化物半導体
(CMO8)技術を使用して実現されたが、任意の周知
の個別、ハイブリッドあるいは集積回路技術を使用する
他の実施態様も考えられる。これに加えて、トランク回
路内に提供される機能の大部分、特に、論理及びメモリ
回路はソフトウェアによって、あるいはマイクロプロセ
ッサと関連するハードウェアを使用して実現することが
できる。最後に、本発明はトランクへのインタフェース
を行なうトランク回路内に使用されるものとして説明き
れたが、本発明はより一般的には全てのタイプの通信回
線とともに使用できる。
ために他の周知の回路を使用することも十分に考えられ
る。本発明によるメモリ回路は相補形金属酸化物半導体
(CMO8)技術を使用して実現されたが、任意の周知
の個別、ハイブリッドあるいは集積回路技術を使用する
他の実施態様も考えられる。これに加えて、トランク回
路内に提供される機能の大部分、特に、論理及びメモリ
回路はソフトウェアによって、あるいはマイクロプロセ
ッサと関連するハードウェアを使用して実現することが
できる。最後に、本発明はトランクへのインタフェース
を行なうトランク回路内に使用されるものとして説明き
れたが、本発明はより一般的には全てのタイプの通信回
線とともに使用できる。
本発明においては、低優先度待ち行列内に格納されたデ
ータ パケットの数がカウントされるが、より大胆に修
正された実施態様においては、低優先度待ち行列と高優
先度待ち行列の両方に格納されたデータ パケットの数
をカウントすることもできる。この場合、いずれかの待
ち行列からパケットが除去されるたびに、そのカウント
が減分される。この結果、重負荷状態において、パケッ
トの待ち行列が存在するときに小さなデータ パケット
流を生成するデータ ソースが優先的なサービスを得る
ことが阻止される。
ータ パケットの数がカウントされるが、より大胆に修
正された実施態様においては、低優先度待ち行列と高優
先度待ち行列の両方に格納されたデータ パケットの数
をカウントすることもできる。この場合、いずれかの待
ち行列からパケットが除去されるたびに、そのカウント
が減分される。この結果、重負荷状態において、パケッ
トの待ち行列が存在するときに小さなデータ パケット
流を生成するデータ ソースが優先的なサービスを得る
ことが阻止される。
上に開示された事項は単に本発明を説明するものであり
、本発明の精神及び範囲から逸脱することなく他の装置
あるいは方法を実現できることは当業者にとって明白で
ある。
、本発明の精神及び範囲から逸脱することなく他の装置
あるいは方法を実現できることは当業者にとって明白で
ある。
第1図はトランク設備をノードにインタフェースするた
めのトランク回路の用途を示す図; 第2図はトランク回路のブロック図; 第3図はトランク回路によって使用されるデータ フォ
ーマットを示す図; 第4図はトランク回路のパケット ソータの動作を図解
する流れ図; 第5図はトランク回路のメモリ読出し動作を図解する流
れ図;そして 第6図はトランク回路の送信部分のブロック図を示す。 〔主要部分の符号の説明〕 データパケットソータ・・202 第1のメモリ・203 格納装置・・216 カウント装置 205 出 願 人 : アメリカン テレフォン アンドテレ
グラフ カムパニー
めのトランク回路の用途を示す図; 第2図はトランク回路のブロック図; 第3図はトランク回路によって使用されるデータ フォ
ーマットを示す図; 第4図はトランク回路のパケット ソータの動作を図解
する流れ図; 第5図はトランク回路のメモリ読出し動作を図解する流
れ図;そして 第6図はトランク回路の送信部分のブロック図を示す。 〔主要部分の符号の説明〕 データパケットソータ・・202 第1のメモリ・203 格納装置・・216 カウント装置 205 出 願 人 : アメリカン テレフォン アンドテレ
グラフ カムパニー
Claims (1)
- 【特許請求の範囲】 1、受信された多重チャネル パケット データ流を通
信回線にインタフェースするためのデータ パケット
ソータにおいて、 該ソータが第1のメモリ内に所定のサイズに等しいある
いはそれ以上のサイズの多重チャネル データ パケッ
トを格納し、また関連するチャネル カウンタ装置がゼ
ロでないとき該所定のサイズ以下の多重チャネル デー
タ パケットを該第1のメモリ内に格納するための装置
;及び 個々のチャネルに対して該第1のメモリ内に書込まれた
データ パケットの数を、該第1のメモリ内に書込まれ
た個々のデータ パケットに対して該関連するチャネル
カウンタ装置を増分し、そして該第1のメモリから読
出される個々のデータ パケットに対して該関連するチ
ャネル カウンタ装置が減分することによつてカウント
するための装置を含むことを特徴とするデータ パケッ
ト ソータ。 2、特許請求の範囲第1項に記載のデータ パケット
ソータにおいて、 該格納装置が該関連するチャネル カウンタ装置がゼロ
のとき該所定サイズ以下の該データ パケットを第2の
メモリ内に書込むことを特徴とするデータ パケット
ソータ。 3、特許請求の範囲第2項に記載のデータ パケットソ
ータにおいて、 該カウンタ装置がさらに該第2のメモリ内に書込まれた
全てのデータ パケットをカウントし、そして該第2の
メモリから個々のデータ パケットが読み出されたとき
減分されることを特徴とするデータ パケット ソータ
。 4、受信された多重チャネル パケット データ流を通
信回線を通じて伝送するために分類する方法において、
該方法が第1のメモリ内に所定のサイズに等しいあるい
はそれ以上のサイズの多重チャネル データ パケット
を格納し、また関連するチャネル カウンタ装置がゼロ
でないとき該所定のサイズ以下の多重チャネル データ
パケットを該第1のメモリ内に格納するステップ;及
び 個々のチャネルに対して該第1のメモリ内に書込まれた
データ パケットの数を、該第1のメモリ内に書込まれ
た個々のデータ パケットに対して該関連するチャネル
カウンタ装置を増分し、そして該第1のメモリから読
出される個々のデータ パケットに対して該関連するチ
ャネル カウンタ装置を減分することによつて、カウン
トするステップを含むことを特徴とする分類方法。 5、特許請求の範囲第4項に記載の分類方法において、 該分類方法が該関連するチャネル カウント装置がゼロ
のとき該所定サイズ以下の該データ パケットを第2の
メモリ内に書込むステップを含むことを特徴とする分類
方法。
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