JPS61260742A - データパケツトソータ - Google Patents

データパケツトソータ

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JPS61260742A
JPS61260742A JP61102227A JP10222786A JPS61260742A JP S61260742 A JPS61260742 A JP S61260742A JP 61102227 A JP61102227 A JP 61102227A JP 10222786 A JP10222786 A JP 10222786A JP S61260742 A JPS61260742 A JP S61260742A
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data packet
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マーチン　ブラフ
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H—ELECTRICITY
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明、ばパケット交換網、より詳細°には２つのパケ
ット　スイッチ　ノードを通信トランクを通じて相互接
続するためのトランク回路に関する。
発明の背景 対話型端末及び他のデータ　デバイスは、通常、情報を
間欠的バーストにて送信する。
幾つかのローカル　エリア　ネットワーク（ＬＡＮ）を
含むパケット交換システムはデータ　パスを通じて互い
に接続された異なるデータ　デバイス間の効率的な通信
を行なうが、こ才１はバースト　データ伝送を短なデー
タ　パケットに分解し、幾つかの異なるデータデバイス
からのデータ　パケットをこのデータ　ハスートに互い
に多重化することによって達成される。パケット交換シ
ステムの位置は、通常、ノードと呼ばれる。ノード間の
データ通信が必要な場合、ノードを相互接続するプライ
ベートあるいは公共設備（トランク）にパケット　ノー
ドをインタフェースするためにトランク回路が使用され
る。低速データトランクを介して広帯域ノードをインタ
フェースするためのトランク回路あるいはモジュールの
設計には、特に対話型データ　トラセージに関して、ト
ランク上の関連する待ち行列遅延について考慮すること
が必要である。
１つの周知の構成においては、短かな会話型データメツ
セージに長いデータ　メツセージより高い優先度を与え
る待ち行列規律が使用される。（これに関してはＡ、　
Ｇ、　　フレーザー（Ａ、　Ｇ、　Ｆｒａｓｅｒ　）及
びｓ、　ｐ、モーガン（Ｓ、Ｐ。
Ｍｏｒｇａｎ　）によって、ＡＴ＆Ｔベル　ラボラドＢ
ｅ１ｌ　Ｌａｂｏｒａｔｏｒｉｅｓ　Ｔｅｃｈｎｉｃａ
ｌ　Ｊｏｕｒｎａｌ　　）　、１９８４年、６月−８月
号、Ｖｏｌ、　６３　、Ｎα６、パート２に掲載の論文
〔データ　トラヒック　タイプを混合するための待ち行
列とフレーム化規律　（Ｑｕｅｕｅｉｎｇ　ａｎｄ　Ｆ
ｒａｍｉｎｇ　Ｄｉｓｃｉｐｌｉｎｅｓ　Ｆｏｒ　ａＭ
ｉｘｔｕｒｅ　ｏｆ　Ｄａｔａ　Ｔｒａｆｆｉｃ　Ｔｙ
ｐｅｓ　）　］　　を参照すること）。しかし、この構
成はトランク回路の個々のデータ　チャネルに対して別
個のデータ待ち行列を必要とする。トランク回路のコス
トを押えるためにこれら待ち行列はハードウェア回路で
なくソフトウェアによって実現される。
発明の概要 本発明によると、トランク回路パケットソータはトラン
ク回路の全てのデータ　チャネルに対して唯一の高優先
度待ち行列（ＨＰＱ）メモリ及び唯一の低優先度待ち行
列（ＬＰＱ）メモリを使用し、１だ個々のデータチャネ
ルに対［７て１つの別個ユリＬ　Ｐ　Ｑカウンタを１吏
用する５、（固々のＬＰＱチャネル　カウンタ（４１関
＋１−ｒるチャネルからＬＰＱメモリ内（・こ格納、Ｘ
　；）”ｌるデータの記録を取る。パケットソータはデ
ータ　パケットをサイズに従って分Ｆ、ｉｉ）〆）５、
個々Ｇ’）データ　チャネルからの所定のｌ−ｉへｆ　
＋ｉ）　ｐかい小さなデータ　パケットｉ１１．　、ｉ
：’　Ｍ）データ　チャネルと関連するＬ　Ｐ　Ｑカウ
ンタがセロのときにのみＩＩ　Ｐ　Ｑメモリ内に格納さ
Ｊするよう分類される。つ１す、チャネルからの小さな
データ　パケットはそのチャネルからのデータがＬ　）
）　Ｑメモリ内に存在しないときにのみＩＩ　Ｐ　Ｑメ
モリ内に格納される。
ゼロ以外＆）　Ｌ　Ｐ　Ｑチャネル　カウントを持つ小
さなデータ　パケットはＬ　Ｐ　Ｑメモリ内に格納さ才
する。こＪｌは同一チャネルからのデータ　パケットが
順番に伝送−されることを保証−する。
パケット　ソータはトランク設備を通じてのノート間デ
ータ伝送を可能とするトランク回路の部分を構成する。
トランク回路はＩＩ　ＰＱメモリからの全てのデータ　
パケットを伝送した後にはじめてＬＰＱメモリからのデ
ータ　パケットの伝送を行なう。データ　パケットは一
緒にトランク設備を通じて伝送するためのデータ　フレ
ームにグループ化される。
本発明の特徴伎ひ動作は図面を参照しての以下の詳細な
説明から一層明白となるものである。
第１図はノード１０１とノード１０２をノード間トラン
ク設備１０３にインタフェースするのに使用されるトラ
ンク回路の・例としての用途を図解する。ノード１０１
及び１０２はパケット交換システム、より詳細てはノー
ド、集１ａ装置及びデバイス（例えば、端末、コンピュ
ータ、作業端末、ホスト　プリンタ等）を相互接続する
ローカル　エリア　ネットワーク（ＬＡＮ）であり得る
。このＬＡＮに関しては、ＩＥＥＥコミュニケーション
　マガジン（Ｉ　ＥＥＥ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ
　Ｍａｇａｚｉｎｅ　）、１９８４年、８月号、Ｖｏｌ
、　　２２、Ｎα８にアンソニーＳ、アカンポラ（Ａｎ
ｔｈｏｎｙ　Ｓ、　Ａｃａｍｐｏｒａ　）及びマイケル
Ｇ、バルキー（Ｍｉｃｈａｅｌ　Ｇ、１１１ｕｃｈｙｊ
　）　　によって発表の論文〔集中バスを１史用する新
しいローカルエリア　ネットワーク　アーキテクチュア
（Ａ　Ｎｅｗ　Ｌｏｃａｌ　ＡｒｅａＮｅｔｗｏｒｋ　
Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｕｓｉｎｇ　Ａ　Ｃｅｎｔ
ｒａｌｉｚｅｄ　Ｂｕｓ　）］において説明されている
。
第１図に示されるごとく、ノードはクロック　モジュー
ル１０４、スイッチ　モジュール１０５、制御モジュー
ル１０６、デバイスインタフェース　モジュール１０７
及び（トランク回路とも呼ばれる）トランク　インタフ
ェース　モジュール１０８並びに送信バス、回報通信バ
ス、及び回線争奪バスを含む。クロック　モジュール１
０４はシステム　タイミングに責任を持ち、スイッチ　
モジュール１０５は制御モジュール１０６の制御下でデ
ータ　ソース　アドレスをデータ着信先アドレスに翻訳
する。回線争奪バスはインタフェース　モジュール（１
０７，１０８）によってタイムスロット多重送信バスに
対するアクセスを得るために使用される。送信バス及び
同報通信バスはそれぞれパケットの送信及び受信に使用
される。インタフェース　モジュールによって送信バス
上に置かれる個々のソース　パケット１１０の見出しは
モジュール番号に続くチャネル番号から構成されるソー
ス　アドレスを含む。モジュール番号は送信ヲ行なって
いるインタフェース　モジュールを一意に同定し、チャ
ネル番号はこのモジュールを通過する各種の異なる通話
を区別するのに使用される。
第１図に示されるごとく、送信バス上に置かれる個々の
パケットはスイッチ　モジュール１０５によって取られ
る。スイッチ　モジュール１０５はソース　モジュール
番号及びソース　チャネル番号を着信先パケット１１１
の着信先モジュール番号及び着信先チャネル番号に翻訳
する。この翻訳は呼設定予備手順によって達成される。
パケットは次に回報通信ハス上にＦｌ）送信さね、ここ
から指定着信先モジュールによって受信される。こうし
て仮想回路トランスポート機構が実現される。ここでノ
ード１０１の所の共通制御プロセッサ１０６は呼の設定
、呼の切断並びに必要な保守及び監督機能を遂行する。
ノード１０１のデバイス１１４からのノード１０２のデ
バイス１１３へのデータ伝送をｆ反定する。ユーザはデ
バイス１１４にデータを人力する。このデータはデバイ
ス　インタフェース　モジュール１０７に伝送され、こ
こで、送信ハスへ、の伝送時間の争奪を行なう。
デバイス１１４が伝送の機会を得ると、これはソース　
パケット１１０を送信バスを通じてスイッチ１０５に送
信する。スイッチ１０５はソース　モジュール　アドレ
ス及びチャネル番号をトランク回路１０８のアドレス及
び新たなチャネル番号に翻訳する。トランク回１４１０
　Ｂは指定のチャネルを１山１〕てこのデータ　パケッ
トを受イバするのと同時に他のチャネル上に他のデータ
　パケットを受信する３゜本発明によると、トランク回
路１０Ｂはトランク設備１０３を通じてノード１０２に
伝送を行なうためにこれらデータ　パケットを結合する
。ノード１０２において、これらデータ　パケットはも
う１つのトランク回路１１２によって受信される。［）
′１１述と同様の方法（（よって、トランク回路１１２
はノード１０２の回路１１５を介してこのデータをデバ
イス１１３に伝送する。ノード１０１のデバイス１１４
の所のユーザが送１ａを終ｒすると、制（財）モジュー
ル１０６に信弓が送くられる。制御モジュール１０６は
スイッチ　モジュール１０５に接続を切断するように通
知し、また制御モジュール１０６はノード１０２の制御
モジュールにも接続を切断するように通知する。
ノード１０１と１０２の間の伝送速度は採用さ１１るト
ランク設備１０３のタイプに依存する。トランク設備１
０３が、例えば、デジタル　データ　システム（ＤＤＳ
）トランクのような低速データ設備であるときは、効率
的なデータの伝送にはトランク回路１０８．１１２に効
率的な待ち行列規律を使用することが必要である。これ
はデバイスが対話型六バースト〃タイプのデータを使用
して通信する場合、例えば、端末がコンピュータと通信
する場合に特に重要である。以下のパラグラフにおいて
説明されるごとく、本発明はトランクの負荷が非常に高
い場合でも混合されたデータ　タイプに対する遅延要件
が満足されるように対話型メツセージをバルク　メツセ
ージ　データ（例えば、ファイル伝送）より優先させ、
バルク　メツセージ　データの間に散在させることを保
証する待ち行列規律を使用する。
以下の説明において、要素に参照番号が与えられている
場合、この参照番号の最初の数字はこの要素が最初に示
される図面の番号′を示す。つ捷り、例えば、メモリ２
０３は第２図に最初に示されていることを意味する。
第２図はトランク回路１０８の機能ブロック図を示す。
インタフェース２０１は、周知の方法にて、トランク回
路１０８を送信ハスＴＢＵＳ及び争奪バス並びに第１図
に示される回報通信ハスＢＢＵＳにインタフェースする
。
トランク回路１０８の各種の位置の所のデータ　フォー
マットが第３図に示される。フォーマット３０１によっ
て示される回報通イコバスＢＢＵＳ上のデータ　パケッ
トはモジュール番号、チャネル番号及び１６個Ｄデータ
封筒を含む。データ　パケット３０１のモジュール番号
がトランク回路１０Ｂにデータ　パケットを受信するよ
うに指定すると、バス　インタフェース２０１はそのデ
ータ　パケットに関するパリティ検査を行なう。データ
　パケットにエラーが存在しない場合は、フォーマット
３０２によって示されるごとく、インタフエース２０１
はモジュール番号をもきとり、全てのゼロ　データ封筒
を除去し、そしてデータ　パケットの終端を示す１個の
ゼロ封筒を附加する。
第４図はデータ　パケット　ソータ２０２の動作を示す
。データ　パケット　ソータ回路２０２はステップ４０
０においてデータパケットを受信し、ステップ４０１に
おいて受信されたデータ　パケット内のデータ封筒の数
を所定のサイスＮに対して比較する。１つのデータ　パ
ケットは１つのチャネルのみからのデータを含む。受信
されたデータ　パケット内のデータ封筒の数がＮよりも
小さい場合は、ステップ４０２において受信されたデー
タ　パケットと関連するチャネル番号に対ｒるＬＰＱチ
ャネル　パケット　カウンタがゼロ　カウントであるか
チェックされる。
Ｌ　Ｐ　Ｑチャネル　パケット　カウンタ２０５がゼロ
である場合は、ステップ４０３において、データ　パケ
ットがＨＰＱメモリ２０４に書込捷れる。しかし、デー
タ　パケットがＮ以下であり、ＬＰＱチャネル　パケッ
トカウント２０５がゼロでない場合は、これはステップ
４０４においてＬＰＱメモリに書込豊れ、ステップ４０
５においてＬ　Ｐ　Ｑパケット　カウンタが噛分される
。最後に、データパケットがＮ個あるいはこれ以りのバ
イトを持つときは、これはステップ４０４においてＬＰ
Ｑに格納され、ステップ４０５においてＬＰＱチャネル
　カウンタ２０５が増分される。
本発明によるデータ　ソータはあるチャネルからの全て
の新たなデータがそのチャネルからの任意のデータがＬ
ＰＱメモリ内に格納されるかぎりＬＰＱに向かうという
ことを条件に、１つのチャネルからのデータがＬＰＱメ
モリ及びＨＰＱメモリの両方に存在する場合でも個々の
チャネル内のデータ　シーケンスを維持する。ＬＰＱメ
モリ２０３及びＨＰＱメモリ２０４は両方とも任意に周
知の各種の先入れ先出しく　ＦＩＦＯ）タイプのメモリ
チップを使用して実現できる。ＨＰＱメモリ２０４はよ
り短かなデータ　メツセージを保持するためＬＰＱメモ
リ２０３よりかなり小をなサイスとされる。
送信佑制御回路２０６はＬＰＱメモリ２０３及びＨＰ　
Ｑメモリ２０４からデータ　パケットを胱出し、これら
をチャネル　フレーム化回路内で組立てる。第５図はこ
の動作を流れ図にて示す。ステップ５００において送信
制御回路２０６が始動されると、これはステップ５０１
において、ＨＰＱメモリ２０４が空であるか、つまり、
この中にデータ　パケットが存在しないかチェックする
。ＨＰＱメモリ２０４が空でない場合は、ステップ５０
２において、デ゛−タ　パケットが読み出され、このプ
ロセス（５００，５０１，５０２）が全てのデータ　パ
ケットが読み出されるまで継続される。ＨＰＱメモリ２
０４が空の時は、ステップ５０３において、ＬＰＱメモ
リ２３０がチェックされる。ＬＰＱメモリが空の時は送
信制御回路２０６は始動位置５００に戻どり、ＬＰＱメ
モリあるいｆｄ　ＨＰ　Ｑメモリのいずれかが空でない
かぎりステップ５００．５０１及び５０３が反復される
。
ＬＰＱメモリ２０３がデータ　パケットを持つときは、
これらはステップ５０４において一度に１個づつ読み出
され、ステップ５０５において、このデータ　パケット
と関連するＬＰＱパー　チャネル　カウンタが減分され
る。その後、制御はステップ５００に戻とり、次にステ
ップ５０１において、ＨＰＱメモリが再びチェックされ
る。こうして、ＨＰＱメモリ２０４の高優先度データ　
パケットがＬＰＣメモリ２０３の低優先度データ　パケ
ットの前に伝送されることを保証するためにステップ５
０５におけるＬＰＱメモリの個々の読出しの後にステッ
プ５０１において、ＨＰＱメモリ２０４がチェックされ
る。
ＨＰＱメモリが空である場合は、ステップ５００．５０
１．５０３．５０４及び５０５のシーケンスが全てのデ
ータ　パケットがＬＰＱメモリ２０３から読み出される
寸で継続される。送信制御回路２０６がＬＰＱメモリ２
０３からデータ　パケットを読み出している最中に空の
ＨＰ　Ｑメモリ２０４に新たなデータ　パケットが到達
すると、これはＬＰＱメモリ２０３からのデータ　パケ
ットの読み出しを完結させ、次にＨＰＱメモリ２０４の
処理を開始し、ＨＰＱメモリ２０４が空になる寸でこの
処理を継続する。送信制御回路２０６はチャネル　フレ
ーム化装置２０７を含む。フレーム化装置２０７はＬＰ
Ｑメモリ及びＨＰＱメモリからデータ　パケットを受信
し、これらを普遍同期非同期受信送信回路（ＵＳＡＲＴ
　）　　２０８に伝送するためのデータフレームにフォ
ーマット化する。ＵＳＡＲＴ　　はこのデータ　フレー
ムをトランク設備１０３に送信する。
トランク回路のだめのチャネルのフレーム化には周知の
任意ノ）フォーマットを便用することができる。ここに
開示のトランク回路ｔ４を混合フレームを使用する１、
つ４す、Ｌ　Ｐ　Ｑデータ　パケットとＨＰＱテーデー
パケットが１つのフレームに！ｆ−いに混合智れる。１
完全なパケットが送信されたハイドの総数がある最大値
を越える１でトランクを通し−で送イ８される。フレー
ムがＨＰＱからのデータを含ｆｆ、ｒか否かによって異
なる最大フレーム校を指定することができる（例えば、
Ｌ　Ｐ　Ｑパケットσ）みを含むフレームにｒ４シては
、２５６バイトを最大値とし、１つあるいは複ｉｆｉ！
Ｊ）ＨＰＱパケットを含むフレームに対しては６４ハイ
ドを最大値とする）。
３０３において示されるごとく、ＨＰ　Ｑメモリ２０４
から個々のデータ　パケットが読み出されるたびに、デ
ータ　バイト（１−（ＰＱｉ）ＴＰＱＪ　）がカウント
され、３０４のデータパケットＰＫＩを形成するために
チャネル番号（チャネルＢ）及びパケット長（長さＢ　
）とともにパッケージ化される。同様に、ＬＰＱメモリ
２０３から個々のデータ　パケットが読み出さハるたび
に、データ　バイト（ＬＰＱＩ−ＬＰＱＫ）がカウント
され、３０４のデータ　パケットＰＫ２を形成するため
にチャネル番号（チャネルＡ）及びパケット長（長さＡ
）とともにパッケージ化される。ここではデータ　パケ
ットが８ビツトのデータバイトを含むものとして説明さ
れたが、一般的には、データ　パケットは任意のビット
長のデータ封筒を含むことができる。
３０４に示されるごとく、データ　パケットＰＫ　１−
　ＰＫＺは３０５のデータ　フレーム（フレームＹ）を
形成するために標識、状態、及びエラー検出コードＣＲ
Ｃと一緒に組立てられる。データ　パケットＰＫＩ−Ｐ
ＫＮ及びデータ　フレームＹ−１、Ｙ、Ｙ＋１の長さが
異なることに注意する。データ　フレーム長はシステム
効率及び遅延特性に応じて前もって決定される。一般的
には、長いフレームは効率を向上させ、短いフレームは
フレーム遅延を減少させる。本発明によるトランク回路
には分類フレーム化規律を使用することもできる。この
方法においては、ＬＰＱデータ　パケットとＨＰＱデー
タ　パケットを結合してフレームが形成することは許さ
れるが、ＬＰＱデータ　パケットをＨＰＱデータ　パケ
ットを含むフレームに加えることは禁止される。
第２図に示されるように、トランク回路（第６図）の送
信部分はパケット　ソータ２０２、ＬＰＱメモリ２０Ｈ
ＰＱメモリ２０４、及び送信コントローラ２０６を含む
。
第６図に示されるごとく、パケット　ソータ２０２はパ
ー　チャネル　カウンタ２０５及びメモリ　ソート化論
理２１６を含むが、これはパケット　ソータ２０２内の
パー　チャネル　カウンタ２０５でない部分から構成さ
れる。第６図において、送信コントローラ２０６は制御
回路６２４、チャネル　フレーム化装置２０７及び各種
のレジスタを沈む。
トランク１０８の残りの詳細は第２図、第３図及び第６
図と関連して行なわれる。同報通信ハス（ＢＢＵＳ）を
通じて到着するデータ　パケットはハス　インタフェー
ス２０１に直列にロートされ、次にデータ書込みＷＲ倍
信号使用してリードＤｏ−Ｄ８を通じてバッファ６０１
内にロードされる。データ　パケット３０２がバッファ
６０１にロードされると、このデータ　パケット内の封
筒の数をＨ１算するだめに長さカウンタ６０２が増分さ
れる。データ　パケットが完全に受信きれると、長さカ
ウンタ６０２の内容が長さレジスタ６０３に転送され、
長さカウンタ６０２が次にデータ　パケットのために準
備される。
この時点において、パケット内の最初のデータ　バイト
、つ１す、３０２のチャネル番号が同時にバッファ６０
１がらデータ　レジスタ６０４、そしてチャネル　カウ
ンタ６０５へと伝送される。パケット終端回路６２３は
バッファ６０１内のデータ　ハイドがデータパケットを
分離するゼロ　バイトであるか検出する。セロ　ハイド
が格納されるのを防ぐためにゼロ信号が送信制御回路２
０６に送信される。
この時点において、パケット　ソータはこのパケットを
どちらのメモリ（Ｌ　ｌ）　ＱあるいはＨＰＱ）に方路
すべきが決定する。これを行なうだめには、最初に、長
さレジスタ６０３の内容ＬＥＮが比較器６０６内で装置
６１５内に設定された所定のいき値Ｘに対して比較され
る。いき値Ｘはディプ　スイッチを使用して設定するこ
とができる。長さレジスタ６０３の内容ＬＥＮがいき値
Ｘ以下である場合は、データ　パケット　サイズ　フリ
ップフロップ６０７内にこの指標がセットされる。
フリップフロップ６０７からの信号ＳＭＬは小さなデー
タ　パケットが受信されたことを示す。同時に、チャネ
ル　カウンタ６０５内のチャネル番号がパー　チャネル
　カウントメモリ６０８内の特定の位置をアドレスする
ために１史用される。メモリ６０８はデータパケットの
個々の可能なチャネル番号のだめのカウントと格納する
ための位置を持つ。特定のチャネル番号に対してＬＰＱ
メモリ内に格納されたパケットの数を含むアドレスされ
たメモリ位置の内容はＤカウンタ６０９に転送される。
カウンタ６０９はカウンタ値が最大（例えば、２５５）
であることを示す信号Ｆ　ＣＮＴ及びカウンタ値がＯで
あることを示す信号Ｚ　ＣＮＴを出力する。
ゲート６１１は３つの信号に応答してＨＰＱメモリ２０
４にデータ　パケット　ロード信号ＨＰ　Ｌを提供する
。この３つの信号には、ＬＰＱメモリのそのチャネルに
対するゼロカウント信号（ＺＣＮＴ）；小さなデータ　
パケットが受信されたことを示す信号ＳＭＬ；及び高優
先度待ち行列２０４が一杯でないことを示す信号ＨＰ　
Ｌ　″が含まれる。この３つの条件が満足されると、Ａ
ＮＤゲート６１１はデータ　レジスタ６０４からのデー
タを高優先度待ち行列２０４にロードするためにロード
信号ＨＰＬを生成する。ロード信号ＨＰＬが生成されな
い場合は、データはＨＰ　Ｑメモリ２０４内にロードさ
れず、トランク回路１０８はそのデータをＬＰＱメモリ
２０３にロードすべきか破棄すべきかを決定する。ロー
ド信号ＨＰ　Ｌが論理０のときは、インバータ６１５は
ＡＮＤゲート６１４を起動する。
この時点において、カウント６０９からの第２メモリ　
フル　チャネル信号ＦＣＮＴはそのチャネル番号のパー
　チャネル　カウントが最大値２５５であるか否かを示
す。カウントが２５５であるときは、信号Ｆ　ＣＮＴは
ＮＯＲゲート６１３を介してゲート６１４がＬＰＱメモ
リ２０３に対してロード信号ＬＰＬを生成することを抑
止する。このため、このチャネル番号に対するそれ以上
のデータは低優先度待ち行列２０３に受は入れられなく
なる。従って、信号ＦＣＮＴはそのチャネル香りからの
データが低優先度待ち行列２０３内に書込捷れるのを抑
止し、そのデータ　パケットは破棄される。これはデー
タ　レジスタ６０４内でバッファ６０１からの次のデー
タ語を上に書込１れることによって破棄されることに注
意する。
そのチャネル番号に対するフル　カウントＦＣＮＴが到
達しない場合は、低優先度待ち行列２０３からの高水準
信号ＨＷＭがチェックされる。このＨＷＭ信号はＬＰＱ
メモリ２０３がほぼ満杯であり、従って、ＬＰＱ２０３
に新たなデータ　パケットを書込むべきでないことを示
す。ＨＷＭ信号がセットされる（論理ｌにされる）と、
トランク回路１０８は全ての新だなチャネル番号に対し
て到達する新たなデータ　パケットを破棄する。
そのチャネルに対するゼロ　カウント信号ＺＣＮＴが論
理ｌであるときに新たなチャネル番号が決定きれること
に注意する。従って、ＺＣＮＴ及びＨＷＭが両方とも論
理１であり、それぞれ新たなチャネル及びほぼ満杯であ
るＬＰＱメモリ２０３を示すと、ＡＮＤケート６１２が
起動され信号がＮＯＲケート６１３に通過される。ＮＯ
Ｒゲート６１３はゲート６１４がロード信号Ｌ　Ｐ　Ｌ
を生成するのを抑止する。そのデータ　パケットが新た
なチャネルからのものでないときは、信号Ｚ　ＣＮＴは
論理１でない。結果として、ＡＮＤゲート６１４がケー
ト６１２．６１３によって起動され、ロード信号Ｌ　Ｐ
　Ｌが生成され、データパケットがＬＰＱメモリ２０３
にロードされる。
データ　パケットがＬＰＱメモリ２０３にロードされる
と、送信制御回路２０６は信月Ｉ　ＣＮＴを生成する。
この信号を受信するとチャネル　カウンタ６０５はその
データ　パケットと関連するチャネル番号に対するカウ
ントを増分する。データ　パケットがＬＰＱメモリ２０
３から除去されると、対応するチャネル番号が送信レジ
スタ６１９からチャネル　カウンタ６０５にロードされ
、送信制御回路２０６が信号ＤＣＮＴを生成する。この
信号はカウンタ６０５内のそのチャネル番号に対するカ
ウントを減分する。
メモリＬＰＱ及びＨＰＱはそれぞれ状態レジスタ６１７
及び６１８を持つが、これは個々のメモリの状態を示す
。ＨＰＱメモリ２０４のレジスタ６１８は出力準備完了
信号ＯＲＨ及び新データ　パケット存在信号ＮＰＡＨを
生成する。同様に、ＬＰＱメモリ２０３のレジスタ６１
７は出力準備完了信号ＯＲＬ及び新データ　パケット準
備完了信号ＮＰＡＬを生成する。信号ＯＲＬが論理１で
あるときは、これはデータ　パケットが存在することを
示し、送信制御回路２０６はデータをＨＰＱメモリ２０
４から高待ち行列ＨＱレジスタ６２１に読み出し、後に
ＵＳＡＲＴ　２０８　　に伝送するために送信レジスタ
６１９に伝送する。信号ＯＲＨが論理１でない場合は、
送信制御回路２０６は信号ＱＲＬの状態を調べる。信号
ＯＲＬが論理１のときは、データがＬＰＱメモリ２０３
から低優先度待ち行列ＬＱレジスタ６２２に読み出され
、送信レジスタ６１９に伝送される。
送信制御回路２０６は新たなパケット信号ＮＰＡＨが受
信されるまでＬＰＱメモリ２０６からのデータの読み出
しを継続する。ＮＰＡＨ信号は新たなデータ　パケット
がＨＰＱメモリ２０４内に到着し、伝送の準備が完了（
〜だことを示す。第５図との関連において前述されたご
とく、ＨＰＱメモリ２０４内のデータパケットはＬＰＱ
メモリ２０３内のデータパケットより優先される。従っ
て、ＬＰＱメモリ２０３からデータ　パケットが送信さ
れると、直ちに、トランク制御回路２０６は■ＩＰＱメ
モリ２０４内の新たなデータ　パケットの送信を行ない
、その後、ＬＰＱメモリ２０３からの次のデータ　パケ
ットの送信を継続する。
その後、第２図及び第３図との関連で前述［７だごとく
、送信制御回路２０６の周知の回路チャネル　フレーム
化装置２０７を使用して、データ　パケットが３０３に
よって示さＪするフォーマットにされる。チャネル　フ
レーム化回路２０７は以ドの状態が発生したときフレー
ム　サイズを確立する。つ１す、ＬＰＱあるいはＨＰＱ
メモリの両方とも空のとき、１−Ｉ　Ｐ　Ｑメモリが空
のとき、あるいはフレームが所定の長さに達し、だとき
にフレーム化回路が確立される。フレーム　サイズを確
立するために他の状態の基準を使用できることは勿論で
ある。データ　フレームはまたＵＡＳＲＴ２０８によっ
てＨＤＬＣあるいは他の標準フォーマットにし、これを
出力することもできる。データ封筒（３０３のＨＰＱ　
１、Ｌ　Ｐ　Ｑ　１・・等）が標準のバイト　サイズ（
つ１す、８ビツト長）でないときは、送信制御回路２０
６の部分としてバイト挿入アルゴリズムが必要である。
ＵＳＡＲＴ　２０８　　は送信制御回路２０６からデー
タ　フレームを一度に１ハイドづつ並列に受信し、この
データ　パケット　フレームを標準インタフェース２１
０を通じてトランク１０３に直列に送信する。
第２図に示きれるごとく、データはＵＳＡＲＴ２０Ｂの
受信部分によって受信される。ＵＳＡＲＴ２０８は標準
インタフェース２１０を介してトランク１０３からＤ　
ＨＬ　Ｃフレームを受信し、１つのフレームが完全に受
信されると、ＵＳＡＲＴ　はそのフレームと関連するエ
ラーが存在するか否かを示す状態バイトを附加する。こ
の状態バイトが受信フレーム状態チェック回路２１２に
よって調べられ、エラーが存在する場合は拒否信号ＲＥ
Ｊを生成しこれを受信ＦＩＦＯ２１３に送信することに
よってそのフレームが破棄される。エラーが存在しない
場合は、受は入れＡＣＣ信号を生成し受信ＦＩＦＯ２１
３に送信することによってそのフレームが受は入れられ
る。次に、フレーム分解回路２１４がフレームをデータ
　パケットに分解し、データをバス　インタフェース回
路２０１とコンパティプルなフォーマットに変換する。
基本的には、フレーム分解回路２１４はパケットの境界
を決定するためにフレームの長さ欄（例えば、フレーム
３０３を参照）を使用する。回路３１４はこの長さ欄を
使用してデータ　パケットを分離し、次に個々のデータ
　パケットにパケットを分離するゼロ封筒を附加する。
これら分離されたデータ　パケットは次にバス　インタ
フェース２０１を介してトランク回路１０８のＴＢＵＳ
に伝送するために送信ＦＩＦＯ２１５にロードされる。
本発明の回路及び機能の幾らかあるいは全てを実現する
ために他の周知の回路を使用することも十分に考えられ
る。本発明によるメモリ回路は相補形金属酸化物半導体
（ＣＭＯ８）技術を使用して実現されたが、任意の周知
の個別、ハイブリッドあるいは集積回路技術を使用する
他の実施態様も考えられる。これに加えて、トランク回
路内に提供される機能の大部分、特に、論理及びメモリ
回路はソフトウェアによって、あるいはマイクロプロセ
ッサと関連するハードウェアを使用して実現することが
できる。最後に、本発明はトランクへのインタフェース
を行なうトランク回路内に使用されるものとして説明き
れたが、本発明はより一般的には全てのタイプの通信回
線とともに使用できる。
本発明においては、低優先度待ち行列内に格納されたデ
ータ　パケットの数がカウントされるが、より大胆に修
正された実施態様においては、低優先度待ち行列と高優
先度待ち行列の両方に格納されたデータ　パケットの数
をカウントすることもできる。この場合、いずれかの待
ち行列からパケットが除去されるたびに、そのカウント
が減分される。この結果、重負荷状態において、パケッ
トの待ち行列が存在するときに小さなデータ　パケット
流を生成するデータ　ソースが優先的なサービスを得る
ことが阻止される。
上に開示された事項は単に本発明を説明するものであり
、本発明の精神及び範囲から逸脱することなく他の装置
あるいは方法を実現できることは当業者にとって明白で
ある。
【図面の簡単な説明】
第１図はトランク設備をノードにインタフェースするた
めのトランク回路の用途を示す図； 第２図はトランク回路のブロック図； 第３図はトランク回路によって使用されるデータ　フォ
ーマットを示す図； 第４図はトランク回路のパケット　ソータの動作を図解
する流れ図； 第５図はトランク回路のメモリ読出し動作を図解する流
れ図；そして 第６図はトランク回路の送信部分のブロック図を示す。 〔主要部分の符号の説明〕 データパケットソータ・・２０２ 第１のメモリ・２０３ 格納装置・・２１６ カウント装置　２０５ 出　願　人　：　アメリカン　テレフォン　アンドテレ
グラフ　カムパニー

Claims (1)

  1. 【特許請求の範囲】 １、受信された多重チャネル　パケット　データ流を通
    信回線にインタフェースするためのデータ　パケット　
    ソータにおいて、 該ソータが第１のメモリ内に所定のサイズに等しいある
    いはそれ以上のサイズの多重チャネル　データ　パケッ
    トを格納し、また関連するチャネル　カウンタ装置がゼ
    ロでないとき該所定のサイズ以下の多重チャネル　デー
    タ　パケットを該第１のメモリ内に格納するための装置
    ；及び 個々のチャネルに対して該第１のメモリ内に書込まれた
    データ　パケットの数を、該第１のメモリ内に書込まれ
    た個々のデータ　パケットに対して該関連するチャネル
    　カウンタ装置を増分し、そして該第１のメモリから読
    出される個々のデータ　パケットに対して該関連するチ
    ャネル　カウンタ装置が減分することによつてカウント
    するための装置を含むことを特徴とするデータ　パケッ
    ト　ソータ。 ２、特許請求の範囲第１項に記載のデータ　パケット　
    ソータにおいて、 該格納装置が該関連するチャネル　カウンタ装置がゼロ
    のとき該所定サイズ以下の該データ　パケットを第２の
    メモリ内に書込むことを特徴とするデータ　パケット　
    ソータ。 ３、特許請求の範囲第２項に記載のデータ　パケットソ
    ータにおいて、 該カウンタ装置がさらに該第２のメモリ内に書込まれた
    全てのデータ　パケットをカウントし、そして該第２の
    メモリから個々のデータ　パケットが読み出されたとき
    減分されることを特徴とするデータ　パケット　ソータ
    。 ４、受信された多重チャネル　パケット　データ流を通
    信回線を通じて伝送するために分類する方法において、
    該方法が第１のメモリ内に所定のサイズに等しいあるい
    はそれ以上のサイズの多重チャネル　データ　パケット
    を格納し、また関連するチャネル　カウンタ装置がゼロ
    でないとき該所定のサイズ以下の多重チャネル　データ
    　パケットを該第１のメモリ内に格納するステップ；及
    び 個々のチャネルに対して該第１のメモリ内に書込まれた
    データ　パケットの数を、該第１のメモリ内に書込まれ
    た個々のデータ　パケットに対して該関連するチャネル
    　カウンタ装置を増分し、そして該第１のメモリから読
    出される個々のデータ　パケットに対して該関連するチ
    ャネル　カウンタ装置を減分することによつて、カウン
    トするステップを含むことを特徴とする分類方法。 ５、特許請求の範囲第４項に記載の分類方法において、 該分類方法が該関連するチャネル　カウント装置がゼロ
    のとき該所定サイズ以下の該データ　パケットを第２の
    メモリ内に書込むステップを含むことを特徴とする分類
    方法。
JP61102227A 1985-05-06 1986-05-06 データパケツトソータ Expired - Lifetime JPH0638609B2 (ja)

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