JPS61255461A - マルチｃｐｕ通信装置 - Google Patents
マルチｃｐｕ通信装置Info
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- JPS61255461A JPS61255461A JP60096372A JP9637285A JPS61255461A JP S61255461 A JPS61255461 A JP S61255461A JP 60096372 A JP60096372 A JP 60096372A JP 9637285 A JP9637285 A JP 9637285A JP S61255461 A JPS61255461 A JP S61255461A
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- 230000005540 biological transmission Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007717 exclusion Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は複写機等に設置され、単一のマスタｃｐｕ
＜中央処理装置）と複数のリモートＣＰＵとの間でデー
タの授受を行なうマルチＣＰＵ通信装置に関し、特にマ
スタＣＰＵに能率良い通信を行なわせるための改良に関
する。
＜中央処理装置）と複数のリモートＣＰＵとの間でデー
タの授受を行なうマルチＣＰＵ通信装置に関し、特にマ
スタＣＰＵに能率良い通信を行なわせるための改良に関
する。
［従来の技術］
複写機等の事務機器の高級機種では、数多くの機能を安
価なプロセッサを用いて達成するために、複数の機能を
複数のプロセッサに分担させて処理する機能分散を行な
っていることが多い。
価なプロセッサを用いて達成するために、複数の機能を
複数のプロセッサに分担させて処理する機能分散を行な
っていることが多い。
例えば、複写機においては次のような機能分散形態をと
っている。
っている。
・マスタＣＰＵ （マスタブロセツナ）（ア）紙送り
（イ）光学系のコントロール
（つ）リモートＣＰＵの統轄制御（
１）リモートＣＰＵとの通信機的（プロトコル）の管理
など。
など。
・リモートＣＰＵ （リモートプロセッサ）（ア）コン
ソールの制御 （イ）現像器、定着器の制御 （つ）サーボモータコントロール （１）自動原稿搬送機構の制御 （オ）ソータの制御 など。
ソールの制御 （イ）現像器、定着器の制御 （つ）サーボモータコントロール （１）自動原稿搬送機構の制御 （オ）ソータの制御 など。
このように、従来の複写例のマルチＣＰＵ通信制御にお
いては、マスタＣＰＵは複写機のシーケンスコントロー
ルに関する仕事以外にリモートＣＰＵとの通信に係る仕
事を行なっている。ここで、複写機のシーケンスコント
ロールに関する仕事の処理時間は１０ｍＳのオーダであ
るのに対し、リモートＣＰＬＩとの通信のための処理に
は１００ｍ３〜２００ｍ５もの時間を要してしまう。こ
のため、従来の複写機に採用されているマルチＣＰＵ通
信制御においては、マスタＣＰＵに対するアクセス頻度
が高くなり過ぎ、全体的なシステムから見てマスタＣＰ
Ｕに多くの負担がかかり過ぎる欠点がある。
いては、マスタＣＰＵは複写機のシーケンスコントロー
ルに関する仕事以外にリモートＣＰＵとの通信に係る仕
事を行なっている。ここで、複写機のシーケンスコント
ロールに関する仕事の処理時間は１０ｍＳのオーダであ
るのに対し、リモートＣＰＬＩとの通信のための処理に
は１００ｍ３〜２００ｍ５もの時間を要してしまう。こ
のため、従来の複写機に採用されているマルチＣＰＵ通
信制御においては、マスタＣＰＵに対するアクセス頻度
が高くなり過ぎ、全体的なシステムから見てマスタＣＰ
Ｕに多くの負担がかかり過ぎる欠点がある。
［発明が解決しようとする問題点］
この発明は上記実情に鑑みてなされたもので、マスタＣ
ＰＵから他のリモートＣＰＵとの通信管理に関する仕事
を取り除き、これによりマスタＣＰＵに能率良い処理を
行なわしめるマルチＣＰＵ通信装置を提供しようとする
ものである。
ＰＵから他のリモートＣＰＵとの通信管理に関する仕事
を取り除き、これによりマスタＣＰＵに能率良い処理を
行なわしめるマルチＣＰＵ通信装置を提供しようとする
ものである。
［問題点を解決するための手段および作用コそこでこの
発明では、マスタ側装置に、マスタＣＰＵの他に、複数
のリモートＣＰＵとの通信制御に関する仕事を専用に行
なう通信用プロセッサと、該通信用プロセッサとマスタ
ＣＰＵとの間のデータ授受のための共有メモリとを具え
、マスタＣＰＵは前記共有メモリを介した通信用プロセ
ッサとの通信によって前記複数のリモートＣＰＵとデー
タ授受を行なうようにして上記問題点を解決するように
する。
発明では、マスタ側装置に、マスタＣＰＵの他に、複数
のリモートＣＰＵとの通信制御に関する仕事を専用に行
なう通信用プロセッサと、該通信用プロセッサとマスタ
ＣＰＵとの間のデータ授受のための共有メモリとを具え
、マスタＣＰＵは前記共有メモリを介した通信用プロセ
ッサとの通信によって前記複数のリモートＣＰＵとデー
タ授受を行なうようにして上記問題点を解決するように
する。
［実施例］
第１図にこの発明の一実施例を示す。
第１図において、マスタ側処理装置１はバス２を介して
複数個のリモートＣＰＵ３−１．３−２゜・・・３−ｎ
と結合されており、各リモートＣＰＵ３−１．３−２．
・・・３−ｎは夫々複写機内のサーボモータ機構、現像
器、定着器あるいはソータ等（図示せず）と接続されて
、機能分散された各所定の仕事を行なうように構成され
ている。
複数個のリモートＣＰＵ３−１．３−２゜・・・３−ｎ
と結合されており、各リモートＣＰＵ３−１．３−２．
・・・３−ｎは夫々複写機内のサーボモータ機構、現像
器、定着器あるいはソータ等（図示せず）と接続されて
、機能分散された各所定の仕事を行なうように構成され
ている。
マスタ側処理装置１は、マスタプロセッサ４、通信用プ
ロセッサ５、メモリアクセスコントローラ６、および共
有メモリ７で構成されている。
ロセッサ５、メモリアクセスコントローラ６、および共
有メモリ７で構成されている。
マスタプロセッサ４は、複数個のリモートＣＰＵ３−１
．３−２．・・・３−ｎを統轄的に制御することで所定
の複写動作に係わるシーケンスコントロールを実行する
。通信用プロセッサ５はマスタプロセッサ４と複数のリ
モートＣＰＵ３−１゜３−２．・・・３−ｎとの間のデ
ータ授受に係わる通信制御を専用に行なうもので、マス
タプロセッサ４との通信はメモリアクセスコントローラ
６および共有メモリ７を介して行なう。メモリアクセス
コントローラ６は、マスタプロセッサ４および通信用プ
ロセッサ５から入力される「メモリアクセス要求」に基
づき共有メモリ７のアクセス制御を行なう。
．３−２．・・・３−ｎを統轄的に制御することで所定
の複写動作に係わるシーケンスコントロールを実行する
。通信用プロセッサ５はマスタプロセッサ４と複数のリ
モートＣＰＵ３−１゜３−２．・・・３−ｎとの間のデ
ータ授受に係わる通信制御を専用に行なうもので、マス
タプロセッサ４との通信はメモリアクセスコントローラ
６および共有メモリ７を介して行なう。メモリアクセス
コントローラ６は、マスタプロセッサ４および通信用プ
ロセッサ５から入力される「メモリアクセス要求」に基
づき共有メモリ７のアクセス制御を行なう。
共有メモリ７はマスタプロセッサ４から複数のリモート
ＣＰＵ３−１．・・・３−ｎへの送信データを記憶する
送信データメモリ８、該送信データの送信先を示す送信
先コードを一時記憶する送信先フリップフロップ９、リ
モートＣＰＵ３−１．・・・３−ｎからの受信データを
記憶する受信データメモリ１０、該受信データを送信し
たリモートＣＰＵを示す送信元コードを一時記憶する送
信元フリップフロップ１１で構成されている。送信デー
タメモリ８および受信データメモリ１０は夫々、その記
憶領域が第２図に示すように複数のリモートＣＰＵ３−
１．３−２．−３−ｎに対応して複数のブロックに分割
されており、各リモートＣＰＵに対応するブロックにデ
ータが書込まれるようになっている。
ＣＰＵ３−１．・・・３−ｎへの送信データを記憶する
送信データメモリ８、該送信データの送信先を示す送信
先コードを一時記憶する送信先フリップフロップ９、リ
モートＣＰＵ３−１．・・・３−ｎからの受信データを
記憶する受信データメモリ１０、該受信データを送信し
たリモートＣＰＵを示す送信元コードを一時記憶する送
信元フリップフロップ１１で構成されている。送信デー
タメモリ８および受信データメモリ１０は夫々、その記
憶領域が第２図に示すように複数のリモートＣＰＵ３−
１．３−２．−３−ｎに対応して複数のブロックに分割
されており、各リモートＣＰＵに対応するブロックにデ
ータが書込まれるようになっている。
かかる構成の具体動作例を第３図に示すフローチャート
を参照して説明する。なお、この第３図に示す動作例は
マスタプロセッサ４からリモートＣＰＵ３への送信動作
を示すものである。
を参照して説明する。なお、この第３図に示す動作例は
マスタプロセッサ４からリモートＣＰＵ３への送信動作
を示すものである。
マスタプロセッサ４では、成るリモートＣＰＵにデータ
を送信する場合、まずメモリアクセスコントローラ６に
共有メモリアクセス信号を出力する。メモリアクセスコ
ントローラ６はこの共有メモリアクセス信号を受けて、
共有メモリ７に対するアクセスがマスタプロセッサ４と
通信用プロセッサ３とで衝突しないように所定の相互排
除手順を行ない（ステップ１００）、共有メモリ７が通
信用プロセッサ３に専有されていない場合、マスタプロ
セッサ４に対してアクセス可信号を送出し、共有メモリ
７をマスタプロセッサ４に専有させる（ステップ１０１
）。
を送信する場合、まずメモリアクセスコントローラ６に
共有メモリアクセス信号を出力する。メモリアクセスコ
ントローラ６はこの共有メモリアクセス信号を受けて、
共有メモリ７に対するアクセスがマスタプロセッサ４と
通信用プロセッサ３とで衝突しないように所定の相互排
除手順を行ない（ステップ１００）、共有メモリ７が通
信用プロセッサ３に専有されていない場合、マスタプロ
セッサ４に対してアクセス可信号を送出し、共有メモリ
７をマスタプロセッサ４に専有させる（ステップ１０１
）。
このアクセス可信号を受入したマスタプロセッサ４は共
有メモリ７に所要の送信データを出力し、送信データメ
モリ８の該当するリモートＣＰＵに対応するブロック領
域にこの送信データを書込み（ステップ１０２） 、さ
らに送信先フリップフロップ９にこの送信データを送信
すべきリモートＣＰＵを示すコードをセットする（ステ
ップ１０３）。以上の動作が終了すると、マスタプロセ
ッサ４はメモリアクセスコントローラ６にアクセス終了
信号を送出し、共有メモリ７を解放するとともに（ステ
ップ１０４）、通信用プロセッサ５に送信要求信号ＴＳ
を送出する（ステップ１０５）。
有メモリ７に所要の送信データを出力し、送信データメ
モリ８の該当するリモートＣＰＵに対応するブロック領
域にこの送信データを書込み（ステップ１０２） 、さ
らに送信先フリップフロップ９にこの送信データを送信
すべきリモートＣＰＵを示すコードをセットする（ステ
ップ１０３）。以上の動作が終了すると、マスタプロセ
ッサ４はメモリアクセスコントローラ６にアクセス終了
信号を送出し、共有メモリ７を解放するとともに（ステ
ップ１０４）、通信用プロセッサ５に送信要求信号ＴＳ
を送出する（ステップ１０５）。
この送信要求信号ＴＳを受入した通信用プロセッサ５は
、メモリアクセスコントローラ６に共有メモリアクセス
信号を出力し、メモリアクセスコントローラ６による前
記相互排除手順を経た後、共有メモリ７を専有する。そ
して、通信用プロセッサ５は共有メモリ７にアクセスす
ることにより、送信先フリップフロップ９にセットされ
たコードに対応する所定のリモートＣＰＵに対して送信
データメモリ８に記憶された所定の送信データを送出す
る（ステップ１０６）。
、メモリアクセスコントローラ６に共有メモリアクセス
信号を出力し、メモリアクセスコントローラ６による前
記相互排除手順を経た後、共有メモリ７を専有する。そ
して、通信用プロセッサ５は共有メモリ７にアクセスす
ることにより、送信先フリップフロップ９にセットされ
たコードに対応する所定のリモートＣＰＵに対して送信
データメモリ８に記憶された所定の送信データを送出す
る（ステップ１０６）。
次にマスタプロセッサ４の受信動作を簡単に説明する。
成るリモートＣＰＵからマスタ側処理装置１に入力され
た受信データは、通信用プロセッサ５の制御により、共
有メモリ７の受信データメモリ１０の該当ブロック領域
に記憶される。また送信元フリップフロップ１１には該
受信データを送信してきたリモートＣＰ［Ｊに対応する
コードがセットされる。以上の動作が終了すると通信用
プロセッサ５はマスタプロセッサ４に対して受信要求信
号Ｒ８を送出する。この受信要求信号Ｒ８を受入したマ
スタプロセッサ４は前記同様にして共有メモリ７にアク
セスし、受信データメモリ１０の記憶データを受信する
。
た受信データは、通信用プロセッサ５の制御により、共
有メモリ７の受信データメモリ１０の該当ブロック領域
に記憶される。また送信元フリップフロップ１１には該
受信データを送信してきたリモートＣＰ［Ｊに対応する
コードがセットされる。以上の動作が終了すると通信用
プロセッサ５はマスタプロセッサ４に対して受信要求信
号Ｒ８を送出する。この受信要求信号Ｒ８を受入したマ
スタプロセッサ４は前記同様にして共有メモリ７にアク
セスし、受信データメモリ１０の記憶データを受信する
。
このように本実施例装置による構成によれば、マスタプ
ロセッサ４は通信用プロセッサ５に対してのみ共有メモ
リ７を介してデータ授受を行なえばよく、複数のリモー
トＣＰＵとの通信にかかわる仕事は通信用プロセッサ５
が行なってくれるために、従来装置のようにマスタプロ
セッサ４を通信処理にかかわる仕事に長時間専有される
ことがなくなる。
ロセッサ４は通信用プロセッサ５に対してのみ共有メモ
リ７を介してデータ授受を行なえばよく、複数のリモー
トＣＰＵとの通信にかかわる仕事は通信用プロセッサ５
が行なってくれるために、従来装置のようにマスタプロ
セッサ４を通信処理にかかわる仕事に長時間専有される
ことがなくなる。
［発明の効果］
以上説明したようにこの発明にかかるマルチＣＰＵ通信
装置によれば、通信用プロセッサが複数のリモートＣＰ
Ｕとの通信に係る仕事を専用に行なうために、マスタプ
ロセッサは該通信用プロセッサとのデータ授受を行なう
ことにより複写機等のシーケンスコントロールに係るメ
インの仕事のみを行なえばよく、これにより各プロセッ
サは分散された各機能を能率良く実行することができ、
システム効率を向上させることができる。
装置によれば、通信用プロセッサが複数のリモートＣＰ
Ｕとの通信に係る仕事を専用に行なうために、マスタプ
ロセッサは該通信用プロセッサとのデータ授受を行なう
ことにより複写機等のシーケンスコントロールに係るメ
インの仕事のみを行なえばよく、これにより各プロセッ
サは分散された各機能を能率良く実行することができ、
システム効率を向上させることができる。
第１図はこの発明の一実施例構成を示すブロック図、第
２図は共有メモリの領域分割例を示す説明図、第３図は
同実施例装置の具体動作例について送信動作例を示すフ
ローチャートである。 １・・・マスタ側処理装置、２・・・バス、３・・・リ
モートＣＰＵ、４・・・マスタプロセッサ、５・・・通
信用プロセッサ、６・・・メモリアクセスコントローラ
、７・・・共有メモリ。 第２図 第３図
２図は共有メモリの領域分割例を示す説明図、第３図は
同実施例装置の具体動作例について送信動作例を示すフ
ローチャートである。 １・・・マスタ側処理装置、２・・・バス、３・・・リ
モートＣＰＵ、４・・・マスタプロセッサ、５・・・通
信用プロセッサ、６・・・メモリアクセスコントローラ
、７・・・共有メモリ。 第２図 第３図
Claims (2)
- （１）単一のマスタＣＰＵと複数のリモートＣＰＵとの
間でデータの授受を行なうマルチＣＰＵ通信装置におい
て、 前記マスタＣＰＵは、 前記複数のリモートＣＰＵとの通信制御に関する処理を
専用に行なう通信用プロセッサと、該通信用プロセッサ
とマスタＣＰＵとの間のデータ授受のためのメモリとを
具え、 前記マスタＣＰＵは前記メモリを介した前記通信用プロ
セッサとの通信によって複数のリモートＣＰＵとデータ
授受を行なうようにしたことを特徴とするマルチＣＰＵ
通信装置。 - （２）前記メモリは複数のリモートＣＰＵに対応してそ
の記憶領域が複数に分割される特許請求の範囲第（１）
項記載のマルチＣＰＵ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255461A true JPS61255461A (ja) | 1986-11-13 |
| JPH0666061B2 JPH0666061B2 (ja) | 1994-08-24 |
Family
ID=14163136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637285A Expired - Lifetime JPH0666061B2 (ja) | 1985-05-07 | 1985-05-07 | マルチｃｐｕ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666061B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066804A (ja) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | 遊技機 |
| JP2013066805A (ja) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | 遊技機 |
| JP2016026037A (ja) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | 遊技機 |
| JP2016026038A (ja) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | 遊技機 |
| JP2016039967A (ja) * | 2015-11-05 | 2016-03-24 | 株式会社ソフイア | 遊技機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0770961A3 (en) | 1995-10-24 | 2001-04-11 | Konica Corporation | Memory access system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102533A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | Fukusushorisochikannotsushinseigyosochi |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS58203534A (ja) * | 1982-05-21 | 1983-11-28 | Toshiba Corp | 電子計算機システム |
-
1985
- 1985-05-07 JP JP9637285A patent/JPH0666061B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102533A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | Fukusushorisochikannotsushinseigyosochi |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS58203534A (ja) * | 1982-05-21 | 1983-11-28 | Toshiba Corp | 電子計算機システム |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066804A (ja) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | 遊技機 |
| JP2013066805A (ja) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | 遊技機 |
| JP2016026037A (ja) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | 遊技機 |
| JP2016026038A (ja) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | 遊技機 |
| JP2016039967A (ja) * | 2015-11-05 | 2016-03-24 | 株式会社ソフイア | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666061B2 (ja) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |