JPS61254928A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPS61254928A JPS61254928A JP60098509A JP9850985A JPS61254928A JP S61254928 A JPS61254928 A JP S61254928A JP 60098509 A JP60098509 A JP 60098509A JP 9850985 A JP9850985 A JP 9850985A JP S61254928 A JPS61254928 A JP S61254928A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- electrodes
- crystal display
- display device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アクティブマトリクス型液晶表示装置に関
するものである。
するものである。
第８図は例えは特開昭５９−８７４９１号公報に示され
た従来の液晶表示装置を示す断面図であり、図において
、１は下ガラス基板、２はこのガラス基板１上に形成は
れたアモルファスシリコン等の材料よりなる薄膜トラン
ジスタ、３は下ガラス基板１上に形成されたＩＴＱ等の
材料よりなる透光性の画素電極で、薄膜トランジスタ２
のドレインに接続される。４は上カラス基板、５はこの
ガラス基板４上に形成されたＩＴＱ等からなる共通電極
、６は下ガラス基板１、上ガラス基板４間に充填された
ネマティックの液晶層、７は下ガラス基板１、上ガラス
基板４上に偏光軸が同方向になるようにそれぞれ貼付け
た偏光膜である。第９図は第８因のものを上ガラス基板
４上から見た平面図でおって、８はゲート配線、９はソ
ース配線である。
た従来の液晶表示装置を示す断面図であり、図において
、１は下ガラス基板、２はこのガラス基板１上に形成は
れたアモルファスシリコン等の材料よりなる薄膜トラン
ジスタ、３は下ガラス基板１上に形成されたＩＴＱ等の
材料よりなる透光性の画素電極で、薄膜トランジスタ２
のドレインに接続される。４は上カラス基板、５はこの
ガラス基板４上に形成されたＩＴＱ等からなる共通電極
、６は下ガラス基板１、上ガラス基板４間に充填された
ネマティックの液晶層、７は下ガラス基板１、上ガラス
基板４上に偏光軸が同方向になるようにそれぞれ貼付け
た偏光膜である。第９図は第８因のものを上ガラス基板
４上から見た平面図でおって、８はゲート配線、９はソ
ース配線である。
次に動作について説明する。上記液晶表示装置はＴＮ（
ツウイスティラド・ネマティック）モードで動作し、画
素電極３と共通電極５間に電圧が印加されている画素は
光を透過するが、画素電極３と共通電極５間に電圧が印
加されていない画素は光を遮断する。画素電極３への電
圧印加は薄膜トランジスタ２によって制御され、各画素
のトランジスタ２にはゲート配線８、ソース配線９を通
じて信号が供給される。ゲート配線８にはディジタルの
０Ｎ−ＯＦＦ信号がソース配線９にはアナログのビデオ
信号が入力され、ゲート配置！１ＥＩＪＩ次に走査する
ことによって液晶表示装置はビデオ影像を表示する。
ツウイスティラド・ネマティック）モードで動作し、画
素電極３と共通電極５間に電圧が印加されている画素は
光を透過するが、画素電極３と共通電極５間に電圧が印
加されていない画素は光を遮断する。画素電極３への電
圧印加は薄膜トランジスタ２によって制御され、各画素
のトランジスタ２にはゲート配線８、ソース配線９を通
じて信号が供給される。ゲート配線８にはディジタルの
０Ｎ−ＯＦＦ信号がソース配線９にはアナログのビデオ
信号が入力され、ゲート配置！１ＥＩＪＩ次に走査する
ことによって液晶表示装置はビデオ影像を表示する。
従来の液晶表示装置は以上のように構成されているので
、ゲート配線８およびソース配線９の端子引出しピッチ
は画素ピッチと等しく非常に小さくなるため、各部回路
との接続において、累積寸法誤差等による位置ずれや隣
接端子間のショート等の不良が発生する等の問題点があ
り、信頼性に乏しくまた生産歩留りも低かった。
、ゲート配線８およびソース配線９の端子引出しピッチ
は画素ピッチと等しく非常に小さくなるため、各部回路
との接続において、累積寸法誤差等による位置ずれや隣
接端子間のショート等の不良が発生する等の問題点があ
り、信頼性に乏しくまた生産歩留りも低かった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ゲート配線やソース配線の端子引出しピッ
チの大きい信頼性のある液晶表示装置を得ることを目的
とする。
れたもので、ゲート配線やソース配線の端子引出しピッ
チの大きい信頼性のある液晶表示装置を得ることを目的
とする。
この発明に係る液晶表示装置は、共通電極、薄膜トラン
ジスタおよび画素電極を液晶層を挾んだ上、下基板に設
け、画素電極と画素毎に分割された共通電極とを交互に
配置したものである。
ジスタおよび画素電極を液晶層を挾んだ上、下基板に設
け、画素電極と画素毎に分割された共通電極とを交互に
配置したものである。
この発明における液晶表示装置は、下基板および上基板
上の画素電極は対向する基板上の共通電極と向い合い、
これらの間に電圧が印加される。
上の画素電極は対向する基板上の共通電極と向い合い、
これらの間に電圧が印加される。
ゲート配線およびソース配線の引出し端子は上。
下基板に分割されるため、画素ピッチに対する端子引出
しピッチが大きくなシ、これにより、外部回路と接続す
る際の信頼性が高まり、生産歩留シが向上する。
しピッチが大きくなシ、これにより、外部回路と接続す
る際の信頼性が高まり、生産歩留シが向上する。
以下、この発明の一実施例を図について説明する。第１
図は液晶表示装置の断面図であって、１は下ガラス基板
、４は上ガラス基板、２は上、下カラス基板１，４上に
形成されたアモルファスシリコン等からなる。薄膜トラ
ンジスタ、３＃：ｃ同じく上、下ガ之ス基板１．４上に
形成されたＩＴＱ等からなる画素電極で、薄膜トランジ
スタ２のドレインに接続される。５は上、下ガラス基板
１，４上に形成されたＩＴＱ等の共通電極で、この共通
電極５は各画素毎に分割し、画素電極３と共通電極５と
は１個づつ配置しである。６は両ガラス基板１，４間に
充填されたネマティックの液晶層、７は下ガラス基板１
、上ガラス基板４に偏光軸が同一方向になるように貼付
けられた偏光膜である。
図は液晶表示装置の断面図であって、１は下ガラス基板
、４は上ガラス基板、２は上、下カラス基板１，４上に
形成されたアモルファスシリコン等からなる。薄膜トラ
ンジスタ、３＃：ｃ同じく上、下ガ之ス基板１．４上に
形成されたＩＴＱ等からなる画素電極で、薄膜トランジ
スタ２のドレインに接続される。５は上、下ガラス基板
１，４上に形成されたＩＴＱ等の共通電極で、この共通
電極５は各画素毎に分割し、画素電極３と共通電極５と
は１個づつ配置しである。６は両ガラス基板１，４間に
充填されたネマティックの液晶層、７は下ガラス基板１
、上ガラス基板４に偏光軸が同一方向になるように貼付
けられた偏光膜である。
第２図は第１図を下ガラス基板１から見た平面図で、８
は同一画素電極ライン上の薄膜トランジスタ２のゲート
電極を結ぶゲート配線、９はゲート配線８が結ぶ画素ラ
インと垂直方向の薄膜トランジスタ２のソース電極を結
ぶソース配線、１０は下ガラス基板１または上ガラス基
板上の分割された共通電極５の全てを結ぶ共通配線でる
る。
は同一画素電極ライン上の薄膜トランジスタ２のゲート
電極を結ぶゲート配線、９はゲート配線８が結ぶ画素ラ
インと垂直方向の薄膜トランジスタ２のソース電極を結
ぶソース配線、１０は下ガラス基板１または上ガラス基
板上の分割された共通電極５の全てを結ぶ共通配線でる
る。
上記のように構成した液晶表示装置は、ＴＮ（ノウイス
ティラド・ネマティック）モードで動作し、画素電極３
と共通電極５間に電圧が印加されている画素は光を通過
し、電圧が印加されていない画素は元を遮断する。下ガ
ラス基＆１および上ガラス基板４上の共通電極５は全て
同じ電位になっており、各画素電極３が共通電極５と同
電位になるか否かは画素電極３に連がる薄膜トランジス
タ２によって制御される。トランジスタ２へはゲート配
線８およびソース配線９を通じて信号が供給され、ゲー
ト配線８にはディジタルの０Ｎ−ＯＦＦ信号が、ソース
配線９にはアナログのビデオ信号が入力される。そして
サンプリングし次ビデオ信号は下ガラス基板１および上
ガラス基板４上のソース配線９に同時に入力し、下ガラ
ス基板ｌ上のゲート配ｌｌｌ１！８の１本およびそのゲ
ート配線と隣接する上ガラス基板４上のゲート配線８′
ｆｒＯＮする。これを順次くシ返して上、下ガラス基板
上のゲート配線８全走査することによって液晶表示装置
はビデオ影像を表示する。なお、このタイミングチャー
トを第３図に示す。
ティラド・ネマティック）モードで動作し、画素電極３
と共通電極５間に電圧が印加されている画素は光を通過
し、電圧が印加されていない画素は元を遮断する。下ガ
ラス基＆１および上ガラス基板４上の共通電極５は全て
同じ電位になっており、各画素電極３が共通電極５と同
電位になるか否かは画素電極３に連がる薄膜トランジス
タ２によって制御される。トランジスタ２へはゲート配
線８およびソース配線９を通じて信号が供給され、ゲー
ト配線８にはディジタルの０Ｎ−ＯＦＦ信号が、ソース
配線９にはアナログのビデオ信号が入力される。そして
サンプリングし次ビデオ信号は下ガラス基板１および上
ガラス基板４上のソース配線９に同時に入力し、下ガラ
ス基板ｌ上のゲート配ｌｌｌ１！８の１本およびそのゲ
ート配線と隣接する上ガラス基板４上のゲート配線８′
ｆｒＯＮする。これを順次くシ返して上、下ガラス基板
上のゲート配線８全走査することによって液晶表示装置
はビデオ影像を表示する。なお、このタイミングチャー
トを第３図に示す。
一方、ゲート配線８およびソース配線９から外部回路へ
の引出し端子は上、下カラス基板１．４に分割され、し
たがってゲート配線８．ソース配線９の引出し端子のピ
ッチは画素数が同じ従来のものに比べて約２倍になる。
の引出し端子は上、下カラス基板１．４に分割され、し
たがってゲート配線８．ソース配線９の引出し端子のピ
ッチは画素数が同じ従来のものに比べて約２倍になる。
また、上、下ガラス基板１，４上の画素や配線等のパタ
ーン形状として全く同一のものを用いることが可能とな
って、液晶層６を挾む上、下基板の炸裂プロセスは一本
に簡略化できる。
ーン形状として全く同一のものを用いることが可能とな
って、液晶層６を挾む上、下基板の炸裂プロセスは一本
に簡略化できる。
なお、実施例では共通電極５を画素毎に分割し、画素電
極３と共通電極５を１個づつ交互に配置したものについ
て示したが、第４図および第５図のように共通電極５を
複数画素毎に分割し、複数個の画素電極３群と共通電極
５ｔ−交互に配置しても同様の作用が得られる。また、
第６図に示すように共通電極５上に３色のカラーフィル
ター１１を設け、さらに第７図のように画素電極３上に
３色のカラーフィルター１２ｔ′設けれは、カラー影儂
を表示するカラー液晶表示装置となる。
極３と共通電極５を１個づつ交互に配置したものについ
て示したが、第４図および第５図のように共通電極５を
複数画素毎に分割し、複数個の画素電極３群と共通電極
５ｔ−交互に配置しても同様の作用が得られる。また、
第６図に示すように共通電極５上に３色のカラーフィル
ター１１を設け、さらに第７図のように画素電極３上に
３色のカラーフィルター１２ｔ′設けれは、カラー影儂
を表示するカラー液晶表示装置となる。
以上説明したようにこの発明によれば、共通電極、薄膜
トランジスタおよび画素電極を液晶層を挾んだ上、下基
板に設け、画素電極と共通電極とを交互に配置したこと
により、ゲート配線およびソース配線から外部回路への
引出し端子のピッチが大きくなシ、これにより外部回路
と画素電極および共通電極との接続において位置づれや
隣接端子間のショート等の不良がなく生産歩留りの高い
かつ、信頼性のある液晶表示装置となる効果がある。
トランジスタおよび画素電極を液晶層を挾んだ上、下基
板に設け、画素電極と共通電極とを交互に配置したこと
により、ゲート配線およびソース配線から外部回路への
引出し端子のピッチが大きくなシ、これにより外部回路
と画素電極および共通電極との接続において位置づれや
隣接端子間のショート等の不良がなく生産歩留りの高い
かつ、信頼性のある液晶表示装置となる効果がある。
第１図はこの発明による液晶表示装置の断面図、第２図
は平面図、第３図は駆動原理のタイミングチャート、第
４図および第５図は他の例を示す液晶表示装置の断面図
と平面図、第６図および第７図はカラー液晶表示装ｆｉ
ｌｋを示す断面図、第８図および第９図は従来の液晶表
示装置の断面図と平面図である。 １・・・下ガラス基板、２・・・薄膜トランジスタ、３
・・・画素電極、４・・・上ガラス基板、５・・・共通
電極、６・・・液晶層、７・・・偏光層、８・・・ゲー
ト配線、９・・・ソース配線、１０・・・共通配線、１
１．１２−・・カラーフィルター。 なお、図中、同一符号は同−又は相当部分を示す。
は平面図、第３図は駆動原理のタイミングチャート、第
４図および第５図は他の例を示す液晶表示装置の断面図
と平面図、第６図および第７図はカラー液晶表示装ｆｉ
ｌｋを示す断面図、第８図および第９図は従来の液晶表
示装置の断面図と平面図である。 １・・・下ガラス基板、２・・・薄膜トランジスタ、３
・・・画素電極、４・・・上ガラス基板、５・・・共通
電極、６・・・液晶層、７・・・偏光層、８・・・ゲー
ト配線、９・・・ソース配線、１０・・・共通配線、１
１．１２−・・カラーフィルター。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (4)
- （１）画素毎に薄膜トランジスタを内蔵したアクティブ
マトリクス型液晶表示装置において、液晶層を隔てた下
基板および上基板の両方に薄膜トランジスタ、このトラ
ンジスタのドレインに連がる画素電極、画素電極と対向
する共通電極をもち、画素電極と画素毎に分割された共
通電極とを交互に配置したことを特徴とする液晶表示装
置。 - （２）画素電極を複数群と、複数の画素毎に分割された
共通電極とを交互に配置したことを特徴とする特許請求
の範囲第１項記載の液晶表示装置。 - （３）下基板と上基板が電極形状および配列が全く同一
のものを用いたことを特徴とする特許請求の範囲第１項
記載の液晶表示装置。 - （４）画素電極または共通電極の上層に３色のカラーフ
ィルターを設けたことを特徴とする特許請求の範囲第１
項乃至第２項のいずれかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098509A JPS61254928A (ja) | 1985-05-07 | 1985-05-07 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098509A JPS61254928A (ja) | 1985-05-07 | 1985-05-07 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61254928A true JPS61254928A (ja) | 1986-11-12 |
Family
ID=14221615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098509A Pending JPS61254928A (ja) | 1985-05-07 | 1985-05-07 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61254928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146356A (en) * | 1991-02-04 | 1992-09-08 | North American Philips Corporation | Active matrix electro-optic display device with close-packed arrangement of diamond-like shaped |
| US5317409A (en) * | 1991-12-03 | 1994-05-31 | North American Philips Corporation | Projection television with LCD panel adaptation to reduce moire fringes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS591430U (ja) * | 1982-06-25 | 1984-01-07 | アイダエンジニアリング株式会社 | プレスのダイクツシヨン装置 |
| JPS6089933U (ja) * | 1983-11-22 | 1985-06-20 | 株式会社小松製作所 | プレス機械のダイクツシヨン装置 |
-
1985
- 1985-05-07 JP JP60098509A patent/JPS61254928A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS591430U (ja) * | 1982-06-25 | 1984-01-07 | アイダエンジニアリング株式会社 | プレスのダイクツシヨン装置 |
| JPS6089933U (ja) * | 1983-11-22 | 1985-06-20 | 株式会社小松製作所 | プレス機械のダイクツシヨン装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146356A (en) * | 1991-02-04 | 1992-09-08 | North American Philips Corporation | Active matrix electro-optic display device with close-packed arrangement of diamond-like shaped |
| US5317409A (en) * | 1991-12-03 | 1994-05-31 | North American Philips Corporation | Projection television with LCD panel adaptation to reduce moire fringes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4838654A (en) | Liquid crystal display device having display and driver sections on a single board | |
| KR100596143B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US4965565A (en) | Liquid crystal display panel having a thin-film transistor array for displaying a high quality picture | |
| EP0430592A2 (en) | An active matrix display device | |
| KR950019865A (ko) | 액정표시장치 및 그 제조방법 | |
| US5457553A (en) | Thin-film transistor panel with reduced number of capacitor lines | |
| KR19990078217A (ko) | 액정표시장치 및 표시장치 | |
| JPH0436368B2 (ja) | ||
| JPS63101831A (ja) | アクテイブ・マトリクス液晶表示装置及びその製造方法 | |
| JPH0213928A (ja) | 薄膜トランジスタアレイ | |
| JPS61254928A (ja) | 液晶表示装置 | |
| JPH0254217A (ja) | マトリクス型表示装置 | |
| JP3203841B2 (ja) | 液晶表示デバイス | |
| JPS63101830A (ja) | アクテイブ・マトリクス液晶表示装置及びその製造方法 | |
| JPH04225317A (ja) | アクティブマトリックス液晶表示素子 | |
| JP4357613B2 (ja) | ドライバ一体型液晶表示パネル | |
| JPS6378132A (ja) | 液晶表示素子 | |
| JPH10274786A (ja) | 液晶表示装置 | |
| JPS6210696A (ja) | 画像表示装置 | |
| JPH0412328A (ja) | Ｔｆｔアクティブマトリックス型液晶表示装置 | |
| JPH0610349Y2 (ja) | 液晶表示素子 | |
| JPH06160892A (ja) | 液晶表示装置及びその欠陥修正法 | |
| KR20030016718A (ko) | 액정 표시 장치 | |
| KR930002922B1 (ko) | 액정 표시장치의 박막 트랜지스터의 전극구조 | |
| JPH0412327A (ja) | 液晶表示装置 |