JPS61253542A - Information processor - Google Patents

Abstract

PURPOSE:To reduce the disturbance of a pipeline by transferring the quotient of a decimal division instruction to the subsequent instruction with no intervention of a storage in case an OSC is produced when the preceding instruction indicates a decimal division. CONSTITUTION:A decimal division operation is carried out to the operand data read out of a storage for an information processor applying a pipeline control system. Then the quotient and the residual are stored in the storage as the results of said operation. In such a processing mode of a decimal division instruction, it is checked whether a part or the whole of the quotient of a storage area where the decimal division instruction is stored is used or not as the operand data by the subsequent instruction. When the quotient is used by the subsequent instruction as the operand data, the quotient, i.e., the arithmetic result of the decimal division instruction is transferred as the operand data of the subsequent instruction before the decimal division instruction is stored in the storage. Thus the subsequent instruction can be started early and at a high speed with no disturbance produced to a pipeline.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パイプライン制御の情報処理装置に係り、特
に１０進除算命令と後続命令の間でオペランドのコンフ
リクトが発生した場合の処理方式〔発明の背景〕 パイプライン制御の情報処理装置では、複数の命令が並
列に処理される。か＼る情報処理装置において、２つの
オペランドデータがともにストレージに存在し、演算結
果もそのストレージに格納される形式の命令（以下、Ｓ
Ｓ命令と呼ぶ）の処理について考えてみる。Detailed Description of the Invention [Field of Application of the Invention] The present invention relates to a pipeline-controlled information processing device, and particularly to a processing method when an operand conflict occurs between a decimal division instruction and a subsequent instruction. Background] In a pipeline-controlled information processing device, multiple instructions are processed in parallel. In such an information processing device, an instruction (hereinafter referred to as S
Let us consider the processing of the S command.

第３図はＳＳ命令のフォーマット例であり、１８Ｍ社の
３７０シリードの計算機で用いられているＳ　ｔｏｒａ
ｇｅ　−ｔｏ　−Ｓ　ｔｏｒａｇｅ命令の例を示したも
のである。図中、ｏＰは命令のオペレーションコードを
示し、Ｌ、、Ｌ２の２つのオペランドの長さを示すレン
グスコードである。Ｂ□、Ｂｇｌはアドレス計算に用い
る汎用レジスタ（ペースレジスタ）の番号で、Ｄ、、Ｄ
、は偏位値（ディスプレーメント）である、第１オペラ
ンドの先頭アドレスは（Ｂｌ）＋０１の和で求められ、
後尾のアドレスは（Ｂ、）＋Ｄ、＋Ｌ□の和で求められ
る。　　（Ｂｌ）はペースレジスタＢ８の内容を示す。Figure 3 is an example of the format of the SS instruction, which is used in the S tora 370 series computer of 18M Company.
An example of the ge-to-S storage instruction is shown. In the figure, oP indicates the operation code of the instruction, and is a length code indicating the length of the two operands L, L2. B□, Bgl are the numbers of general-purpose registers (pace registers) used for address calculation, and D, , D
, is the displacement value, and the start address of the first operand is found by the sum of (Bl)+01,
The trailing address is determined by the sum of (B,)+D, +L□. (Bl) indicates the contents of pace register B8.

同様に第２オペランドの先頭および後尾のアドレスは（
Ｂ２）＋Ｄ２および（Ｂ２）＋Ｄ２　＋Ｌ２で求められ
る。これらのアドレスは論理アドレスである。演算は第
１、第２オペランドの間で行われ、演算結果は第１オペ
ランドの記憶領域に格納される。Similarly, the first and last addresses of the second operand are (
It is determined by B2)+D2 and (B2)+D2 +L2. These addresses are logical addresses. An operation is performed between the first and second operands, and the operation result is stored in the storage area of the first operand.

第４図（ａ）は、パイプライン制御のコンピュータにお
ける連続するＳＳ命令の動作の流れを示したものである
。第４図（ａ）のり、Ａ、Ｌ、Ｅ、Ｐ。FIG. 4(a) shows the flow of operations of successive SS instructions in a pipeline-controlled computer. Figure 4 (a) Glue, A, L, E, P.

Ｓはそれぞれパイプライン処理の異なるステージで、ｌ
サイクル毎に異なった命令の処理が開始され、複数の命
令が並行して処理されることを示している。図中、Ｄは
命令の解読およびオペランドの論理アドレスを求めるた
めの加算を行うステージ、Ａは算出されたオペランドの
論理アドレスを実アドレスへ変換するステージ、Ｌはバ
ッファメモリからオペランドデータを読出するステージ
、Ｅは求められたオペランドデータを使って演算を行う
ステージ、Ｐは演算結果を格納するための論理アドレス
を実アドレスに変換するステージ、Ｓはバッファメモリ
に演算結果を書き込むステージである。S are each a different stage of pipeline processing, l
Processing of a different instruction is started every cycle, indicating that multiple instructions are processed in parallel. In the figure, D is a stage that decodes the instruction and performs addition to find the logical address of the operand, A is a stage that converts the calculated logical address of the operand into a real address, and L is a stage that reads operand data from the buffer memory. , E is a stage that performs an operation using the obtained operand data, P is a stage that converts a logical address for storing the operation result into a real address, and S is a stage that writes the operation result to the buffer memory.

ＳＳ命令の場合、オペランド長が長かったり、複雑な処
理を必要とする命令が多いため、一般に２サイクルをＥ
ステージとして要する。第４図（ａ）はＥステージが２
サイクルの命令１〜４が連続する場合の動作を示してお
り、このときの命令の演算は２サイクルピツチで処理さ
れてゆくことになる。In the case of SS instructions, there are many instructions that have long operand lengths or require complex processing, so generally two cycles are
Required as a stage. In Figure 4(a), the E stage is 2.
This shows the operation when instructions 1 to 4 of the cycle are consecutive, and the operations of the instructions at this time are processed at a two-cycle pitch.

ところで、パイプライン制御方式のデータ処理装置にお
いては、複数の命令がオーバラップして進行するため、
後続の命令のオペランド読み出しが先行の命令のオペラ
ンド書込みよりも先行する場合、即ち、先行命令（たと
えば命令１）のＳステージよりも後続命令（たとえば命
令２）のしステージが先行する場合が生じてくる。命令
処理の順序性が要求されるアーキテクチャのデータ処理
装置では、先行する実行中または実行待ちの命令が変更
しようとしている記憶領域がらその変更前に後続の命令
オペランド読み出しを実行しようとする場合、この矛盾
を検出し、先行命令による記憶領域の変更が完了するま
で後続の命令のオペランド読み出しを遅らせること、即
ち、先行命令のＳステージ完了までの後続命令のＬステ
ージを遅らせ、この矛盾を解消する必要がある。この処
理は一般にｏｓｃ　（○ｐｅｒａｎｄ　Ｓ七ｏｒｅ　Ｃ
ｏｎｆｌｉｃｔ）と呼ばれている。By the way, in a pipeline control type data processing device, multiple instructions proceed in an overlapping manner, so
When the operand read of a subsequent instruction precedes the operand write of a preceding instruction, that is, the S stage of a subsequent instruction (for example, instruction 2) may precede the S stage of a preceding instruction (for example, instruction 1). come. In a data processing device with an architecture that requires sequential ordering of instruction processing, if the preceding instruction being executed or waiting for execution attempts to read the operands of a subsequent instruction before changing the storage area that it is attempting to change, this error occurs. It is necessary to detect a contradiction and delay reading the operand of the subsequent instruction until the storage area change by the preceding instruction is completed, that is, to delay the L stage of the subsequent instruction until the completion of the S stage of the preceding instruction to resolve this conflict. There is. This process is generally performed using osc (○perand S7ore C
onflic).

ｏＳＣが起った場合、上述のごとく後続の命令のオペラ
ンド読み出しがＯ８Ｃ解消まで遅らせられるのでパイプ
ラインが乱れ、性能が低下することになる。第４図（ｂ
）は同図（ａ）の命令１〜４のすべてに関してｏＳＣが
起った場合、即ち、命令１が変更するストレージデータ
を命令２が必要とし、命令２が変更するストレージデー
タを命令３が必要とする等の場合の動作を示している。When an oSC occurs, as described above, operand reading of subsequent instructions is delayed until the O8C is resolved, which disrupts the pipeline and degrades performance. Figure 4 (b
) is the case where oSC occurs for all instructions 1 to 4 in the same figure (a), that is, instruction 2 requires the storage data that instruction 1 changes, and instruction 3 requires the storage data that instruction 2 changes. This shows the operation in cases such as.

この第４図（ｂ）の場合、命令は５サイクルピツチで処
理されてゆくことになる。したがって、第３図（ａ）と
（ｂ）の差、即ちｏＳＣが生じる３サイクルの性能劣下
を生じる。In the case of FIG. 4(b), instructions are processed at a five-cycle pitch. Therefore, the difference between FIG. 3(a) and FIG. 3(b), that is, a three-cycle performance degradation due to oSC occurs.

上記の欠点を解決する為、すなわち、ｏＳＣが起った場
合のパイプラインの乱れを低減する為、先行命令が変更
するストレージデータを、ストレージを介することなく
後続命令へ引き渡すことにより、先行命令のストレージ
書込みを待たずして後続命令の演算を開始できるような
データ処理装置が提供されている（特願昭５８−１２３
２４６）。In order to solve the above drawbacks, that is, to reduce pipeline disturbances when oSC occurs, the storage data modified by the preceding instruction is passed to the subsequent instruction without going through storage. A data processing device is provided that can start the operation of a subsequent instruction without waiting for storage writing (Japanese Patent Application No. 58-123).
246).

しかし、該データ処理装置では、１０進演算命令を対象
とし、ストレージデータを引渡しは、先行命令のオペラ
ンドデータの右端アドレスと後続命令アドレスのオペラ
ンドデータの右端アドレスが一致した場合にのみ可能で
ある。However, this data processing device targets decimal operation instructions, and transfer of storage data is possible only when the right end address of the operand data of the preceding instruction and the right end address of the operand data of the succeeding instruction address match.

一方、１０進除算命令では、第５図に示す如く、第１オ
ペランドに演算結果を格納し、前半り、−Ｌ２バイトに
商を、後半Ｌ２＋１バイトに剰余を求める。したがって
、特願昭５８−１３２２４６で提示されるデータ処理装
置では、先行命令が１０進除算命令の時、後続命令が先
行命令の演算結果のうち剰余を参照する場合、ストレー
ジを介することなく、後続命令へ引き渡すことができる
が、後続命令が先行命令の演算結果のうち商を参照する
場合、ストレージを介して後続命令へ引き渡さなければ
ならない。On the other hand, in the decimal division instruction, as shown in FIG. 5, the operation result is stored in the first operand, the quotient is obtained in the first half -L2 byte, and the remainder is obtained in the second half L2+1 byte. Therefore, in the data processing device proposed in Japanese Patent Application No. 58-132246, when the preceding instruction is a decimal division instruction, when the subsequent instruction refers to the remainder of the operation result of the preceding instruction, the subsequent instruction can be used without going through storage. However, if the subsequent instruction refers to the quotient of the operation result of the preceding instruction, it must be passed to the subsequent instruction via storage.

通常のプログラムでは、ＩＯ進除算命令の演算結果のう
ち商を後続命令が参照するケースが大部分であり、特願
昭５８−１２３２４６で示されるデータ処理装置では、
１０進除算命令が先行命令となる場合、十分な処理性能
を向上が行われない欠点がある。In most normal programs, subsequent instructions refer to the quotient of the operation result of the IO decimal division instruction.
If the decimal division instruction is the preceding instruction, there is a drawback that processing performance cannot be sufficiently improved.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、パイプライン制御の情報処理装置にお
いて、先行する命令が１０進除算命令のときにＯＳＣが
起った場合、該１０進除算命令の商をストレージを介す
ることなく後続命令へ引き渡すことにより、先行する１
０進除算命令のストレージ書込みを待たずして後続命令
の演算を開始し、パイプラインの乱れを低減することに
ある。An object of the present invention is to transfer the quotient of the decimal division instruction to the subsequent instruction without passing it through storage when an OSC occurs when the preceding instruction is a decimal division instruction in a pipeline-controlled information processing device. By this, the preceding 1
The object of the present invention is to start the operation of a subsequent instruction without waiting for storage writing of a 0-base division instruction to reduce pipeline disturbance.

なお、先行命令が変更するストレージデータをストレー
ジを介すことなく後続命令へ引き渡すことをオペランド
・ラップアラウンド（○Ｗ：○ｐｅｒａｎｄ　Ｗｒａｐ
ａｒｏｕｎｄ）と呼ぶことにする。Note that operand wraparound (○W:○perand wrap) refers to passing storage data modified by a preceding instruction to a succeeding instruction without going through storage.
around).

〔発明の概要〕[Summary of the invention]

本発明は演算に２サイクル以上を必要とする命令がデコ
ードされると１次命令のデコードを１サイクル遅らせ、
かわりに該命令と次命令及びそし以前の命令と次命令と
の間のｏＷができることを検出するためのデコードステ
ージ（Ｄ′）を新たに設ける。該デコードステージでｏ
Ｗができることを検出した場合には、（１）従来のｏＳ
Ｃ検出回路が上記ｏＳＣを検出しても、後続命令のオペ
ランド読出しを遅らせないようにし、（１１）演算器に
於ては次命令のオペランドデータとして、ストレジより
読み出したデータのかわりに、先行命令の演算結果を使
用するようにすること。The present invention delays the decoding of the primary instruction by one cycle when an instruction that requires two or more cycles to perform an operation is decoded.
Instead, a new decoding stage (D') is provided for detecting that oW is possible between the instruction and the next instruction, and between the previous instruction and the next instruction. o at the decoding stage
If it is detected that W can do it, (1) the conventional oS
Even if the C detection circuit detects the oSC, the readout of the operand of the subsequent instruction is not delayed. The result of the calculation should be used.

このために、演算器内に先行命令の演算結果を次命令へ
引き渡すためのデータレジスタを設け、さらに、先行命
令処理の一部として、次命令が必要とすると予測される
データの位置合せを行って該データレジスタにあらかじ
めセットしておく。For this purpose, a data register is provided in the arithmetic unit to pass the operation result of the preceding instruction to the next instruction, and as part of processing the preceding instruction, the data that is predicted to be required by the next instruction is aligned. and set it in the data register in advance.

そして、特に１０進除算命令と次命令の間のＯＷができ
ることの検出では、１０進除算命令の第１オペランドす
なわち演算結果のうち商について行い、命令処理の一部
として、演算結果の商について位置合せを行って該デー
タレジスタにあらかじめセットしておく。In particular, in detecting that an OW occurs between a decimal division instruction and the next instruction, the first operand of the decimal division instruction, that is, the quotient of the operation result, is detected, and as part of the instruction processing, the position The data is matched and set in the data register in advance.

〔発明の実施例〕[Embodiments of the invention]

第１図及び第２図は本発明の一実施例のブロック図であ
り、第４図（ｃ）は同図（ｂ）と同様に、命令１〜４の
すべてに関してＯＳＣが起った場合の、本実施例のタイ
ムチャートを示している。以下各ステージに対応して説
明する。FIGS. 1 and 2 are block diagrams of one embodiment of the present invention, and FIG. 4(c) shows the case where OSC occurs for all instructions 1 to 4, similar to FIG. 4(b). , which shows a time chart of this embodiment. Each stage will be explained below.

ＳＳ命令が命令レジスタ１０にセットされると、Ｄステ
ージの動作して、汎用レジスタ１２からＢ１、Ｂ２で示
されるペースレジスタの内容がそれぞれ線１２Ａ、１２
Ｂへ続み出され、線１０Ａ。When the SS instruction is set in the instruction register 10, the contents of the pace registers indicated by B1 and B2 are transferred from the general-purpose register 12 to lines 12A and 12, respectively.
Continuing to line B, line 10A.

１０ＢにあるディスプレースメントＤ、、Ｄ２とから（
Ｂｌ　）＋Ｄ１　、（Ｂ２　）＋０１１が加算器１４．
１５で行われ、論理アドレスレジスタ１６゜１７にセッ
トされレングスコードＬ、、Ｌ２は腺１０Ｃ，ＩＯＤを
介してレジスタ１８．１９にセットされる。オペコード
○Ｐは線１０Ｅを介してレジスタ１３にセットされる。From the displacements D, , D2 in 10B (
Bl )+D1 and (B2 )+011 are the adder 14.
15, set in logical address registers 16, 17, and length codes L, L2 are set in registers 18, 19 through glands 10C and IOD. Opcode OP is set in register 13 via line 10E.

又、命令レジスタ１０の内容は本発明の特徴であるＯＷ
制御回路１１に送られる。Further, the contents of the instruction register 10 are OW, which is a feature of the present invention.
The signal is sent to the control circuit 11.

第９図は、ｏＷ制御回路１１を示したものである。Ｄス
テージに同期して、レジスタ１００には該命令のオペレ
ーションコート○Ｐ’、第１オペランドのレングスコー
ドし、′、ペースレジスタ番号Ｂ１′、ディスプレース
メントＤ１′がセットされ、以前レジスタ１００にあっ
た内容はレジスタ１１０にセットされる。即ち、命令の
Ｄステージ毎に、命令レジスタ１０→１００→１１０と
順のその内容がセットされてゆく。FIG. 9 shows the oW control circuit 11. In synchronization with the D stage, the operation code ○P' of the instruction, the length code of the first operand ', the pace register number B1', and the displacement D1' are set in the register 100, which were previously in the register 100. The contents are set in register 110. That is, the contents of the instruction register are set in the order of 10→100→110 for each D stage of the instruction.

もし、該命令がｌＯ進演算命令であった場合、次サイク
ルでは、次命令のＤステージを開始せず、かわりにＤ′
ステージの動作を起動し、該１０進演算命令（以下命令
２と呼ぶ）とその前にデコードされた命令（以下命令１
と呼ぶ）と次のデコードされる命令（以下命令３と呼ぶ
）との間で以下に示す比較が行われる。なお、命令１，
２．３のオペレーションコード等はそれぞれレジスタ１
１０．１００．１０にセットされている。If the instruction is an IO base operation instruction, in the next cycle, the D stage of the next instruction is not started, but instead D'
The operation of the stage is started, and the decimal operation instruction (hereinafter referred to as instruction 2) and the previously decoded instruction (hereinafter referred to as instruction 1) are
The following comparison is made between the next decoded instruction (hereinafter referred to as instruction 3) and the next instruction to be decoded (hereinafter referred to as instruction 3). Note that command 1,
2.3 operation codes etc. are each in register 1.
It is set to 10.100.10.

第９図のデコーダ１０２，１１２では、命令３のオペコ
ードＯＰと命令２．ｌのオペコードＯＰ’、ＯＰ’を比
較し、演算結果の引き渡しが可能な命令の組合せかどう
かをデコードし、可能であるとき１０２Ａ、１１２Ａを
それぞれＩＩ　Ｉ　Ｈｌにする。In the decoders 102 and 112 of FIG. 9, the operation code OP of instruction 3 and the operation code OP of instruction 2. The operation codes OP' and OP' of 1 are compared, and it is decoded to determine whether or not the combination of instructions allows the transfer of the operation result. If it is possible, the operation codes 102A and 112A are set to II I Hl, respectively.

また、デコードした命令が１０進除算命令のとき。Also, when the decoded instruction is a decimal division instruction.

１０２Ｂ、１１２Ｂをそれぞれ′１″にする。102B and 112B are each set to '1''.

第１０図は第９図の比較回路１０４を示している。加算
器３０１は、Ｌ２に対する１の補数回路３００の出力と
Ｌ１２を加算し、Ｌ、’　−Ｌ２’−１を求める。セレ
クタ３０４は、線１０２Ｂが１１０　＃＃のとき線３０
３を選択し、線１０２ＢがＩＩ　ｌ　１ｇのとき線３０
２を選択する。すなわち、線３１１には１０進除算命令
の時Ｌ１’　−Ｌ２’　−１が。FIG. 10 shows the comparator circuit 104 of FIG. The adder 301 adds the output of the 1's complement circuit 300 for L2 and L12 to obtain L,'-L2'-1. Selector 304 selects line 30 when line 102B is 110
3 and when line 102B is II l 1g, line 30
Select 2. That is, line 311 has L1'-L2'-1 for a decimal division instruction.

１０進除算命令以外のｌＯ進全命令はＬ１′が出力され
る。回路３０７は、加算器３０５の出力と加算器３０６
の出力が等しい、とき線３１２を′１′″にする。回路
３１１は、（入力３１１）≧Ｌ２のとき、線３１３を１
”にする。回路３０９はＢＩ′＝Ｂ２のとき線３１４を
１１１１＋にする。線３１２゜３１３．３１４がすべて
１”のとき、ＡＮＤゲート３１０によって線１０４Ａが
ｒｌ　１　″となり、演算結果引渡し条件ＯＷが成立す
る。すなわち、１０進除算命令以外の１０進演算命令で
は、ＬＬ’＋Ｄ、’　＝Ｌ、＋Ｄ２．Ｌ、’　≧Ｌ−２
’＃Ｂ１’＝　　　・Ｂ２のときＯＷが成立し、１０進
除算命令では。L1' is output for all IO instructions other than decimal division instructions. A circuit 307 connects the output of the adder 305 and the adder 306.
When the outputs of
When BI'=B2, the circuit 309 sets the line 314 to 1111+. When the lines 312, 313, and 314 are all 1", the AND gate 310 sets the line 104A to rl 1", and the operation result delivery condition OW is set. In other words, for decimal operation instructions other than decimal division instructions, LL'+D,' =L, +D2.L,' ≧L-2
'#B1' = - OW is established when B2, and in the decimal division instruction.

Ｌ、’　−Ｌ２’−１＋Ｄ、’　＝Ｌ２＋Ｄ、、Ｌｌ　
’−Ｌ２’　−１≧Ｌ２’　、Ｂ、’　＝８２（７）と
きＯＷが成立する。　第９図の比較器１０６，１１４゜
１１６でも同様の比較が行われ、それぞれ条件が成立す
ると線１０６Ａ、１１４Ａ、１１６Ａを゛１”にする。L,'-L2'-1+D,' =L2+D,,Ll
OW is established when '-L2'-1≧L2',B,' =82(7). Similar comparisons are made in the comparators 106, 114 and 116 in FIG. 9, and when the respective conditions are met, the lines 106A, 114A and 116A are set to "1".

さらにアンド回路１０３，１０５゜１１３．１１５によ
り図の様にアンドがとられ、それぞれ線１０３Ａ、１０
５Ａ、１１３Ａ、１１５Ａをａｔ　１　ｍｙにする。Furthermore, the AND circuits 103, 105 and 113 and 115 perform an AND operation as shown in the figure, and the lines 103A and 10 respectively
Set 5A, 113A, and 115A to at 1 my.

以上がＤ′ステージの動作であるが、上記比較回路１０
４の場合のＯＷの成立条件を第１１図に示す。第１１図
中、命令２が変更しようとしている記憶領域（以下領域
２と呼ぶ）はハツチングで示している。１０進除算命令
以外の１０進命令では、（ＢＸ’）＋Ｌ□’　＋ＤＩ　
’　＝　（Ｂ２）＋Ｄ２＋Ｌ２、さらにＬ４′≦Ｌ２ゆ
え、第１１図（ａ）に相当する。１０進除算命令では、
（Ｂｌ’）＋Ｌ、’　＋Ｌ２’−１＋Ｄ、＝　（Ｂ２）
＋Ｄ２＋Ｌ２、さらにり、’　−Ｌ、’−１≧Ｌゆえ、
第１１図（ｂ）に相当する。第１１図（ｃ）はＯ２０が
生じるｏＷが成立しない場合の一例である。The above is the operation of the D' stage.
The conditions for establishing OW in case 4 are shown in FIG. In FIG. 11, the storage area (hereinafter referred to as area 2) that instruction 2 attempts to change is indicated by hatching. For decimal instructions other than decimal division instructions, (BX') + L□' + DI
'=(B2)+D2+L2, and since L4'≦L2, this corresponds to FIG. 11(a). In the decimal division instruction,
(Bl')+L,'+L2'-1+D, = (B2)
+D2+L2, furthermore, '-L, '-1≧L, therefore,
This corresponds to FIG. 11(b). FIG. 11(c) is an example of a case where oW in which O20 occurs does not hold.

再び第１図と第２図に戻り説明する。線１０３Ａは上記
のように命令２の第１オペランドと命令３の第２オペラ
ンドの間の比較結果を、他も同様に、線１０５Ａは命令
２の第１オペランドと命令３σ第１オペランド間、線１
１３Ａは命令ｌの第１オペランドと命令３の第２オペラ
ンド間、線１１５Ａは命令１の第１オペランドと命令３
の第１オペランド間の比較結果を示している。これらの
比較結果は、命令３のＤステージに同期して、レジスタ
６１，６０，６３．６２にそれぞれセットされる。The explanation will be given again by returning to FIGS. 1 and 2. Line 103A shows the comparison result between the first operand of instruction 2 and the second operand of instruction 3 as described above, and line 105A shows the comparison result between the first operand of instruction 2 and the first operand of instruction 3σ. 1
13A is between the first operand of instruction 1 and the second operand of instruction 3, and line 115A is between the first operand of instruction 1 and instruction 3.
It shows the comparison results between the first operands of . These comparison results are set in registers 61, 60, 63, and 62, respectively, in synchronization with the D stage of instruction 3.

Ａステージでは、第１図の論理アドレスレジスタ１６．
１７の内容が１６Ａ、１７Ａを介して第２図のアドレス
変換回路２６０，２７０に送られ。In the A stage, the logical address register 16. of FIG.
The contents of 17 are sent to address conversion circuits 260 and 270 in FIG. 2 via 16A and 17A.

実アドレスに変換されて、実アドレスレジスタ２６．２
７にセットされる。アライン制御回路２８０．２９０で
は、レングスコードの内容線１８Ａ。Converted to real address, real address register 26.2
It is set to 7. In the alignment control circuits 280 and 290, the content line 18A of the length code.

１９Ａとアドレス変換の対象とならない下位のアドレス
線１６Ａ、１７Ａからアライナ３６．３７で行うアライ
ンのシフト数を決定する。The number of alignment shifts to be performed by aligners 36 and 37 is determined from address lines 19A and lower address lines 16A and 17A that are not subject to address conversion.

第６図（ａ）はアライナ３６．３７の動作を説明する図
である。オペランドデータを斜線で示したすると、先に
説明したとおり、右端アドレスは（Ｂ　＝　）　＋　Ｄ
　ｔ　＋　Ｌ　＝　　（ｉ　＝　１　、２　）で示され
、その下位３ビツトで８バイトの境界内のアドレスが示
される。この３ビツトの値をＸとすると、７−Ｘバイト
右にシフトすることにより第６図（ａ）の下の様に、オ
ペランドの右端が８バイトの右端に合致した出力が得ら
れる。１０進命令の場合。FIG. 6(a) is a diagram illustrating the operation of the aligners 36 and 37. If the operand data is indicated by diagonal lines, the rightmost address is (B = ) + D, as explained earlier.
It is indicated by t + L = (i = 1, 2), and its lower three bits indicate an address within the 8-byte boundary. Assuming that the value of these 3 bits is X, by shifting 7-X bytes to the right, an output is obtained in which the right end of the operand matches the right end of 8 bytes, as shown in the lower part of FIG. 6(a). For decimal instructions.

小数点位置はデータの右端にあるので、第１．第２オペ
ランドの小数点位置がともにオペランドの右端が厳君に
位置する様、アライナ３６．３７にてシフトし、かつ不
要な部分にゼロ埋め込みが行われ（以下右詰めと呼ぶ）
。第１．第２オペランドをとも右詰めにすることにより
、両オペランドの小数点位置は合い演算が行いやすくな
る。The decimal point is at the right end of the data, so the first decimal point is at the right end of the data. The decimal point positions of the second operand are both shifted by the aligners 36 and 37 so that the right end of the operand is located at the top, and unnecessary parts are padded with zeros (hereinafter referred to as right-justification).
. 1st. By aligning both second operands to the right, the decimal point positions of both operands match, making it easier to perform calculations.

アライン制御回路２８０，２９０で得られたシフト数は
レジスタ２８．２９にセットされる。The shift numbers obtained by the alignment control circuits 280 and 290 are set in registers 28 and 29.

又、レングスコードや論理アドレスを示す線１６Ａ−１
９ＡはＯＳＣ検出回路２０に送られ、二Ｎで該命令より
も先行する命令が格納しようとしているアドレスとの比
較が行われる。In addition, a line 16A-1 indicating the length code and logical address
9A is sent to the OSC detection circuit 20, where it is compared with the address to be stored by the instruction preceding the instruction at 2N.

第７図は○ＳＣ検出回路２０の一例である。線１６Ａ〜
１９Ａにはそれぞれ（ＢＳ）＋ＤＩ、（Ｂ２）＋Ｄ２　
、Ｌ□ｔＬ２が入力され、加算器２０１．２０２にて加
算される。（Ｂｔ）＋ｏｔおよび（Ｂｉ）＋Ｄｉ　＋Ｌ
ｉ　　（ｉ＝１．２）は該命令が読み出そうとしてるス
トレージオペランドの先頭および後尾のアドレスを示し
ている。この内、（Ｂ□）＋Ｄユ及び（Ｂｌ）＋Ｄ□＋
Ｌ１はそれぞれレジスタ２１０−１．２２０−１にＡス
テージに同期してセットされ、レジスタ２１０−１．２
２０−１の内容は、順次、Ａステージに同期してレジス
タ２１０−２，２２０−２．・・・、２１０−ｎ、２２
０−ｎにセットされる。したがって、レジスタ２１０−
、ｎ、　２２０−ｎには該命令よりｎ命令前の命令の格
納領域の先頭・後尾アドレスがセットされている。これ
らの領域が、該命令の読み出し領域の一部又は全部と重
複するか否かを比較器２３０−１〜ｎ、２４０−１〜ｎ
で検出し、もし一部でも重複する所があれば線２３０Ａ
　−１〜ｎ、　２４０−Ａ　ｌ〜ｎを′１″にする。ス
テージ制御回路２５０では、線２３０　Ａ　−１＝　ｎ
、線２４０−１〜ｎの１つでも“′１″であると該命令
のオペランド読出しを抑止する。FIG. 7 shows an example of the ◯SC detection circuit 20. Line 16A~
19A has (BS) + DI, (B2) + D2, respectively.
, L□tL2 are input and added by adders 201 and 202. (Bt)+ot and (Bi)+Di +L
i (i=1.2) indicates the beginning and end addresses of the storage operand that the instruction attempts to read. Among these, (B□)+Dyu and (Bl)+D□+
L1 is set in register 210-1.220-1 in synchronization with the A stage, and register 210-1.2
The contents of register 20-1 are sequentially stored in registers 210-2, 220-2, . ..., 210-n, 22
Set to 0-n. Therefore, register 210-
, n, 220-n are set with the start and end addresses of the storage area of the instruction n instructions before the current instruction. Comparators 230-1 to 230-n and 240-1 to n determine whether these areas overlap part or all of the readout area of the instruction.
If there is any overlap, line 230A is detected.
-1 to n, 240-A l to n are set to '1''. In the stage control circuit 250, the line 230 A -1=n
, 240-1 to 240-n is "'1", operand reading of the instruction is inhibited.

二５で、本発明の特徴としてｏＷ制御回路１１でＯＷ条
件が検出された場合には、線６０Ａ〜６３Ａを介して該
Ｏ８Ｃ検出回路２０に伝えられ、これにより比較器２３
０−１，２４０−１．２′３０−２，２４０−２の動作
を抑止し出力をパ０′″にする。即ち、ＯＷ制御回路１
１では第１１図の（ａ）、（ｂ）の場合を検出するが、
○ＳＣ検出回路２０では同図（ａ）〜（ｅ）の全ての場
合を検出する。25, as a feature of the present invention, when an OW condition is detected in the oW control circuit 11, it is transmitted to the O8C detection circuit 20 via the lines 60A to 63A, whereby the comparator 23
0-1, 240-1.2' 30-2, 240-2 is suppressed and the output is set to 0''. That is, the OW control circuit 1
1 detects cases (a) and (b) in Fig. 11, but
The SC detection circuit 20 detects all the cases shown in (a) to (e) in the figure.

したがって第１１図（ａ）、（ｂ）の場合、ＯＷ制御回
路１１で検出されたコンフリクトは、ＯＳＣ検出回路２
０でも検出されるが、前者を優先させる。Therefore, in the case of FIGS. 11(a) and 11(b), the conflict detected by the OW control circuit 11 is caused by the OSC detection circuit 2.
Although 0 is also detected, the former is given priority.

線６０Ａ〜６３Ａ及び線１３Ａの内容は、Ａステージに
同期してレジスタ７０〜７３及び２３にセットされる。The contents of lines 60A-63A and line 13A are set in registers 70-73 and 23 in synchronization with the A stage.

Ａステージに続くしステージでは、第２図の実アドレス
レジスタ２６．２７に得られた実アドレスを用いてバッ
ファストレージ３４．３５からオペセンドデータの読み
出しが行われ、読み出されたデータはアライナ３６．３
７で演算に好適な様に右詰めに位置合せされ、又、不要
なバイトにはゼロが埋め込まれた後、線３６Ａ、３７Ａ
を介して演算器４０に送られる。同時に、レジスタ７０
〜７３の内容は線７０Ａ〜７３Ａを介し、又、オ、ペコ
ードを納めたレジスタ２３の内容は線２３Ａを介し、同
様に演算器４０に送られる。In the stage following the A stage, operand data is read out from the buffer storage 34.35 using the real address obtained in the real address register 26.27 in FIG. .3
7, the lines 36A and 37A are aligned to the right to suit calculations, and unnecessary bytes are filled with zeros.
The signal is sent to the arithmetic unit 40 via. At the same time, register 70
The contents of 73 are sent to the arithmetic unit 40 via lines 70A to 73A, and the contents of the register 23 containing the pecode are sent to the arithmetic unit 40 via line 23A.

演算器４０の構成例を第８図に示す。線２６Ａを介して
レジスタ２６内の先頭アドレス（Ｂ□）＋Ｄ、はＡレジ
スタ４３０にセットされ、アライナ３６で行った第１オ
ペランドのシフト数と同じ値が線２８Ａを介して、レジ
スタ４３１にセットされる。線２３Ａを介してレジスタ
２８から与えられる動作コードＯＰは、マイクロ命令記
録装置４００に読み出すべきマイクロプログラムの先頭
マイクロ命令アドレスとして入力される。アライナ３６
．３７から出力された第１、第２オペランドデータは線
３６Ａ、３７Ａを介してセレクタ４９０．４９１に送ら
れる。セレクタ４９０では。An example of the configuration of the arithmetic unit 40 is shown in FIG. The start address (B□)+D in the register 26 is set to the A register 430 via the line 26A, and the same value as the shift number of the first operand performed by the aligner 36 is set to the register 431 via the line 28A. be done. The operation code OP given from the register 28 via the line 23A is input to the microinstruction recording device 400 as the first microinstruction address of the microprogram to be read. aligner 36
．． The first and second operand data output from 37 are sent to selectors 490 and 491 via lines 36A and 37A. In selector 490.

線７１Ａ、７３Ａが共に″Ｏｔｔ　、　１１０　ＩＩな
ら第１オペランドデータを示す線３６を、“’　ＯＩＩ
　、　４１１　＄１ならＷ２レジスタ４８１の内容を示
す線４８１Ａを、ｌ　Ｊｌ、′１Ｑｌｌ又は１”、′ｌ
″ならばＷルジスタ４８０の内容を示す線４８０Ａを、
それぞれ線４９０Ａに出力する。同様にセレクタ４９１
では、線７０Ａ、７２ＡがＩ　ＯｐＺ　１１０″のとき
第２オペランドデータを示す線３７Ａを、′″Ｑ　１７
．４１　ｌ　９１のとき線４８１Ａを、１１＋１．１“
０″又は“ｌ　ＩＩ、　ＩＩ　Ｉ　ＩＩのとき線４８１
をそれぞれセレクトし、線４９１Ａに出力する。線４９
０Ａ、４９１ＡはＬステージに同期してＸレジスタ４１
０、Ｙレジスタ４２０にそれぞれセットされる。上記セ
レクタの意味する所については後述する。If the lines 71A and 73A are both "Ott, 110 II," then the line 36 indicating the first operand data is "' OII.
, 411 If the value is $1, the line 481A indicating the contents of the W2 register 481 is changed to l Jl, '1Qll or 1'', 'l
”, then the line 480A indicating the contents of the W register 480 is
Each is output to line 490A. Similarly selector 491
Then, when the lines 70A and 72A are I OpZ 110'', the line 37A indicating the second operand data is
．． 41 l When 91, line 481A is 11+1.1"
0" or "l II, II I II line 481
are selected and output to line 491A. line 49
0A and 491A are the X register 41 in synchronization with the L stage.
0 and Y register 420, respectively. The meaning of the above selector will be explained later.

演算器４０では、Ｌステージに続くＥステージで演算を
実行する。このＥステージの処理を、たとえばｌＯ進加
減算命令と本発明の特徴である１０進除算命令について
説明する。The arithmetic unit 40 executes arithmetic operations in the E stage following the L stage. The processing of this E stage will be explained with respect to, for example, the 1O base addition/subtraction instruction and the decimal division instruction that is a feature of the present invention.

ＩＯ進加減算命令はＥステージが２サイクルあるが、最
初のサイクルでは、Ｘレジスタ４１０およびＹレジスタ
４２０にある第１．第２オペランドデータに対して並列
加算器４４０で演算が施され、その結果はＸレジスタ４
１０に戻される。並列加算器４４０での演算の実行（加
算か減算）等は全てマイクロ命令記憶装置４００のマイ
クロプログラムにより制御される。The IO leading addition/subtraction instruction has two cycles of the E stage, but in the first cycle, the first . The parallel adder 440 performs an operation on the second operand data, and the result is sent to the X register 4.
Returned to 10. The execution of operations (addition or subtraction) in the parallel adder 440 is all controlled by a microprogram in the microinstruction storage device 400.

第２のサイクルでは、シフタ４６０の入力セレクタ４５
０でＸレジスタ４１０がセレクトされ、シフタ４６０で
は第２図のアライナ３６で行ったとは逆のシフト動作が
行われる。即ち、第６図（ｂ）に示す様に、シフタ４６
０はアライナ３６で右シフトした分だけ左にシフトする
。シフトされた演算結果はＳレジスタ４７０にセットさ
れる６シフタ４６０の動作はマイクロ命令記憶装置４０
０のマイクロプログラム及びレジスタ４３１から与えら
れるシフト数により制御される。In the second cycle, input selector 45 of shifter 460
0 selects the X register 410, and the shifter 460 performs a shift operation opposite to that performed by the aligner 36 of FIG. That is, as shown in FIG. 6(b), the shifter 46
0 is shifted to the left by the amount shifted to the right by the aligner 36. The shifted operation result is set in the S register 470. The operation of the 6 shifter 460 is performed by the microinstruction storage device 40.
It is controlled by the microprogram 0 and the shift number given from register 431.

さらに、Ｅステージの第２サイクルでは、セレクタ４５
０の出力９４．５ＯＡがＷルジスタ４８０に、Ｗルジス
タ４８０の内容がＷ２レジスタ４８１にセットされる。Furthermore, in the second cycle of the E stage, the selector 45
The output 94.5OA of 0 is set to the W register 480, and the contents of the W register 480 are set to the W2 register 481.

これらも、マイクロ命令記憶袋［４００のマイクロプロ
グラムにより制御れる。Ｗルジスタ４８０には、第６図
（ｂ）の上側の様な右詰めの演算結果が得られる。この
様な動作は命令毎に１回行われるので、Ｗ２レジスタ４
８１には、該命令よりさらに１命令前の右詰め結果が得
られる。These are also controlled by microprograms in the microinstruction storage bag [400]. In the W register 480, a right-aligned calculation result as shown in the upper part of FIG. 6(b) is obtained. Since this kind of operation is performed once for each instruction, W2 register 4
81, the right-justified result of one instruction before the instruction is obtained.

一方、本発明で対象とする１０進除算命令ではＥステー
ジが数サイクルある（Ｎサイクルとする）、サイクル数
をデータに依存する。被除数に対し除算を繰返し実行し
、第（Ｎ−２）サイクルにおいてＸレジスタ４１０に、
第１２図（ａ）に示すように、商が右詰め、剰余が左詰
めで格納される。このサイクルでは、シフタ４６０が入
力セレクタ４５０で該Ｘレジスタ４１０がセレクトされ
、シフタ４６０で（Ｌ□＋１）バイトの左方向へのサイ
クリック・シフト動作が行われる。したがって、第（Ｎ
−１）サイクルにおいては、第１２図（ｂ）に示す形式
で商と剰余がＸレジスタ４１０に格納される。また、第
（Ｎ−２）サイクルでは、Ｗルジスタ４８０へのセット
がマイクロ命令記憶装置４００のマイクロ命令によって
指示され、第１２図（ａ）の形式で演算結果がＷルジス
タ４８０に格納される。第Ｎサイクルでは、１０進加減
算命令の場合と同様、演算結果とストレージに書込むバ
イト位置あわせの為のシフト動作が実行される。、Ｗル
ジスタ４８０の内容のＷ２レジスタ４８１へのセットは
、前述の１０進加減算命令の場合と同じである。On the other hand, in the decimal division instruction targeted by the present invention, the E stage has several cycles (assumed to be N cycles), and the number of cycles depends on the data. Division is repeatedly executed on the dividend, and in the (N-2)th cycle, the
As shown in FIG. 12(a), the quotient is stored right-justified and the remainder is stored left-justified. In this cycle, the X register 410 is selected by the input selector 450 of the shifter 460, and the shifter 460 performs a cyclic shift operation of (L□+1) bytes to the left. Therefore, the (N
-1) In the cycle, the quotient and remainder are stored in the X register 410 in the format shown in FIG. 12(b). In the (N-2)th cycle, setting to the W register 480 is instructed by a microinstruction in the microinstruction storage device 400, and the operation result is stored in the W register 480 in the format shown in FIG. 12(a). In the Nth cycle, as in the case of decimal addition/subtraction instructions, a shift operation is performed to align the operation result with the byte position to be written to the storage. , the contents of the W register 480 are set in the W2 register 481 in the same way as in the case of the decimal addition/subtraction instruction described above.

Ｐステージでは、第１オペランド即ち演算結果の書き込
みアドレス情報が線４０Ａを介してアドレス変換器５２
に送られ実アドレス変換されて実アドレスレジスタ５４
にセットされる。一方、Ｓレジスタ４７０の演算結果は
線４０Ｂを介してレジスタ５６にセットされる。In the P stage, the write address information of the first operand, that is, the operation result, is sent to the address converter 52 via the line 40A.
The real address is converted and sent to the real address register 54.
is set to On the other hand, the operation result of S register 470 is set in register 56 via line 40B.

Ｓステージでは、第１図の実アドレスレジスタ５４を用
いてレジスタ５６の内容がバッファストレージ３４．３
５へ書き込まれる。In the S stage, the contents of the register 56 are stored in the buffer storage 34.3 using the real address register 54 of FIG.
5.

命令３のＬステージでは、第８図のＷルジスタ４８０、
Ｗ２レジスタ４８１にはそれぞれ命令２．１の右詰め演
算結果がセットされており、命令３と２のｏＷ条件の検
出結果を示す７０Ａ、７１Ａ、及び命令３と同じ＜ＯＷ
条件の検出結果を示す線７２Ａ、７３Ａにより、それぞ
れセレクタ４９０．４９１で先に示した動作が行われる
。このとき、たとえば線７１Ａと７３Ａが同時に′１′
”となった場合、即ち、命令１及び２の演算結果を命令
３の第１オペランドデータとして使用する場合、線７１
Ａを優先して命令２の演算結果を使用して演算する。例
えば線７１Ａが１１１　″となった場合、命令３と２の
第１オペランドが○ＳＣを生じたことを意味する。この
時、線３６Ａには、バッファストレージ３４から読み出
され、アライナ３６で右詰めにされた命令３の第１オペ
ランドデータが入力されるが、これは命令２の演算結果
が格納される前の値であるため、正しい演算ができない
。正しい演算が行うためには命令２の演算結果を命令３
の第１オペランドデータとする必要があるので、セレク
タ４９０でＷルジスタ４８０の出力線４８０Ａにおきか
える。このとき、アライナ３６で行ったと同等の操作を
施す必要があるため、Ｗルジスタ４８０には右詰めの演
算結果を入れ、また、セレクタ４８０では不要なオペラ
ンド位置にゼロがうめ込まれる。In the L stage of instruction 3, the W registor 480 in FIG.
The right-justified operation result of instruction 2.1 is set in the W2 register 481, and 70A, 71A, which indicates the detection result of the oW condition of instructions 3 and 2, and <OW same as instruction 3.
According to the lines 72A and 73A indicating the detection results of the conditions, the operations shown above are performed by the selectors 490 and 491, respectively. At this time, for example, the lines 71A and 73A are simultaneously '1'.
”, that is, when the operation results of instructions 1 and 2 are used as the first operand data of instruction 3, line 71
The calculation is performed using the calculation result of instruction 2, giving priority to A. For example, if line 71A becomes 111'', it means that the first operands of instructions 3 and 2 produce ○SC. The packed first operand data of instruction 3 is input, but since this is the value before the operation result of instruction 2 is stored, correct operation cannot be performed. Instruction 3 for the calculation result
Since it needs to be the first operand data, the selector 490 replaces it with the output line 480A of the W register 480. At this time, since it is necessary to perform the same operation as that performed by the aligner 36, the right-justified operation result is input into the W register 480, and zeros are inserted into unnecessary operand positions in the selector 480.

このようにして、命令２及び１の演算結果を命令３の演
算に使用することができる。命令３のＥステージでも同
様に右づめの演算結果をＷルジスタ４８０にセットして
おくことにより、命令３と次の命令（命令４）の間でも
連続して上記演算結果の引き渡しを行うことができる。In this way, the operation results of instructions 2 and 1 can be used for the operation of instruction 3. Similarly, in the E stage of instruction 3, by setting the right-justified operation result in the W register 480, the above operation result can be passed continuously between instruction 3 and the next instruction (instruction 4). .

特に本発明で対象とする１０進除算命令では、ストレー
ジ３４．３５に対しては演算結果が第５図の形式で格納
されるのに対し、先行命令の演算結果を後続命令に引き
渡す為のデータレジスタであるＷルジスタ４８０．Ｗ２
レジスタ４８１には、第１２図（ａ）の形式、すなわち
商が右詰めにして格納される為、商をオペランドアップ
アラウンドすることが可能となる。In particular, in the decimal division instruction targeted by the present invention, the operation result is stored in the storage 34.35 in the format shown in Figure 5, whereas the data for passing the operation result of the preceding instruction to the succeeding instruction is W register 480. W2
Since the register 481 stores the quotient in the format shown in FIG. 12(a), ie, right-aligned, the quotient can be operand-up-around.

第４図（Ｃ）のタイムチャートは、以上で述べた実施例
において、命令１が１０進除算命令、命令２．３が命令
ｌの商に対して演算を行う１０進加減算命令である場合
を示したものである。この場合、命令２，３．４のＤス
テージの開始は１サイクル遅らされ１代わりにＤ′ステ
ージが起動されて、ＯＷ制御回路１１が動作する。第４
図（Ｃ）に示すように命令２，３．４のＤステージを１
サイクル遅らせても、演算結果は２サイクルピツチに得
られ、従来方式でＯ２０が無い場合の第４図（、）と同
じ性能が得られる。一方、１０進除算命令の商に対する
オペランドラップアラウンドを持たない情報処理装置で
は、ステージ制御回路によって次命令のオペランド読出
しが遅らされるため、第４図（ｂ）の様なタイムチャー
１−になる。The time chart in FIG. 4(C) shows the case where instruction 1 is a decimal division instruction and instruction 2.3 is a decimal addition/subtraction instruction that operates on the quotient of instruction l in the embodiment described above. This is what is shown. In this case, the start of the D stage of instructions 2, 3.4 is delayed by one cycle, and the D' stage is activated instead, so that the OW control circuit 11 operates. Fourth
As shown in figure (C), the D stage of instruction 2, 3.4 is set to 1.
Even if the cycle is delayed, the calculation results are obtained at two cycle intervals, and the same performance as in FIG. 4 (,) in the conventional system without O20 can be obtained. On the other hand, in an information processing device that does not have operand wraparound for the quotient of a decimal division instruction, the readout of the operand of the next instruction is delayed by the stage control circuit. Become.

通常、プログラムでは、１０進除算命令の後続命令では
、該除算命令で求めた商を参照する場合が大部分であり
、本発明により処理性能の向上が実現される。Normally, in most programs, instructions subsequent to a decimal division instruction refer to the quotient obtained by the division instruction, and the present invention can improve processing performance.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、先行する１０進除算命令が変更しよう
とする記憶領域の一部又全部を後続の命令がオペランド
データとして使用する場合、ストレージを介すことなく
演算器内で先行の１０進除算命令の演算結果を後続の命
令に引き渡すことができるので、後続命令の処理が早期
に開始でき。According to the present invention, when a subsequent instruction uses part or all of the storage area to be changed by the preceding decimal division instruction as operand data, the preceding decimal division instruction is used within the arithmetic unit without going through storage. Since the result of the division instruction can be passed to the subsequent instruction, processing of the subsequent instruction can be started early.

従来生じていたパイプラインの乱れをなくして処理の高
速化が行える効果がある。This has the effect of speeding up processing by eliminating pipeline disturbances that conventionally occur.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図は本発明の一実施例のブロック図、第
３＠はＳＳ命令のフォーマット例を示す図、第４図（ａ
）、（ｂ）及び（ｃ）は従来と本発明におけるパイプラ
イン動作を示す図、第５図は１０進除算命令のオペラン
ドを示す図、第６図（ａ）。 （ｂ）は第２図のアライナ３６．３７及び第８図のシッ
ク４６０の動作を説明する図、第７図は第２図のＯ８Ｃ
検出回路２０の構成例を示す図、第８図は第２図の演算
器４０の構成例を示す図、第９図は第１図のＯＷ制御回
路１１の構成例を示す図、第１０図は第９図の比較回路
１０４の具体例を示す図、第１１図（ａ）、（ｂ）及び
（ｃ）は○Ｗ制御回路１１の動作を説明する図、第１２
図は１０進除算命令における演算器４０の動作を説明す
る図である。 １０・・・命令レジスタ、　　１１・・・○Ｗ制御回路
、１２・・・汎用レジスタ、　　１４．１５・・・アド
レス加算器、　２０・・・Ｏ８Ｃ検出回路、３４．３５
・・・バッファストレージ、第　　３　　図 第　　４　　図 （の ４牟４　ニー＝−島一ユＥＰＳ 第　　１０　　図 鉛） （ｂ） （Ｃ）1 and 2 are block diagrams of one embodiment of the present invention, 3rd @ is a diagram showing an example of the format of the SS instruction, and 4th (a)
), (b) and (c) are diagrams showing pipeline operations in the conventional and the present invention, FIG. 5 is a diagram showing operands of a decimal division instruction, and FIG. 6 (a). (b) is a diagram explaining the operation of the aligners 36 and 37 in FIG. 2 and the chic 460 in FIG. 8, and FIG.
FIG. 8 is a diagram showing a configuration example of the detection circuit 20, FIG. 8 is a diagram showing a configuration example of the arithmetic unit 40 in FIG. 2, FIG. 9 is a diagram showing a configuration example of the OW control circuit 11 in FIG. 1, and FIG. 11 is a diagram showing a specific example of the comparison circuit 104 in FIG. 9, FIGS.
The figure is a diagram illustrating the operation of the arithmetic unit 40 in a decimal division instruction. 10... Instruction register, 11...○W control circuit, 12... General purpose register, 14.15... Address adder, 20... O8C detection circuit, 34.35
・・・Buffer storage, Figure 3 Figure 4 (4 pieces of EPS Figure 10) (b) (C)

Claims (1)

【特許請求の範囲】[Claims] （１）パイプライン制御方式をとる情報処理装置におい
て、ストレージから読み出したオペランドデーダに対し
て１０進除算演算を施し、その演算結果として商と剰余
をストレージに格納する１０進除算命令の処理の際に、
該１０進除算命令が格納する記憶領域の商の一部又は全
部を後続の命令がオペランドデータとして使用するかど
うかチェックする手段と、後続の命令がオペランドデー
タとして使用する場合、前記１０進除算命令のストレー
ジへの格納処理を待たずして、該１０進除算命令の演算
結果である商を後続命令のオペランドデータとして引き
渡す手段とを有することを特徴とする情報処理装置。(1) In an information processing device that uses a pipeline control method, when processing a decimal division instruction that performs a decimal division operation on the operand data read from storage and stores the quotient and remainder in storage as the result of the operation. To,
means for checking whether or not a subsequent instruction uses part or all of the quotient of a storage area stored by the decimal division instruction as operand data; and when the subsequent instruction uses the quotient as operand data, the decimal division instruction; 1. An information processing apparatus comprising: means for delivering a quotient, which is an operation result of the decimal division instruction, as operand data to a subsequent instruction without waiting for storage processing in a storage.