JPS61251320A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPS61251320A JPS61251320A JP9290385A JP9290385A JPS61251320A JP S61251320 A JPS61251320 A JP S61251320A JP 9290385 A JP9290385 A JP 9290385A JP 9290385 A JP9290385 A JP 9290385A JP S61251320 A JPS61251320 A JP S61251320A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明はパルス変調回路、特にパルス幅変調回路に関す
る。
る。
B0発明の概要
本発明は、入力信号に対してパルス1変allを行なう
パルス幅変調回路において、 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、変調すべき入力データに応
じて前記シフトレジスタの出力信号を選択する第1およ
び第2のデータセレクタと、所定の選択時間の割合に沿
って前記第1および第2データセレクタの出力信号を選
択する選択回路とを備えることにより、 簡単な回路構成によって多数の入力信号をパルス嘱変調
することができ、これによって高い分解能を実現せしめ
るとともに、変調信号の周期を短くして復調時に発生す
るリップル率を低減することができるようにしたもので
ある。
パルス幅変調回路において、 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、変調すべき入力データに応
じて前記シフトレジスタの出力信号を選択する第1およ
び第2のデータセレクタと、所定の選択時間の割合に沿
って前記第1および第2データセレクタの出力信号を選
択する選択回路とを備えることにより、 簡単な回路構成によって多数の入力信号をパルス嘱変調
することができ、これによって高い分解能を実現せしめ
るとともに、変調信号の周期を短くして復調時に発生す
るリップル率を低減することができるようにしたもので
ある。
C1従来の技術
従来、パルス変調方式による信号伝送システムは、元の
アナログ信号を標本化し、これにパルス変vI4を施し
て伝送し、受信側で再びアナログ信号に復調するように
構成されている。パルス変調方式には、大別して、アナ
ログ方式とディジタル方式とがあり、前者にはパルス振
幅変調(PAM)、パルス@変調(PWM)など、後者
にはパルス符号変[(PCM)などの方式がある。アナ
ログ方式J”l: KPv4回路が簡単に構成できる反
面、外来ノイズに弱い面があるのに対して、ディジタル
方式では変復調回路が比較的複雑になるが外米ノイズに
対しては強いという基本的な特性がある凸これらの中で
PWM方式は、アナログ方式なので変復調回路が容易に
実現できる上に、アナログ方式の他の方式と比べて外来
ノイズ、特に同相ノイズに強い特性があるために、信号
伝送に限らず、スイツテンダ電源の駆動回路なども含め
て、広く利用されている。
アナログ信号を標本化し、これにパルス変vI4を施し
て伝送し、受信側で再びアナログ信号に復調するように
構成されている。パルス変調方式には、大別して、アナ
ログ方式とディジタル方式とがあり、前者にはパルス振
幅変調(PAM)、パルス@変調(PWM)など、後者
にはパルス符号変[(PCM)などの方式がある。アナ
ログ方式J”l: KPv4回路が簡単に構成できる反
面、外来ノイズに弱い面があるのに対して、ディジタル
方式では変復調回路が比較的複雑になるが外米ノイズに
対しては強いという基本的な特性がある凸これらの中で
PWM方式は、アナログ方式なので変復調回路が容易に
実現できる上に、アナログ方式の他の方式と比べて外来
ノイズ、特に同相ノイズに強い特性があるために、信号
伝送に限らず、スイツテンダ電源の駆動回路なども含め
て、広く利用されている。
パルス幅変調方式における変調前の入力信号と変調後の
出力信号の関係は第3図のように示される。すなわち、
サンプリングダイムTC毎にブータラ標本化し、そのサ
ンプリングデータをパルス幅THに対応させるようにし
ている。第3図においてアナログ信号のフルスケールt
K、サンプリングデータをeとすれば一般的にe /E
= TH/ T Cの関係となる。
出力信号の関係は第3図のように示される。すなわち、
サンプリングダイムTC毎にブータラ標本化し、そのサ
ンプリングデータをパルス幅THに対応させるようにし
ている。第3図においてアナログ信号のフルスケールt
K、サンプリングデータをeとすれば一般的にe /E
= TH/ T Cの関係となる。
前記のようなパルス振幅変調信号を復調するには。
パルス信号を平滑化する低域ろ波器が用いられる〇この
低域ろ波器は、例えば第4図に示すように抵抗Rおよび
コンデンサCで構成される。第4図に示す低域ろ波器に
第5図(a)のような方形波のパルス幅変調信号を・入
力すると、第1Q(b)のような平滑化され比信号が出
力され、これによって変調する前の元のアナログ信号を
再生することができる〇第4−の低域ろ波器のFIFF
定数TDはTD=R・Cで表わされるが、この時定紋T
Dは信号伝送の面からみろと第5図(b)のT5期間に
示すように云搬遅れとなる。また第4図の低域ろ波器の
出力乍号には第5図(b)のvH−VL間に示すような
脈動分(リップル)が残ってしまう。いま第5図(a)
、 (b) 2>ら前記低域ろ波器の出力電a:vは
次式で表わされる。
低域ろ波器は、例えば第4図に示すように抵抗Rおよび
コンデンサCで構成される。第4図に示す低域ろ波器に
第5図(a)のような方形波のパルス幅変調信号を・入
力すると、第1Q(b)のような平滑化され比信号が出
力され、これによって変調する前の元のアナログ信号を
再生することができる〇第4−の低域ろ波器のFIFF
定数TDはTD=R・Cで表わされるが、この時定紋T
Dは信号伝送の面からみろと第5図(b)のT5期間に
示すように云搬遅れとなる。また第4図の低域ろ波器の
出力乍号には第5図(b)のvH−VL間に示すような
脈動分(リップル)が残ってしまう。いま第5図(a)
、 (b) 2>ら前記低域ろ波器の出力電a:vは
次式で表わされる。
信号立上0時の電1EVup = (E−V ) (1
−8″″TV″rD)+v ・・・・・・・・・・・・(1) 信号立下り時の電圧vdo■=(0−V−)・(1−8
−TL/TD 、 +。
−8″″TV″rD)+v ・・・・・・・・・・・・(1) 信号立下り時の電圧vdo■=(0−V−)・(1−8
−TL/TD 、 +。
・・・・・・・・・・・・(2)
(但し、V″″は直前のVの値である)また、第5図(
a)におけるパルス信号のTHとTI。
a)におけるパルス信号のTHとTI。
が等しい(チューティ比50に)場会のリップル含vH
−v4゜ M率□は次の第1表の如く示される。
−v4゜ M率□は次の第1表の如く示される。
■
第 1 表
上記第1表において、リップル率0.9イの時、パルス
偏愛vA信号のサイクルタイムT’Cは、T C” T
D/25 ・・・・・・・・・・・・・・・(3)とな
る。これに対してリップル率0.3にの時、パルス幅変
調イぎ号のサイクルタイムTCは、TC” TD/10
0 °°、、、°−−−−゛−°゛f4)となる。こ
れら+33 、 f4)式により、復調時の信号に含ま
れるリップル率を小ごくするには・(ルス@変調信号の
サイクルタイムTCを小さくす几ば艮いことがわかる。
偏愛vA信号のサイクルタイムT’Cは、T C” T
D/25 ・・・・・・・・・・・・・・・(3)とな
る。これに対してリップル率0.3にの時、パルス幅変
調イぎ号のサイクルタイムTCは、TC” TD/10
0 °°、、、°−−−−゛−°゛f4)となる。こ
れら+33 、 f4)式により、復調時の信号に含ま
れるリップル率を小ごくするには・(ルス@変調信号の
サイクルタイムTCを小さくす几ば艮いことがわかる。
ここで第6図に従来のパルス幅変調回路の一例を示す。
第6図において、1はフリップ70ツブで構成された8
ビツトシフトレジスタである。この8ピツトシフトレジ
スタ1には第7図に示すようなりロックパルスCLKお
よびリセットパルスCLRが入力され、パルス幅の異な
る8個のパルス信号A〜Hをデータセレクタ2に出力す
る。データセレクタ2は入力される7−タX l 、
X 2*X5に応じて前記パルス信号A−Hのうち1個
のパルス信号を次の第2表の如く選択して出力する。
ビツトシフトレジスタである。この8ピツトシフトレジ
スタ1には第7図に示すようなりロックパルスCLKお
よびリセットパルスCLRが入力され、パルス幅の異な
る8個のパルス信号A〜Hをデータセレクタ2に出力す
る。データセレクタ2は入力される7−タX l 、
X 2*X5に応じて前記パルス信号A−Hのうち1個
のパルス信号を次の第2表の如く選択して出力する。
(以下余白)
第 2 表
このようにしてX l * X 2 # x5の3ビツ
トのデータ(x1+ 2Xx2 + 2 XX5 )
f ノ: ルス幅変調することができる。
トのデータ(x1+ 2Xx2 + 2 XX5 )
f ノ: ルス幅変調することができる。
D0発明が屏決しようとする問題点
上記のように構成された変調回路では、出力データの分
解能によってサンプリング時間内のクロック数を分解能
と同一、又はそれ以上にとる必要がある。第6図の回路
の場合、入力データ3ビツトで分解能が23=8である
ため、サンプリング時間内のクロック数は9となる。従
って例えば1000の分解能が必要である場合、サイク
ルタイムTCの間に1000のクロ・ツタパルスが必要
となる。ここで第5図(b)の云搬遅AT3を1049
秒以内、IJツブル″4を1に以内とする設計条件にお
いては、第4図に示す低域ろ波器の時定数をTD= 1
ミリ秒、第s図(a)のパルス信号のサイクルタイムT
C1kTC=40マイクロ秒以下としなけルばならない
。
解能によってサンプリング時間内のクロック数を分解能
と同一、又はそれ以上にとる必要がある。第6図の回路
の場合、入力データ3ビツトで分解能が23=8である
ため、サンプリング時間内のクロック数は9となる。従
って例えば1000の分解能が必要である場合、サイク
ルタイムTCの間に1000のクロ・ツタパルスが必要
となる。ここで第5図(b)の云搬遅AT3を1049
秒以内、IJツブル″4を1に以内とする設計条件にお
いては、第4図に示す低域ろ波器の時定数をTD= 1
ミリ秒、第s図(a)のパルス信号のサイクルタイムT
C1kTC=40マイクロ秒以下としなけルばならない
。
この為前記サイクルタイムTCの間に1000のクロッ
クパルスを入れる場合のクロックパルス周波数は、1/
1Jas/ 1000 = 25MHz以上にする必要
がある。しかしこのような回路を実現することは困難な
ごとである。
クパルスを入れる場合のクロックパルス周波数は、1/
1Jas/ 1000 = 25MHz以上にする必要
がある。しかしこのような回路を実現することは困難な
ごとである。
このようにデータ分解能を高くするにはクロック周波数
を高くする必要があるが、シフトレジスタの云搬遅れや
クロックの周波数安定性の問題であまり周波数を高くで
きない。
を高くする必要があるが、シフトレジスタの云搬遅れや
クロックの周波数安定性の問題であまり周波数を高くで
きない。
また、8ビツトシフトレジスタ1は基本的に分解能と同
数の7リツプ70ツブが必要であるため、1000の分
解能が必要なぶきは1oooの7リツプ70ツブを用意
しなければならない。このようにデータ分解能を高くす
るには多数の7リツプ70ツブが必要となり回路全体が
大形化し、回路を構成することが困難となる。
数の7リツプ70ツブが必要であるため、1000の分
解能が必要なぶきは1oooの7リツプ70ツブを用意
しなければならない。このようにデータ分解能を高くす
るには多数の7リツプ70ツブが必要となり回路全体が
大形化し、回路を構成することが困難となる。
本発明は上記の点に鑑みてなされたもので、簡単な回路
構成によって多数の入力信号をパルス幅変調することが
でき、これによって高い分解能を実現せしめるとともに
、変調信号の周期を短くして復調時に発生するリップル
率を低減することができるパルス幅変調回路を提供する
ことを目的としている。
構成によって多数の入力信号をパルス幅変調することが
でき、これによって高い分解能を実現せしめるとともに
、変調信号の周期を短くして復調時に発生するリップル
率を低減することができるパルス幅変調回路を提供する
ことを目的としている。
E3問題点を解決するための手段
本発明は、一定周波数のクロックパルスおよびリセット
パルスが入力されるシフトレジスタと、上位ビットと下
位ビットに分割された変調すべき入力データのうち下位
ピッ)IIデータが入力され、該入力データに応じて前
記シフトレジスタの出力信号を選択する第1のデータセ
レクタと、上位ビットと下位ビットに分割された変調す
べき入力データのうち上位ビット側データが入力され、
骸入力データに応じて前記シフトレジスタの出力信号を
選択する第2のデータセレクタと、所定の選択時間の割
合に沿って前記第1および第2データセレクタの出力信
号を選択する選択回路とを備えたことt特徴としている
。
パルスが入力されるシフトレジスタと、上位ビットと下
位ビットに分割された変調すべき入力データのうち下位
ピッ)IIデータが入力され、該入力データに応じて前
記シフトレジスタの出力信号を選択する第1のデータセ
レクタと、上位ビットと下位ビットに分割された変調す
べき入力データのうち上位ビット側データが入力され、
骸入力データに応じて前記シフトレジスタの出力信号を
選択する第2のデータセレクタと、所定の選択時間の割
合に沿って前記第1および第2データセレクタの出力信
号を選択する選択回路とを備えたことt特徴としている
。
20作 用
上記のように構成された回路において、前記選択回路の
選択時間の割合を、第1のデータセレクタに入力される
下位ビットの分解能に対応する時間だけ第2のデータセ
レクタの出力信号を選択した後、リセットパルスの1周
期に対応する時間だけ第1データセレクタの出力信号を
選択するように予め設定しておく。このように設定した
選択時間の割合に沿って第1および第2のデータセレク
タの出力信号の選択を繰〕返し行なう。この結果上位、
下位ビットを加えた入力データのパルス幅変調信号が得
られる。このような選択回路や動作により、簡単な回路
構成で多数の入力信号をパルス幅変調することができ、
しかも上記の動作によって得られたパルス幅変調信号の
サイクルタイムは非常に短くなシ、復調時のリップル含
有率は著しく低減される。
選択時間の割合を、第1のデータセレクタに入力される
下位ビットの分解能に対応する時間だけ第2のデータセ
レクタの出力信号を選択した後、リセットパルスの1周
期に対応する時間だけ第1データセレクタの出力信号を
選択するように予め設定しておく。このように設定した
選択時間の割合に沿って第1および第2のデータセレク
タの出力信号の選択を繰〕返し行なう。この結果上位、
下位ビットを加えた入力データのパルス幅変調信号が得
られる。このような選択回路や動作により、簡単な回路
構成で多数の入力信号をパルス幅変調することができ、
しかも上記の動作によって得られたパルス幅変調信号の
サイクルタイムは非常に短くなシ、復調時のリップル含
有率は著しく低減される。
G、実施例
以下、図面を参照しながら本発明の一実施例を説明する
。第1図において第6図と同一部分は同一符号を持って
示し、その説明は省略する。12 aは変調すべき入力
データのうち下位ビット、例えば下位3ピツ) x 1
. x 2 、 x 5が入力される第1のデータセレ
クタであるo12bは変調すべき入力データのうち上位
ビット、例えば上位3ビツトX%、x5.!5が入力さ
れる第2のデータセレクタである。これらデータセレク
タ12a、L2bはともに入力データに応じて8ビツト
シフトレジスタ1の出力パルスA〜Hのうちいずれかを
選択してスイッチ13に出力する。このスイッチ13は
後述の選択出力回路14の選択信号によって切換え制御
が行なわれるものである。選択出力回路14は、所定の
選択時間の割合に沿ってデータセレクタ12 a、【2
bの出力信号の選択を行なう回路である。ここで選択出
力回路14の選択時間の割合は、例えば第1のデータセ
レクタ12 aに入力される下位ピッ) X 1 *
X 2s X 5の分解能に対応する時間だけ第2のデ
ータセレクタ12 bの出力信号を選択した後、リセッ
トパルスCLHの1周期に対応する時間だけ第1データ
セレクタ12 aの出力信号を選択するように予め設定
しておく。
。第1図において第6図と同一部分は同一符号を持って
示し、その説明は省略する。12 aは変調すべき入力
データのうち下位ビット、例えば下位3ピツ) x 1
. x 2 、 x 5が入力される第1のデータセレ
クタであるo12bは変調すべき入力データのうち上位
ビット、例えば上位3ビツトX%、x5.!5が入力さ
れる第2のデータセレクタである。これらデータセレク
タ12a、L2bはともに入力データに応じて8ビツト
シフトレジスタ1の出力パルスA〜Hのうちいずれかを
選択してスイッチ13に出力する。このスイッチ13は
後述の選択出力回路14の選択信号によって切換え制御
が行なわれるものである。選択出力回路14は、所定の
選択時間の割合に沿ってデータセレクタ12 a、【2
bの出力信号の選択を行なう回路である。ここで選択出
力回路14の選択時間の割合は、例えば第1のデータセ
レクタ12 aに入力される下位ピッ) X 1 *
X 2s X 5の分解能に対応する時間だけ第2のデ
ータセレクタ12 bの出力信号を選択した後、リセッ
トパルスCLHの1周期に対応する時間だけ第1データ
セレクタ12 aの出力信号を選択するように予め設定
しておく。
次に上記のように設定した選択時間の割合に沿つて第1
および第2のデータセレクタ12a、12bの出力信号
の選択を繰り返し行なった場合の動作を述べる。いま第
1データセレクタ12 aの出力0UTIは変調すべき
入力データの下位3ピツ)xl、X2@X5に対しする
パルス幅の信号となシ、第2データセレクタ12 bの
出力0UT2は変調すべき入力データの上位3ビツト”
’4 m X 5 、 X 6に対応するパルス幅の
信号となる。いずれもリセットパルスCLRに同期して
連続的に出力される。
および第2のデータセレクタ12a、12bの出力信号
の選択を繰り返し行なった場合の動作を述べる。いま第
1データセレクタ12 aの出力0UTIは変調すべき
入力データの下位3ピツ)xl、X2@X5に対しする
パルス幅の信号となシ、第2データセレクタ12 bの
出力0UT2は変調すべき入力データの上位3ビツト”
’4 m X 5 、 X 6に対応するパルス幅の
信号となる。いずれもリセットパルスCLRに同期して
連続的に出力される。
まず下位3ビツトの分解能は25=8であるので、選択
出力回路14はリセットパルスCLRの8個分に相当す
る時間スイッチ13を0UT211に切換える。そして
その後リセットパルスCLHの1個分に相当する時間ス
イッチ13を0UTI@に切換え、この選択動作を繰り
返し行なう0これによって得られる出力信号OUTがr
HJレベルとなる時間を、連続する9個分のリセットパ
ルスCLHに相当する時間でみた場合、0UT2が「H
」レベルである時間の8倍とOUT 1がrHJレベル
である時間との和である。ここでリセットパルスCLR
1個分の周期で0UTIが「H」レベルとなる時間0U
TIHは、XL 、X2 、X5に対応するので 0UTIH=x1+X2X2 +x5x22+++++
+t+ +5)となり、また同様にリセットパルスCL
R1個分の周期で0UT2が「H」レベルとなる時間
0UT2Hは、X4 m ” 5 e X 6に対応す
るので0UT2H” XII+ x5X2 + X6X
2 −”・・ (61となる。
出力回路14はリセットパルスCLRの8個分に相当す
る時間スイッチ13を0UT211に切換える。そして
その後リセットパルスCLHの1個分に相当する時間ス
イッチ13を0UTI@に切換え、この選択動作を繰り
返し行なう0これによって得られる出力信号OUTがr
HJレベルとなる時間を、連続する9個分のリセットパ
ルスCLHに相当する時間でみた場合、0UT2が「H
」レベルである時間の8倍とOUT 1がrHJレベル
である時間との和である。ここでリセットパルスCLR
1個分の周期で0UTIが「H」レベルとなる時間0U
TIHは、XL 、X2 、X5に対応するので 0UTIH=x1+X2X2 +x5x22+++++
+t+ +5)となり、また同様にリセットパルスCL
R1個分の周期で0UT2が「H」レベルとなる時間
0UT2Hは、X4 m ” 5 e X 6に対応す
るので0UT2H” XII+ x5X2 + X6X
2 −”・・ (61となる。
従ってリセットパルスCLRI固分の周期で出力信号O
UTが「■」レベルとなる時間OUT■は、前記+5)
、 +6)式より、 OUT■= 0UTIH+ 0(JT2HX 8=x
l+X2X2 +X5X2 + (X4 +X5X2
+ x6X2 )X8 =X1+x2.X2+X5X2 +X1lX2 +
x5X2 +X6X2 ・・・・・・・・・・・・
−・(7)となる。この+71式は、出力信号OUTが
「H」レベルである時間が上位、下位合わせて6ピツト
のデータに対応していることを示している。すなわち第
1図の回路のように構成することによシ、リセットパル
スCLR9個分の時間をサンプリング時間とする6ビツ
トデータのパルス幅変調回路が得られることになる□尚
、第1図回−路のサンプリング時間は、リセットパルス
CLRIクロツクバルスCLK9個毎に入力するものと
すれば9×9=81 タロツク分の時間となる。
UTが「■」レベルとなる時間OUT■は、前記+5)
、 +6)式より、 OUT■= 0UTIH+ 0(JT2HX 8=x
l+X2X2 +X5X2 + (X4 +X5X2
+ x6X2 )X8 =X1+x2.X2+X5X2 +X1lX2 +
x5X2 +X6X2 ・・・・・・・・・・・・
−・(7)となる。この+71式は、出力信号OUTが
「H」レベルである時間が上位、下位合わせて6ピツト
のデータに対応していることを示している。すなわち第
1図の回路のように構成することによシ、リセットパル
スCLR9個分の時間をサンプリング時間とする6ビツ
トデータのパルス幅変調回路が得られることになる□尚
、第1図回−路のサンプリング時間は、リセットパルス
CLRIクロツクバルスCLK9個毎に入力するものと
すれば9×9=81 タロツク分の時間となる。
ここで第1図の回路によって得られるパルス幅変調信号
と従来の一般的なパルス@変調回路の出力信号とを第2
+9 (a) 、 (b)により比較してみる。第2
図(a) 、 (b)によると、両方の出力信号ともに
同一人力データを変調しており、サンプリングタイムT
Cは同一である。しかしながら本発明に係る第1図回路
の出力信号OUTは第2図(a)に示すようにパルス@
をサンプリングタイムTCの間に分散したかたちになっ
ており、見かけ上サイクルタイムTcsはその1/9と
見なすことができる。ここで「C1従来の技術」の項の
+31 、 +41式の説明で述べたように、サイクル
タイムを小さくすれば復調時のリップル含有率が低減で
きることがわかっている。従って第2図(a) 、 (
b)の信号を同一の低域ろ波器に通して復調した場合、
第2図(a)に示す信号〔本発明による変調信号〕の方
が第2図(b)に示す信号(従来回路による変調信号)
よりも1/9程度リップルを低減することができる。
と従来の一般的なパルス@変調回路の出力信号とを第2
+9 (a) 、 (b)により比較してみる。第2
図(a) 、 (b)によると、両方の出力信号ともに
同一人力データを変調しており、サンプリングタイムT
Cは同一である。しかしながら本発明に係る第1図回路
の出力信号OUTは第2図(a)に示すようにパルス@
をサンプリングタイムTCの間に分散したかたちになっ
ており、見かけ上サイクルタイムTcsはその1/9と
見なすことができる。ここで「C1従来の技術」の項の
+31 、 +41式の説明で述べたように、サイクル
タイムを小さくすれば復調時のリップル含有率が低減で
きることがわかっている。従って第2図(a) 、 (
b)の信号を同一の低域ろ波器に通して復調した場合、
第2図(a)に示す信号〔本発明による変調信号〕の方
が第2図(b)に示す信号(従来回路による変調信号)
よりも1/9程度リップルを低減することができる。
また、第1図の回路は、6ビツトの入力データをパルス
幅変調することができるが、従来の変調回路で6ビツト
の分解能を実現するためには26=64 ビットのシ
フトレジスタとデータセレクタが必要となり、回路構成
が非常に大型化してしまう。
幅変調することができるが、従来の変調回路で6ビツト
の分解能を実現するためには26=64 ビットのシ
フトレジスタとデータセレクタが必要となり、回路構成
が非常に大型化してしまう。
これに対し本発明の第1図回路によれば、1個の8ピツ
トシフトレジスタと2個の8ビツトデータセレクタとで
実現することが可能となシ、回路構成が非常lC簡単化
される。
トシフトレジスタと2個の8ビツトデータセレクタとで
実現することが可能となシ、回路構成が非常lC簡単化
される。
H1発明の効果
以上のように本発明によれば次のような効果が得られる
。すなわち、 fl) fmすべきデータを分割して入力し選択回路
によって選択するように構成したので、シフトレジスタ
と8g1および第2データセレクタ[要求ざ几るビット
数はデータの分解能の平方根に相当する教で済む。この
為簡単な回路構成によって多数の入力信号をパルス@変
調することができ、高い分解能を実現することができる
。
。すなわち、 fl) fmすべきデータを分割して入力し選択回路
によって選択するように構成したので、シフトレジスタ
と8g1および第2データセレクタ[要求ざ几るビット
数はデータの分解能の平方根に相当する教で済む。この
為簡単な回路構成によって多数の入力信号をパルス@変
調することができ、高い分解能を実現することができる
。
(2)変調信号の周期を著しく短くすることができる。
この為復調時に発生するリップル率を低減することがで
きる□
きる□
第1図は本発明の一実施例を示す回路図、第2図(a)
、 (b) Fi第1図回路の出力信号と従来回路の
出力信号を比較した出力波形図、第3図はパルス−変調
方式を説明する為の信号波形図、第41図は低域ろ波器
の一例を示す回路図、第5図(a) 、 (b)にパル
ス幅変調信号とその復調時の信号を説明する為の信号波
形図、第6図は従来のパルス幅変調回路の一例を示すブ
ロック°図、第7図は第6図の動作を説明するタイムチ
ャートである。 1・・・8ビツトシフトレジスタ、12a、t2b・・
・データセレクタ、 13・・・スイッチ、14・・・
選択出力回路〇第3図 イち@19乏形〔シフ 第4図 回WI図 口 第5図 イ容逓1*+≧図 第6図 ブロック口 入力¥り 第7図 タイムナプート 手続補正書(方式) 昭和60年特許a第92908号 2、発明の名称 パルス幅変調回路 3、補正をする者 事件との関係 出願人 (810)株式会社 明 電 舎 4、代理人〒104 東京都中央区明石町1番29号 捷済会ビル電話03(
545)2251f代表) 7補正の内容 明細書第21頁第14行目から同書同頁第16行目に記
載の「第2崗(−9(荀」を「第2図」と補正する。 以上。
、 (b) Fi第1図回路の出力信号と従来回路の
出力信号を比較した出力波形図、第3図はパルス−変調
方式を説明する為の信号波形図、第41図は低域ろ波器
の一例を示す回路図、第5図(a) 、 (b)にパル
ス幅変調信号とその復調時の信号を説明する為の信号波
形図、第6図は従来のパルス幅変調回路の一例を示すブ
ロック°図、第7図は第6図の動作を説明するタイムチ
ャートである。 1・・・8ビツトシフトレジスタ、12a、t2b・・
・データセレクタ、 13・・・スイッチ、14・・・
選択出力回路〇第3図 イち@19乏形〔シフ 第4図 回WI図 口 第5図 イ容逓1*+≧図 第6図 ブロック口 入力¥り 第7図 タイムナプート 手続補正書(方式) 昭和60年特許a第92908号 2、発明の名称 パルス幅変調回路 3、補正をする者 事件との関係 出願人 (810)株式会社 明 電 舎 4、代理人〒104 東京都中央区明石町1番29号 捷済会ビル電話03(
545)2251f代表) 7補正の内容 明細書第21頁第14行目から同書同頁第16行目に記
載の「第2崗(−9(荀」を「第2図」と補正する。 以上。
Claims (1)
- 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、上位ビットと下位ビットに
分割された変調すべき入力データのうち下位ビット側デ
ータが入力され、該入力データに応じて前記シフトレジ
スタの出力信号を選択する第1のデータセレクタと、上
位ビットと下位ビットに分割された変調すべき入力デー
タのうち上位ビット側データが入力され、該入力データ
に応じて前記シフトレジスタの出力信号を選択する第2
のデータセレクタと、所定の選択時間の割合に沿つて前
記第1および第2データセレクタの出力信号を選択する
選択回路とを備えたことを特徴とするパルス幅変調回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9290385A JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9290385A JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61251320A true JPS61251320A (ja) | 1986-11-08 |
Family
ID=14067433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9290385A Pending JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61251320A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01243889A (ja) * | 1988-03-25 | 1989-09-28 | Janome Sewing Mach Co Ltd | ステッピングモータの制御装置 |
WO2001071914A1 (en) * | 2000-03-23 | 2001-09-27 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
-
1985
- 1985-04-30 JP JP9290385A patent/JPS61251320A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01243889A (ja) * | 1988-03-25 | 1989-09-28 | Janome Sewing Mach Co Ltd | ステッピングモータの制御装置 |
WO2001071914A1 (en) * | 2000-03-23 | 2001-09-27 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
US6747778B2 (en) | 2000-03-23 | 2004-06-08 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
US6934458B2 (en) | 2000-03-23 | 2005-08-23 | Marconi Uk International Property Ltd. | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
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