JPS61251320A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPS61251320A JPS61251320A JP9290385A JP9290385A JPS61251320A JP S61251320 A JPS61251320 A JP S61251320A JP 9290385 A JP9290385 A JP 9290385A JP 9290385 A JP9290385 A JP 9290385A JP S61251320 A JPS61251320 A JP S61251320A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はパルス変調回路、特にパルス幅変調回路に関す
る。
る。
Ｂ０発明の概要
本発明は、入力信号に対してパルス１変ａｌｌを行なう
パルス幅変調回路において、 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、変調すべき入力データに応
じて前記シフトレジスタの出力信号を選択する第１およ
び第２のデータセレクタと、所定の選択時間の割合に沿
って前記第１および第２データセレクタの出力信号を選
択する選択回路とを備えることにより、 簡単な回路構成によって多数の入力信号をパルス嘱変調
することができ、これによって高い分解能を実現せしめ
るとともに、変調信号の周期を短くして復調時に発生す
るリップル率を低減することができるようにしたもので
ある。
パルス幅変調回路において、 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、変調すべき入力データに応
じて前記シフトレジスタの出力信号を選択する第１およ
び第２のデータセレクタと、所定の選択時間の割合に沿
って前記第１および第２データセレクタの出力信号を選
択する選択回路とを備えることにより、 簡単な回路構成によって多数の入力信号をパルス嘱変調
することができ、これによって高い分解能を実現せしめ
るとともに、変調信号の周期を短くして復調時に発生す
るリップル率を低減することができるようにしたもので
ある。
Ｃ１従来の技術
従来、パルス変調方式による信号伝送システムは、元の
アナログ信号を標本化し、これにパルス変ｖＩ４を施し
て伝送し、受信側で再びアナログ信号に復調するように
構成されている。パルス変調方式には、大別して、アナ
ログ方式とディジタル方式とがあり、前者にはパルス振
幅変調（ＰＡＭ）、パルス＠変調（ＰＷＭ）など、後者
にはパルス符号変［（ＰＣＭ）などの方式がある。アナ
ログ方式Ｊ”ｌ： ＫＰｖ４回路が簡単に構成できる反
面、外来ノイズに弱い面があるのに対して、ディジタル
方式では変復調回路が比較的複雑になるが外米ノイズに
対しては強いという基本的な特性がある凸これらの中で
ＰＷＭ方式は、アナログ方式なので変復調回路が容易に
実現できる上に、アナログ方式の他の方式と比べて外来
ノイズ、特に同相ノイズに強い特性があるために、信号
伝送に限らず、スイツテンダ電源の駆動回路なども含め
て、広く利用されている。
アナログ信号を標本化し、これにパルス変ｖＩ４を施し
て伝送し、受信側で再びアナログ信号に復調するように
構成されている。パルス変調方式には、大別して、アナ
ログ方式とディジタル方式とがあり、前者にはパルス振
幅変調（ＰＡＭ）、パルス＠変調（ＰＷＭ）など、後者
にはパルス符号変［（ＰＣＭ）などの方式がある。アナ
ログ方式Ｊ”ｌ： ＫＰｖ４回路が簡単に構成できる反
面、外来ノイズに弱い面があるのに対して、ディジタル
方式では変復調回路が比較的複雑になるが外米ノイズに
対しては強いという基本的な特性がある凸これらの中で
ＰＷＭ方式は、アナログ方式なので変復調回路が容易に
実現できる上に、アナログ方式の他の方式と比べて外来
ノイズ、特に同相ノイズに強い特性があるために、信号
伝送に限らず、スイツテンダ電源の駆動回路なども含め
て、広く利用されている。
パルス幅変調方式における変調前の入力信号と変調後の
出力信号の関係は第３図のように示される。すなわち、
サンプリングダイムＴＣ毎にブータラ標本化し、そのサ
ンプリングデータをパルス幅ＴＨに対応させるようにし
ている。第３図においてアナログ信号のフルスケールｔ
Ｋ、サンプリングデータをｅとすれば一般的にｅ ／Ｅ
＝ ＴＨ／ Ｔ Ｃの関係となる。
出力信号の関係は第３図のように示される。すなわち、
サンプリングダイムＴＣ毎にブータラ標本化し、そのサ
ンプリングデータをパルス幅ＴＨに対応させるようにし
ている。第３図においてアナログ信号のフルスケールｔ
Ｋ、サンプリングデータをｅとすれば一般的にｅ ／Ｅ
＝ ＴＨ／ Ｔ Ｃの関係となる。
前記のようなパルス振幅変調信号を復調するには。
パルス信号を平滑化する低域ろ波器が用いられる〇この
低域ろ波器は、例えば第４図に示すように抵抗Ｒおよび
コンデンサＣで構成される。第４図に示す低域ろ波器に
第５図（ａ）のような方形波のパルス幅変調信号を・入
力すると、第１Ｑ（ｂ）のような平滑化され比信号が出
力され、これによって変調する前の元のアナログ信号を
再生することができる〇第４−の低域ろ波器のＦＩＦＦ
定数ＴＤはＴＤ＝Ｒ・Ｃで表わされるが、この時定紋Ｔ
Ｄは信号伝送の面からみろと第５図（ｂ）のＴ５期間に
示すように云搬遅れとなる。また第４図の低域ろ波器の
出力乍号には第５図（ｂ）のｖＨ−ＶＬ間に示すような
脈動分（リップル）が残ってしまう。いま第５図（ａ）
、 （ｂ） ２＞ら前記低域ろ波器の出力電ａ：ｖは
次式で表わされる。
低域ろ波器は、例えば第４図に示すように抵抗Ｒおよび
コンデンサＣで構成される。第４図に示す低域ろ波器に
第５図（ａ）のような方形波のパルス幅変調信号を・入
力すると、第１Ｑ（ｂ）のような平滑化され比信号が出
力され、これによって変調する前の元のアナログ信号を
再生することができる〇第４−の低域ろ波器のＦＩＦＦ
定数ＴＤはＴＤ＝Ｒ・Ｃで表わされるが、この時定紋Ｔ
Ｄは信号伝送の面からみろと第５図（ｂ）のＴ５期間に
示すように云搬遅れとなる。また第４図の低域ろ波器の
出力乍号には第５図（ｂ）のｖＨ−ＶＬ間に示すような
脈動分（リップル）が残ってしまう。いま第５図（ａ）
、 （ｂ） ２＞ら前記低域ろ波器の出力電ａ：ｖは
次式で表わされる。
信号立上０時の電１ＥＶｕｐ ＝ （Ｅ−Ｖ ） （１
−８″″ＴＶ″ｒＤ）＋ｖ ・・・・・・・・・・・・（１） 信号立下り時の電圧ｖｄｏ■＝（０−Ｖ−）・（１−８
−ＴＬ／ＴＤ 、 ＋。
−８″″ＴＶ″ｒＤ）＋ｖ ・・・・・・・・・・・・（１） 信号立下り時の電圧ｖｄｏ■＝（０−Ｖ−）・（１−８
−ＴＬ／ＴＤ 、 ＋。
・・・・・・・・・・・・（２）
（但し、Ｖ″″は直前のＶの値である）また、第５図（
ａ）におけるパルス信号のＴＨとＴＩ。
ａ）におけるパルス信号のＴＨとＴＩ。
が等しい（チューティ比５０に）場会のリップル含ｖＨ
−ｖ４゜ Ｍ率□は次の第１表の如く示される。
−ｖ４゜ Ｍ率□は次の第１表の如く示される。
■
第 １ 表
上記第１表において、リップル率０．９イの時、パルス
偏愛ｖＡ信号のサイクルタイムＴ’Ｃは、Ｔ Ｃ” Ｔ
Ｄ／２５ ・・・・・・・・・・・・・・・（３）とな
る。これに対してリップル率０．３にの時、パルス幅変
調イぎ号のサイクルタイムＴＣは、ＴＣ” ＴＤ／１０
０ °°、、、°−−−−゛−°゛ｆ４）となる。こ
れら＋３３ 、 ｆ４）式により、復調時の信号に含ま
れるリップル率を小ごくするには・（ルス＠変調信号の
サイクルタイムＴＣを小さくす几ば艮いことがわかる。
偏愛ｖＡ信号のサイクルタイムＴ’Ｃは、Ｔ Ｃ” Ｔ
Ｄ／２５ ・・・・・・・・・・・・・・・（３）とな
る。これに対してリップル率０．３にの時、パルス幅変
調イぎ号のサイクルタイムＴＣは、ＴＣ” ＴＤ／１０
０ °°、、、°−−−−゛−°゛ｆ４）となる。こ
れら＋３３ 、 ｆ４）式により、復調時の信号に含ま
れるリップル率を小ごくするには・（ルス＠変調信号の
サイクルタイムＴＣを小さくす几ば艮いことがわかる。
ここで第６図に従来のパルス幅変調回路の一例を示す。
第６図において、１はフリップ７０ツブで構成された８
ビツトシフトレジスタである。この８ピツトシフトレジ
スタ１には第７図に示すようなりロックパルスＣＬＫお
よびリセットパルスＣＬＲが入力され、パルス幅の異な
る８個のパルス信号Ａ〜Ｈをデータセレクタ２に出力す
る。データセレクタ２は入力される７−タＸ ｌ 、
Ｘ ２＊Ｘ５に応じて前記パルス信号Ａ−Ｈのうち１個
のパルス信号を次の第２表の如く選択して出力する。
ビツトシフトレジスタである。この８ピツトシフトレジ
スタ１には第７図に示すようなりロックパルスＣＬＫお
よびリセットパルスＣＬＲが入力され、パルス幅の異な
る８個のパルス信号Ａ〜Ｈをデータセレクタ２に出力す
る。データセレクタ２は入力される７−タＸ ｌ 、
Ｘ ２＊Ｘ５に応じて前記パルス信号Ａ−Ｈのうち１個
のパルス信号を次の第２表の如く選択して出力する。
（以下余白）
第 ２ 表
このようにしてＸ ｌ ＊ Ｘ ２ ＃ ｘ５の３ビツ
トのデータ（ｘ１＋ ２Ｘｘ２ ＋ ２ ＸＸ５ ）
ｆ ノ： ルス幅変調することができる。
トのデータ（ｘ１＋ ２Ｘｘ２ ＋ ２ ＸＸ５ ）
ｆ ノ： ルス幅変調することができる。
Ｄ０発明が屏決しようとする問題点
上記のように構成された変調回路では、出力データの分
解能によってサンプリング時間内のクロック数を分解能
と同一、又はそれ以上にとる必要がある。第６図の回路
の場合、入力データ３ビツトで分解能が２３＝８である
ため、サンプリング時間内のクロック数は９となる。従
って例えば１０００の分解能が必要である場合、サイク
ルタイムＴＣの間に１０００のクロ・ツタパルスが必要
となる。ここで第５図（ｂ）の云搬遅ＡＴ３を１０４９
秒以内、ＩＪツブル″４を１に以内とする設計条件にお
いては、第４図に示す低域ろ波器の時定数をＴＤ＝ １
ミリ秒、第ｓ図（ａ）のパルス信号のサイクルタイムＴ
Ｃ１ｋＴＣ＝４０マイクロ秒以下としなけルばならない
。
解能によってサンプリング時間内のクロック数を分解能
と同一、又はそれ以上にとる必要がある。第６図の回路
の場合、入力データ３ビツトで分解能が２３＝８である
ため、サンプリング時間内のクロック数は９となる。従
って例えば１０００の分解能が必要である場合、サイク
ルタイムＴＣの間に１０００のクロ・ツタパルスが必要
となる。ここで第５図（ｂ）の云搬遅ＡＴ３を１０４９
秒以内、ＩＪツブル″４を１に以内とする設計条件にお
いては、第４図に示す低域ろ波器の時定数をＴＤ＝ １
ミリ秒、第ｓ図（ａ）のパルス信号のサイクルタイムＴ
Ｃ１ｋＴＣ＝４０マイクロ秒以下としなけルばならない
。
この為前記サイクルタイムＴＣの間に１０００のクロッ
クパルスを入れる場合のクロックパルス周波数は、１／
１Ｊａｓ／ １０００ ＝ ２５ＭＨｚ以上にする必要
がある。しかしこのような回路を実現することは困難な
ごとである。
クパルスを入れる場合のクロックパルス周波数は、１／
１Ｊａｓ／ １０００ ＝ ２５ＭＨｚ以上にする必要
がある。しかしこのような回路を実現することは困難な
ごとである。
このようにデータ分解能を高くするにはクロック周波数
を高くする必要があるが、シフトレジスタの云搬遅れや
クロックの周波数安定性の問題であまり周波数を高くで
きない。
を高くする必要があるが、シフトレジスタの云搬遅れや
クロックの周波数安定性の問題であまり周波数を高くで
きない。
また、８ビツトシフトレジスタ１は基本的に分解能と同
数の７リツプ７０ツブが必要であるため、１０００の分
解能が必要なぶきは１ｏｏｏの７リツプ７０ツブを用意
しなければならない。このようにデータ分解能を高くす
るには多数の７リツプ７０ツブが必要となり回路全体が
大形化し、回路を構成することが困難となる。
数の７リツプ７０ツブが必要であるため、１０００の分
解能が必要なぶきは１ｏｏｏの７リツプ７０ツブを用意
しなければならない。このようにデータ分解能を高くす
るには多数の７リツプ７０ツブが必要となり回路全体が
大形化し、回路を構成することが困難となる。
本発明は上記の点に鑑みてなされたもので、簡単な回路
構成によって多数の入力信号をパルス幅変調することが
でき、これによって高い分解能を実現せしめるとともに
、変調信号の周期を短くして復調時に発生するリップル
率を低減することができるパルス幅変調回路を提供する
ことを目的としている。
構成によって多数の入力信号をパルス幅変調することが
でき、これによって高い分解能を実現せしめるとともに
、変調信号の周期を短くして復調時に発生するリップル
率を低減することができるパルス幅変調回路を提供する
ことを目的としている。
Ｅ３問題点を解決するための手段
本発明は、一定周波数のクロックパルスおよびリセット
パルスが入力されるシフトレジスタと、上位ビットと下
位ビットに分割された変調すべき入力データのうち下位
ピッ）ＩＩデータが入力され、該入力データに応じて前
記シフトレジスタの出力信号を選択する第１のデータセ
レクタと、上位ビットと下位ビットに分割された変調す
べき入力データのうち上位ビット側データが入力され、
骸入力データに応じて前記シフトレジスタの出力信号を
選択する第２のデータセレクタと、所定の選択時間の割
合に沿って前記第１および第２データセレクタの出力信
号を選択する選択回路とを備えたことｔ特徴としている
。
パルスが入力されるシフトレジスタと、上位ビットと下
位ビットに分割された変調すべき入力データのうち下位
ピッ）ＩＩデータが入力され、該入力データに応じて前
記シフトレジスタの出力信号を選択する第１のデータセ
レクタと、上位ビットと下位ビットに分割された変調す
べき入力データのうち上位ビット側データが入力され、
骸入力データに応じて前記シフトレジスタの出力信号を
選択する第２のデータセレクタと、所定の選択時間の割
合に沿って前記第１および第２データセレクタの出力信
号を選択する選択回路とを備えたことｔ特徴としている
。
２０作 用
上記のように構成された回路において、前記選択回路の
選択時間の割合を、第１のデータセレクタに入力される
下位ビットの分解能に対応する時間だけ第２のデータセ
レクタの出力信号を選択した後、リセットパルスの１周
期に対応する時間だけ第１データセレクタの出力信号を
選択するように予め設定しておく。このように設定した
選択時間の割合に沿って第１および第２のデータセレク
タの出力信号の選択を繰〕返し行なう。この結果上位、
下位ビットを加えた入力データのパルス幅変調信号が得
られる。このような選択回路や動作により、簡単な回路
構成で多数の入力信号をパルス幅変調することができ、
しかも上記の動作によって得られたパルス幅変調信号の
サイクルタイムは非常に短くなシ、復調時のリップル含
有率は著しく低減される。
選択時間の割合を、第１のデータセレクタに入力される
下位ビットの分解能に対応する時間だけ第２のデータセ
レクタの出力信号を選択した後、リセットパルスの１周
期に対応する時間だけ第１データセレクタの出力信号を
選択するように予め設定しておく。このように設定した
選択時間の割合に沿って第１および第２のデータセレク
タの出力信号の選択を繰〕返し行なう。この結果上位、
下位ビットを加えた入力データのパルス幅変調信号が得
られる。このような選択回路や動作により、簡単な回路
構成で多数の入力信号をパルス幅変調することができ、
しかも上記の動作によって得られたパルス幅変調信号の
サイクルタイムは非常に短くなシ、復調時のリップル含
有率は著しく低減される。
Ｇ、実施例
以下、図面を参照しながら本発明の一実施例を説明する
。第１図において第６図と同一部分は同一符号を持って
示し、その説明は省略する。１２ ａは変調すべき入力
データのうち下位ビット、例えば下位３ピツ） ｘ １
． ｘ ２ 、 ｘ ５が入力される第１のデータセレ
クタであるｏ１２ｂは変調すべき入力データのうち上位
ビット、例えば上位３ビツトＸ％、ｘ５．！５が入力さ
れる第２のデータセレクタである。これらデータセレク
タ１２ａ、Ｌ２ｂはともに入力データに応じて８ビツト
シフトレジスタ１の出力パルスＡ〜Ｈのうちいずれかを
選択してスイッチ１３に出力する。このスイッチ１３は
後述の選択出力回路１４の選択信号によって切換え制御
が行なわれるものである。選択出力回路１４は、所定の
選択時間の割合に沿ってデータセレクタ１２ ａ、【２
ｂの出力信号の選択を行なう回路である。ここで選択出
力回路１４の選択時間の割合は、例えば第１のデータセ
レクタ１２ ａに入力される下位ピッ） Ｘ １ ＊
Ｘ ２ｓ Ｘ ５の分解能に対応する時間だけ第２のデ
ータセレクタ１２ ｂの出力信号を選択した後、リセッ
トパルスＣＬＨの１周期に対応する時間だけ第１データ
セレクタ１２ ａの出力信号を選択するように予め設定
しておく。
。第１図において第６図と同一部分は同一符号を持って
示し、その説明は省略する。１２ ａは変調すべき入力
データのうち下位ビット、例えば下位３ピツ） ｘ １
． ｘ ２ 、 ｘ ５が入力される第１のデータセレ
クタであるｏ１２ｂは変調すべき入力データのうち上位
ビット、例えば上位３ビツトＸ％、ｘ５．！５が入力さ
れる第２のデータセレクタである。これらデータセレク
タ１２ａ、Ｌ２ｂはともに入力データに応じて８ビツト
シフトレジスタ１の出力パルスＡ〜Ｈのうちいずれかを
選択してスイッチ１３に出力する。このスイッチ１３は
後述の選択出力回路１４の選択信号によって切換え制御
が行なわれるものである。選択出力回路１４は、所定の
選択時間の割合に沿ってデータセレクタ１２ ａ、【２
ｂの出力信号の選択を行なう回路である。ここで選択出
力回路１４の選択時間の割合は、例えば第１のデータセ
レクタ１２ ａに入力される下位ピッ） Ｘ １ ＊
Ｘ ２ｓ Ｘ ５の分解能に対応する時間だけ第２のデ
ータセレクタ１２ ｂの出力信号を選択した後、リセッ
トパルスＣＬＨの１周期に対応する時間だけ第１データ
セレクタ１２ ａの出力信号を選択するように予め設定
しておく。
次に上記のように設定した選択時間の割合に沿つて第１
および第２のデータセレクタ１２ａ、１２ｂの出力信号
の選択を繰り返し行なった場合の動作を述べる。いま第
１データセレクタ１２ ａの出力０ＵＴＩは変調すべき
入力データの下位３ピツ）ｘｌ、Ｘ２＠Ｘ５に対しする
パルス幅の信号となシ、第２データセレクタ１２ ｂの
出力０ＵＴ２は変調すべき入力データの上位３ビツト”
’４ ｍ Ｘ ５ 、 Ｘ ６に対応するパルス幅の
信号となる。いずれもリセットパルスＣＬＲに同期して
連続的に出力される。
および第２のデータセレクタ１２ａ、１２ｂの出力信号
の選択を繰り返し行なった場合の動作を述べる。いま第
１データセレクタ１２ ａの出力０ＵＴＩは変調すべき
入力データの下位３ピツ）ｘｌ、Ｘ２＠Ｘ５に対しする
パルス幅の信号となシ、第２データセレクタ１２ ｂの
出力０ＵＴ２は変調すべき入力データの上位３ビツト”
’４ ｍ Ｘ ５ 、 Ｘ ６に対応するパルス幅の
信号となる。いずれもリセットパルスＣＬＲに同期して
連続的に出力される。
まず下位３ビツトの分解能は２５＝８であるので、選択
出力回路１４はリセットパルスＣＬＲの８個分に相当す
る時間スイッチ１３を０ＵＴ２１１に切換える。そして
その後リセットパルスＣＬＨの１個分に相当する時間ス
イッチ１３を０ＵＴＩ＠に切換え、この選択動作を繰り
返し行なう０これによって得られる出力信号ＯＵＴがｒ
ＨＪレベルとなる時間を、連続する９個分のリセットパ
ルスＣＬＨに相当する時間でみた場合、０ＵＴ２が「Ｈ
」レベルである時間の８倍とＯＵＴ １がｒＨＪレベル
である時間との和である。ここでリセットパルスＣＬＲ
１個分の周期で０ＵＴＩが「Ｈ」レベルとなる時間０Ｕ
ＴＩＨは、ＸＬ 、Ｘ２ 、Ｘ５に対応するので ０ＵＴＩＨ＝ｘ１＋Ｘ２Ｘ２ ＋ｘ５ｘ２２＋＋＋＋＋
＋ｔ＋ ＋５）となり、また同様にリセットパルスＣＬ
Ｒ１個分の周期で０ＵＴ２が「Ｈ」レベルとなる時間
０ＵＴ２Ｈは、Ｘ４ ｍ ” ５ ｅ Ｘ ６に対応す
るので０ＵＴ２Ｈ” ＸＩＩ＋ ｘ５Ｘ２ ＋ Ｘ６Ｘ
２ −”・・ （６１となる。
出力回路１４はリセットパルスＣＬＲの８個分に相当す
る時間スイッチ１３を０ＵＴ２１１に切換える。そして
その後リセットパルスＣＬＨの１個分に相当する時間ス
イッチ１３を０ＵＴＩ＠に切換え、この選択動作を繰り
返し行なう０これによって得られる出力信号ＯＵＴがｒ
ＨＪレベルとなる時間を、連続する９個分のリセットパ
ルスＣＬＨに相当する時間でみた場合、０ＵＴ２が「Ｈ
」レベルである時間の８倍とＯＵＴ １がｒＨＪレベル
である時間との和である。ここでリセットパルスＣＬＲ
１個分の周期で０ＵＴＩが「Ｈ」レベルとなる時間０Ｕ
ＴＩＨは、ＸＬ 、Ｘ２ 、Ｘ５に対応するので ０ＵＴＩＨ＝ｘ１＋Ｘ２Ｘ２ ＋ｘ５ｘ２２＋＋＋＋＋
＋ｔ＋ ＋５）となり、また同様にリセットパルスＣＬ
Ｒ１個分の周期で０ＵＴ２が「Ｈ」レベルとなる時間
０ＵＴ２Ｈは、Ｘ４ ｍ ” ５ ｅ Ｘ ６に対応す
るので０ＵＴ２Ｈ” ＸＩＩ＋ ｘ５Ｘ２ ＋ Ｘ６Ｘ
２ −”・・ （６１となる。
従ってリセットパルスＣＬＲＩ固分の周期で出力信号Ｏ
ＵＴが「■」レベルとなる時間ＯＵＴ■は、前記＋５）
、 ＋６）式より、 ＯＵＴ■＝ ０ＵＴＩＨ＋ ０（ＪＴ２ＨＸ ８＝ｘ
ｌ＋Ｘ２Ｘ２ ＋Ｘ５Ｘ２ ＋ （Ｘ４ ＋Ｘ５Ｘ２
＋ ｘ６Ｘ２ ）Ｘ８ ＝Ｘ１＋ｘ２．Ｘ２＋Ｘ５Ｘ２ ＋Ｘ１ｌＸ２ ＋
ｘ５Ｘ２ ＋Ｘ６Ｘ２ ・・・・・・・・・・・・
−・（７）となる。この＋７１式は、出力信号ＯＵＴが
「Ｈ」レベルである時間が上位、下位合わせて６ピツト
のデータに対応していることを示している。すなわち第
１図の回路のように構成することによシ、リセットパル
スＣＬＲ９個分の時間をサンプリング時間とする６ビツ
トデータのパルス幅変調回路が得られることになる□尚
、第１図回−路のサンプリング時間は、リセットパルス
ＣＬＲＩクロツクバルスＣＬＫ９個毎に入力するものと
すれば９×９＝８１ タロツク分の時間となる。
ＵＴが「■」レベルとなる時間ＯＵＴ■は、前記＋５）
、 ＋６）式より、 ＯＵＴ■＝ ０ＵＴＩＨ＋ ０（ＪＴ２ＨＸ ８＝ｘ
ｌ＋Ｘ２Ｘ２ ＋Ｘ５Ｘ２ ＋ （Ｘ４ ＋Ｘ５Ｘ２
＋ ｘ６Ｘ２ ）Ｘ８ ＝Ｘ１＋ｘ２．Ｘ２＋Ｘ５Ｘ２ ＋Ｘ１ｌＸ２ ＋
ｘ５Ｘ２ ＋Ｘ６Ｘ２ ・・・・・・・・・・・・
−・（７）となる。この＋７１式は、出力信号ＯＵＴが
「Ｈ」レベルである時間が上位、下位合わせて６ピツト
のデータに対応していることを示している。すなわち第
１図の回路のように構成することによシ、リセットパル
スＣＬＲ９個分の時間をサンプリング時間とする６ビツ
トデータのパルス幅変調回路が得られることになる□尚
、第１図回−路のサンプリング時間は、リセットパルス
ＣＬＲＩクロツクバルスＣＬＫ９個毎に入力するものと
すれば９×９＝８１ タロツク分の時間となる。
ここで第１図の回路によって得られるパルス幅変調信号
と従来の一般的なパルス＠変調回路の出力信号とを第２
＋９ （ａ） 、 （ｂ）により比較してみる。第２
図（ａ） 、 （ｂ）によると、両方の出力信号ともに
同一人力データを変調しており、サンプリングタイムＴ
Ｃは同一である。しかしながら本発明に係る第１図回路
の出力信号ＯＵＴは第２図（ａ）に示すようにパルス＠
をサンプリングタイムＴＣの間に分散したかたちになっ
ており、見かけ上サイクルタイムＴｃｓはその１／９と
見なすことができる。ここで「Ｃ１従来の技術」の項の
＋３１ 、 ＋４１式の説明で述べたように、サイクル
タイムを小さくすれば復調時のリップル含有率が低減で
きることがわかっている。従って第２図（ａ） 、 （
ｂ）の信号を同一の低域ろ波器に通して復調した場合、
第２図（ａ）に示す信号〔本発明による変調信号〕の方
が第２図（ｂ）に示す信号（従来回路による変調信号）
よりも１／９程度リップルを低減することができる。
と従来の一般的なパルス＠変調回路の出力信号とを第２
＋９ （ａ） 、 （ｂ）により比較してみる。第２
図（ａ） 、 （ｂ）によると、両方の出力信号ともに
同一人力データを変調しており、サンプリングタイムＴ
Ｃは同一である。しかしながら本発明に係る第１図回路
の出力信号ＯＵＴは第２図（ａ）に示すようにパルス＠
をサンプリングタイムＴＣの間に分散したかたちになっ
ており、見かけ上サイクルタイムＴｃｓはその１／９と
見なすことができる。ここで「Ｃ１従来の技術」の項の
＋３１ 、 ＋４１式の説明で述べたように、サイクル
タイムを小さくすれば復調時のリップル含有率が低減で
きることがわかっている。従って第２図（ａ） 、 （
ｂ）の信号を同一の低域ろ波器に通して復調した場合、
第２図（ａ）に示す信号〔本発明による変調信号〕の方
が第２図（ｂ）に示す信号（従来回路による変調信号）
よりも１／９程度リップルを低減することができる。
また、第１図の回路は、６ビツトの入力データをパルス
幅変調することができるが、従来の変調回路で６ビツト
の分解能を実現するためには２６＝６４ ビットのシ
フトレジスタとデータセレクタが必要となり、回路構成
が非常に大型化してしまう。
幅変調することができるが、従来の変調回路で６ビツト
の分解能を実現するためには２６＝６４ ビットのシ
フトレジスタとデータセレクタが必要となり、回路構成
が非常に大型化してしまう。
これに対し本発明の第１図回路によれば、１個の８ピツ
トシフトレジスタと２個の８ビツトデータセレクタとで
実現することが可能となシ、回路構成が非常ｌＣ簡単化
される。
トシフトレジスタと２個の８ビツトデータセレクタとで
実現することが可能となシ、回路構成が非常ｌＣ簡単化
される。
Ｈ１発明の効果
以上のように本発明によれば次のような効果が得られる
。すなわち、 ｆｌ） ｆｍすべきデータを分割して入力し選択回路
によって選択するように構成したので、シフトレジスタ
と８ｇ１および第２データセレクタ［要求ざ几るビット
数はデータの分解能の平方根に相当する教で済む。この
為簡単な回路構成によって多数の入力信号をパルス＠変
調することができ、高い分解能を実現することができる
。
。すなわち、 ｆｌ） ｆｍすべきデータを分割して入力し選択回路
によって選択するように構成したので、シフトレジスタ
と８ｇ１および第２データセレクタ［要求ざ几るビット
数はデータの分解能の平方根に相当する教で済む。この
為簡単な回路構成によって多数の入力信号をパルス＠変
調することができ、高い分解能を実現することができる
。
（２）変調信号の周期を著しく短くすることができる。
この為復調時に発生するリップル率を低減することがで
きる□
きる□
第１図は本発明の一実施例を示す回路図、第２図（ａ）
、 （ｂ） Ｆｉ第１図回路の出力信号と従来回路の
出力信号を比較した出力波形図、第３図はパルス−変調
方式を説明する為の信号波形図、第４１図は低域ろ波器
の一例を示す回路図、第５図（ａ） 、 （ｂ）にパル
ス幅変調信号とその復調時の信号を説明する為の信号波
形図、第６図は従来のパルス幅変調回路の一例を示すブ
ロック°図、第７図は第６図の動作を説明するタイムチ
ャートである。 １・・・８ビツトシフトレジスタ、１２ａ、ｔ２ｂ・・
・データセレクタ、 １３・・・スイッチ、１４・・・
選択出力回路〇第３図 イち＠１９乏形〔シフ 第４図 回ＷＩ図 口 第５図 イ容逓１＊＋≧図 第６図 ブロック口 入力￥り 第７図 タイムナプート 手続補正書（方式） 昭和６０年特許ａ第９２９０８号 ２、発明の名称 パルス幅変調回路 ３、補正をする者 事件との関係 出願人 （８１０）株式会社 明 電 舎 ４、代理人〒１０４ 東京都中央区明石町１番２９号 捷済会ビル電話０３（
５４５）２２５１ｆ代表） ７補正の内容 明細書第２１頁第１４行目から同書同頁第１６行目に記
載の「第２崗（−９（荀」を「第２図」と補正する。 以上。
、 （ｂ） Ｆｉ第１図回路の出力信号と従来回路の
出力信号を比較した出力波形図、第３図はパルス−変調
方式を説明する為の信号波形図、第４１図は低域ろ波器
の一例を示す回路図、第５図（ａ） 、 （ｂ）にパル
ス幅変調信号とその復調時の信号を説明する為の信号波
形図、第６図は従来のパルス幅変調回路の一例を示すブ
ロック°図、第７図は第６図の動作を説明するタイムチ
ャートである。 １・・・８ビツトシフトレジスタ、１２ａ、ｔ２ｂ・・
・データセレクタ、 １３・・・スイッチ、１４・・・
選択出力回路〇第３図 イち＠１９乏形〔シフ 第４図 回ＷＩ図 口 第５図 イ容逓１＊＋≧図 第６図 ブロック口 入力￥り 第７図 タイムナプート 手続補正書（方式） 昭和６０年特許ａ第９２９０８号 ２、発明の名称 パルス幅変調回路 ３、補正をする者 事件との関係 出願人 （８１０）株式会社 明 電 舎 ４、代理人〒１０４ 東京都中央区明石町１番２９号 捷済会ビル電話０３（
５４５）２２５１ｆ代表） ７補正の内容 明細書第２１頁第１４行目から同書同頁第１６行目に記
載の「第２崗（−９（荀」を「第２図」と補正する。 以上。
Claims (1)
- 一定周波数のクロックパルスおよびリセットパルスが入
力されるシフトレジスタと、上位ビットと下位ビットに
分割された変調すべき入力データのうち下位ビット側デ
ータが入力され、該入力データに応じて前記シフトレジ
スタの出力信号を選択する第１のデータセレクタと、上
位ビットと下位ビットに分割された変調すべき入力デー
タのうち上位ビット側データが入力され、該入力データ
に応じて前記シフトレジスタの出力信号を選択する第２
のデータセレクタと、所定の選択時間の割合に沿つて前
記第１および第２データセレクタの出力信号を選択する
選択回路とを備えたことを特徴とするパルス幅変調回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9290385A JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9290385A JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251320A true JPS61251320A (ja) | 1986-11-08 |
Family
ID=14067433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9290385A Pending JPS61251320A (ja) | 1985-04-30 | 1985-04-30 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243889A (ja) * | 1988-03-25 | 1989-09-28 | Janome Sewing Mach Co Ltd | ステッピングモータの制御装置 |
| WO2001071914A1 (en) * | 2000-03-23 | 2001-09-27 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
-
1985
- 1985-04-30 JP JP9290385A patent/JPS61251320A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243889A (ja) * | 1988-03-25 | 1989-09-28 | Janome Sewing Mach Co Ltd | ステッピングモータの制御装置 |
| WO2001071914A1 (en) * | 2000-03-23 | 2001-09-27 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
| US6747778B2 (en) | 2000-03-23 | 2004-06-08 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
| US6934458B2 (en) | 2000-03-23 | 2005-08-23 | Marconi Uk International Property Ltd. | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
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