JPS61251232A - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
- Publication number
- JPS61251232A JPS61251232A JP60091804A JP9180485A JPS61251232A JP S61251232 A JPS61251232 A JP S61251232A JP 60091804 A JP60091804 A JP 60091804A JP 9180485 A JP9180485 A JP 9180485A JP S61251232 A JPS61251232 A JP S61251232A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- time
- analog
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/203—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
- H03M1/204—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S177/00—Weighing scales
- Y10S177/03—Digitizers electrical
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は例えばロードセルを使用したデジタル式秤な
どに使用されるアナログ／デジタル変換装置に関する。
どに使用されるアナログ／デジタル変換装置に関する。
［従来の技術］
従来、積分回路を内蔵し、単一の直流電源で動作するア
ナログ／デジタル変換装置においては積分回路に電源電
圧の１７２の電圧を基準電圧として入力させることから
、電源電圧の１／２の電圧を発生させる回路が必要であ
り、抵抗分圧回路を使用していた。しかもこの分圧回路
は電源の消費電力を大きくしないことから比較的大きな
値に設定されていた。特に直流電源として電池を使用し
た場合には分圧回路の抵抗値を大きくしていた。
ナログ／デジタル変換装置においては積分回路に電源電
圧の１７２の電圧を基準電圧として入力させることから
、電源電圧の１／２の電圧を発生させる回路が必要であ
り、抵抗分圧回路を使用していた。しかもこの分圧回路
は電源の消費電力を大きくしないことから比較的大きな
値に設定されていた。特に直流電源として電池を使用し
た場合には分圧回路の抵抗値を大きくしていた。
［発明が解決しようとする問題点コ
しかし、このように単に抵抗分圧回路のみで電源電圧の
１／２電圧を発生させるものでは、積分回路の入力側か
ら見たｔＩ側のインピーダンスが高く、このため１／２
電圧の変動が大きく、精度の高いアナログ−デジタル変
換ができない問題があった。
１／２電圧を発生させるものでは、積分回路の入力側か
ら見たｔＩ側のインピーダンスが高く、このため１／２
電圧の変動が大きく、精度の高いアナログ−デジタル変
換ができない問題があった。
この発明はこのような問題点を解決するために為された
もので、精度の高いアナログ−デジタル変換ができるア
ナログ／デジタル変換装置を提供することを目的とする
。
もので、精度の高いアナログ−デジタル変換ができるア
ナログ／デジタル変換装置を提供することを目的とする
。
［問題点を解決するための手段］″
この発明は直流電源と、この電源に接続され、電源電圧
の１／２の分圧出力を発生する第１の分圧回路と、電源
に接続され、１／２分圧回路の分圧出力よりも低いレベ
ルの２つの異なる分圧出力を発生する第２の分圧回路と
、演算増幅器とこの増幅器の一方の入力端子と出力端子
との間に第１のコンデンサを接続してなり、その一方の
入力端子に１／２分圧回路の分圧出力が入力されるとと
もにその他方の入力端子に第１のアナログスイッチを介
してアナログ電圧が入力される積分回路と、この積分回
路の出力が一方の入力端子に入力されるとともに１７２
分圧回路の分圧出力が他方の入力端子に入力されるコン
パレータと、第２の分圧回路の各分圧点間に接続された
第２、第３のアナログスイッチの直列回路と、この直列
回路の第２、第３のアナログスイッチの接続点と積分回
路における演算増幅器の他方の入力端子との間に接続さ
れた第２のコンデンサと、コンパレータの出力端子と積
分回路における演算増幅器の他方の入力端子との間に接
続された第４のアナログスイッチと、各アナログスイッ
チを、最初のＴ１時間は第２、第４のアナログスイッチ
のみをオン動作し、次の１２時間は第１のアナログスイ
ッチのみをオン動作し、ざらに次の１３時間は積分回路
出力が第１の分圧回路の分電圧に一致するまでの変化時
間とし、その時間第３のアナログスイッチのみをオン動
作させるアナログスイッチ駆動回路と、クロック信号発
生器と、コンパレータ出力に応動して１３時間、クロッ
ク信号発生器からのクロック信号をカウントするカウン
タとからなり、カウンタからアナログ電圧に対応したデ
ジタル信号を出力するものである。
の１／２の分圧出力を発生する第１の分圧回路と、電源
に接続され、１／２分圧回路の分圧出力よりも低いレベ
ルの２つの異なる分圧出力を発生する第２の分圧回路と
、演算増幅器とこの増幅器の一方の入力端子と出力端子
との間に第１のコンデンサを接続してなり、その一方の
入力端子に１／２分圧回路の分圧出力が入力されるとと
もにその他方の入力端子に第１のアナログスイッチを介
してアナログ電圧が入力される積分回路と、この積分回
路の出力が一方の入力端子に入力されるとともに１７２
分圧回路の分圧出力が他方の入力端子に入力されるコン
パレータと、第２の分圧回路の各分圧点間に接続された
第２、第３のアナログスイッチの直列回路と、この直列
回路の第２、第３のアナログスイッチの接続点と積分回
路における演算増幅器の他方の入力端子との間に接続さ
れた第２のコンデンサと、コンパレータの出力端子と積
分回路における演算増幅器の他方の入力端子との間に接
続された第４のアナログスイッチと、各アナログスイッ
チを、最初のＴ１時間は第２、第４のアナログスイッチ
のみをオン動作し、次の１２時間は第１のアナログスイ
ッチのみをオン動作し、ざらに次の１３時間は積分回路
出力が第１の分圧回路の分電圧に一致するまでの変化時
間とし、その時間第３のアナログスイッチのみをオン動
作させるアナログスイッチ駆動回路と、クロック信号発
生器と、コンパレータ出力に応動して１３時間、クロッ
ク信号発生器からのクロック信号をカウントするカウン
タとからなり、カウンタからアナログ電圧に対応したデ
ジタル信号を出力するものである。
［作用］
このような構成の本発明においては最初のＴ１時間にお
いて第２及び第４のアナログスイッチをオン動作して第
２の分圧回路の高い方の電圧と第１の分圧回路の分電圧
との差の電圧を第２のコンデンサに充電し、次の１２時
間において第１のアナログスイッチをオン動作して入力
されるアナログ電圧と第１の分圧回路の分電圧との差の
電圧を積分回路で積分し、ざらに次の時間においては第
３のアナログスイッチをオン動作して第２の分圧回路の
低い方の電圧と第１の分圧回路の分電圧との差の電圧に
第２のコンデンサの充電電圧を加算した電圧を積分し、
積分回路出力が第１の分圧回路の分電圧に一致するまで
のＴ３時間カウンタでクロック信号発生器からのクロッ
ク信号をカウントし、入力されるアナログ電圧に対応し
たデジタル信号を得る。
いて第２及び第４のアナログスイッチをオン動作して第
２の分圧回路の高い方の電圧と第１の分圧回路の分電圧
との差の電圧を第２のコンデンサに充電し、次の１２時
間において第１のアナログスイッチをオン動作して入力
されるアナログ電圧と第１の分圧回路の分電圧との差の
電圧を積分回路で積分し、ざらに次の時間においては第
３のアナログスイッチをオン動作して第２の分圧回路の
低い方の電圧と第１の分圧回路の分電圧との差の電圧に
第２のコンデンサの充電電圧を加算した電圧を積分し、
積分回路出力が第１の分圧回路の分電圧に一致するまで
のＴ３時間カウンタでクロック信号発生器からのクロッ
ク信号をカウントし、入力されるアナログ電圧に対応し
たデジタル信号を得る。
［発明の実施例コ
以下、この発明の実施例を図面を参照して説明する。
１は電圧がｖｌの直流電源で、この電源１に抵抗値が等
しい一対の抵抗２．３を直列に接続してなる第１の分圧
回路４を並列に接続するとともに、抵抗５．６．７を直
列に接続してなる第２の分圧回路８を並列に接続してい
る。また、前記直流電源１に演算増幅器９並びにコンパ
レータ１０をそれぞれ接続している。前記演算増幅器９
は一方の入力端子である（−）入力端子と出力端子との
間に第１のコンデンサ１１を接続して積分回路１２を構
成している。
しい一対の抵抗２．３を直列に接続してなる第１の分圧
回路４を並列に接続するとともに、抵抗５．６．７を直
列に接続してなる第２の分圧回路８を並列に接続してい
る。また、前記直流電源１に演算増幅器９並びにコンパ
レータ１０をそれぞれ接続している。前記演算増幅器９
は一方の入力端子である（−）入力端子と出力端子との
間に第１のコンデンサ１１を接続して積分回路１２を構
成している。
前記第１の分圧回路４の抵抗２．３の接続点を前記演算
増幅器９の（−）入力端子に接続するとともに前記コン
パレータ１０の他方の入力端子である（＋）入力端子に
接続している。前記演算増幅器９の出力端子を前記コン
パレータ１０の一方の入力端子である（−）入力端子に
接続している。
増幅器９の（−）入力端子に接続するとともに前記コン
パレータ１０の他方の入力端子である（＋）入力端子に
接続している。前記演算増幅器９の出力端子を前記コン
パレータ１０の一方の入力端子である（−）入力端子に
接続している。
■１、■２はアナログ電圧Ｖｓの入力端子で、その一方
の入力端子１１を第１のアナログスイッチ１３を介して
前記演算増幅器９の他方の入力端子である（＋）入力端
子に接続し、他方の入力端子Ｉ２を前記直流電源１の負
極端子に接続している。
の入力端子１１を第１のアナログスイッチ１３を介して
前記演算増幅器９の他方の入力端子である（＋）入力端
子に接続し、他方の入力端子Ｉ２を前記直流電源１の負
極端子に接続している。
前記第２の分圧回路８の抵抗５．６の接続点と抵抗６．
７の接続点との間に第２のアナログスイッチ１４と第３
のアナログスイッチ１５との直列回路を並列に接続して
いる。また前記演算増幅器９の（＋）入力端子と前記コ
ンパレータ１０の出力端子との間に第４のアナログスイ
ッチ１６を接続している。前記第２のアナログスイッチ
１４と第３のアナログスイッチ１５との接続点と前記演
算増幅器９の（＋）入力端子との間に第２のコンデンサ
１７を接続している。
７の接続点との間に第２のアナログスイッチ１４と第３
のアナログスイッチ１５との直列回路を並列に接続して
いる。また前記演算増幅器９の（＋）入力端子と前記コ
ンパレータ１０の出力端子との間に第４のアナログスイ
ッチ１６を接続している。前記第２のアナログスイッチ
１４と第３のアナログスイッチ１５との接続点と前記演
算増幅器９の（＋）入力端子との間に第２のコンデンサ
１７を接続している。
前記直流筒ｖＡ１にアナログスイッチ駆動回路１８を接
続している。前記アナログスイッチ駆動回路１８は第２
図に示すように１サイクルが王の周期で、Ｔ１時間第２
、第４のアナログスイッチ１４．１６のみをＯＮ動作し
、次の１２時間第１のアナログスイッチ１３のみをＯＮ
動作し、最後のＴ：１時間第３のアナログスイッチ１５
のみをＯＮ動作するようにしている。ここにおいて時間
Ｔ１とＴ２は等しく設定され、また時間Ｔ３は入力され
るアナログ電圧Ｖ９のレベルの大きざに比例して変化す
るようになっている。
続している。前記アナログスイッチ駆動回路１８は第２
図に示すように１サイクルが王の周期で、Ｔ１時間第２
、第４のアナログスイッチ１４．１６のみをＯＮ動作し
、次の１２時間第１のアナログスイッチ１３のみをＯＮ
動作し、最後のＴ：１時間第３のアナログスイッチ１５
のみをＯＮ動作するようにしている。ここにおいて時間
Ｔ１とＴ２は等しく設定され、また時間Ｔ３は入力され
るアナログ電圧Ｖ９のレベルの大きざに比例して変化す
るようになっている。
１９はクロック信号発生器で、このクロック信号発生器
１９からのクロック信号をカウンタ２０でカウントする
ようにしている。前記アナログスイッチ駆動回路１８は
前記カウンタ２０にＴ２時間リセット信号３ｒを供給す
るようにしている。
１９からのクロック信号をカウンタ２０でカウントする
ようにしている。前記アナログスイッチ駆動回路１８は
前記カウンタ２０にＴ２時間リセット信号３ｒを供給す
るようにしている。
前記カウンタ２０はリセット信号ｓｒの入力が解除され
、前記コンパレータ１０から入力される信号Ｓｐが負論
理のとき前記クロック信号発生器１９からのクロック信
号ＳＣをカウントするようにしている。
、前記コンパレータ１０から入力される信号Ｓｐが負論
理のとき前記クロック信号発生器１９からのクロック信
号ＳＣをカウントするようにしている。
前記抵抗２．３．５．６．７の抵抗値は抵抗６．７の直
列回路の両端間電圧がＥｌ、抵抗７の両端間電圧が２２
、抵抗３の両端間電圧がＥ３としたとき、Ｅ２ ＜Ｅｔ
＜Ｅ３の関係が満足されるように設定されている。
列回路の両端間電圧がＥｌ、抵抗７の両端間電圧が２２
、抵抗３の両端間電圧がＥ３としたとき、Ｅ２ ＜Ｅｔ
＜Ｅ３の関係が満足されるように設定されている。
このような構成の本発明実施例においては、時刻１１〜
ｔ２までの最初のＴ１時間において第２、第４のアナロ
グスイッチ１４．１６がＯＮ動作すると、そのときの等
価回路は第３図に示すようになり、第２のコンデンサ１
７には、Ｅｌ−Ｅ３ ＝Ｖｃ・・・（１）、の電圧が充
電される。なお、抵抗Ｒｒは抵抗２．３の並列合成抵抗
値である。
ｔ２までの最初のＴ１時間において第２、第４のアナロ
グスイッチ１４．１６がＯＮ動作すると、そのときの等
価回路は第３図に示すようになり、第２のコンデンサ１
７には、Ｅｌ−Ｅ３ ＝Ｖｃ・・・（１）、の電圧が充
電される。なお、抵抗Ｒｒは抵抗２．３の並列合成抵抗
値である。
次の時刻ｔ２〜ｔ３までのＴ２時間において第１のアナ
ログスイッチ１３がＯＮ動作すると、そのときの等価回
路は第４図に示すようになり、そのときの積分回路１２
の出力ＶＩ２は、となる、ここでＣＩ、は第１のコンデ
ンサ１１の容量である。
ログスイッチ１３がＯＮ動作すると、そのときの等価回
路は第４図に示すようになり、そのときの積分回路１２
の出力ＶＩ２は、となる、ここでＣＩ、は第１のコンデ
ンサ１１の容量である。
最後の時刻ｔ３〜ｔ４までのＴ３時間において第３のア
ナログスイッチ１５がＯＮ動作すると、そのときの等価
回路は第５図に示すようになり、そのときの積分回路１
２の出力Ｖ１３は、＝＝ ’ ｘ （ｈ４＋Ｖｃ
−Ｅｓ） ＋ （ｈｉ２＋ Ｖｃ ） ・・・（３’
Ｉ−ＲＸ となる。
ナログスイッチ１５がＯＮ動作すると、そのときの等価
回路は第５図に示すようになり、そのときの積分回路１
２の出力Ｖ１３は、＝＝ ’ ｘ （ｈ４＋Ｖｃ
−Ｅｓ） ＋ （ｈｉ２＋ Ｖｃ ） ・・・（３’
Ｉ−ＲＸ となる。
ところで、時間Ｔ３が終了する時点ｔ４は積分回路１２
の出力Ｖｒ ＝Ｅ３となるときで、コンパレータ１０の
出力Ｖｏｃが正論理となるときである。従って、時間Ｔ
３の間カウンタ２０はクロック信号発生器１９からのク
ロック信号Ｓｃをカウントすることになる。従って、Ｖ
ｘ−Ｅｉの関係からカウンタ２０のカウント値ＴＲを求
めると、■！＝ｖ！！＋■ｌ３＝Ｅ３・・・（４・ここ
で、ＴｓはＴ２時間においてカウンタ２０がクロック信
号をカウントする値で、これは予め決められる。
の出力Ｖｒ ＝Ｅ３となるときで、コンパレータ１０の
出力Ｖｏｃが正論理となるときである。従って、時間Ｔ
３の間カウンタ２０はクロック信号発生器１９からのク
ロック信号Ｓｃをカウントすることになる。従って、Ｖ
ｘ−Ｅｉの関係からカウンタ２０のカウント値ＴＲを求
めると、■！＝ｖ！！＋■ｌ３＝Ｅ３・・・（４・ここ
で、ＴｓはＴ２時間においてカウンタ２０がクロック信
号をカウントする値で、これは予め決められる。
この（６）式を前記（１）式の関係を利用して変形する
と、 となる。ここでＶＲ−Ｅ２−Ｅｌである。
と、 となる。ここでＶＲ−Ｅ２−Ｅｌである。
この（７）式からｖ８を変数とすると、Ｖ ｖｔ ｓＴ
３、Ｃ１、Ｒ厘、Ｅ３はそれぞれ定数でおるので、カウ
ント値ＴＲは■８に比例することが分る。
３、Ｃ１、Ｒ厘、Ｅ３はそれぞれ定数でおるので、カウ
ント値ＴＲは■８に比例することが分る。
こうして、カウンタ２０のカウント値ＴＲによってアナ
ログ入力電圧■３に対応したデジタル値が得られる。そ
して、この装置では積分回路１２の基準電源を第１の分
圧回路４から直流電源１の電圧を抵抗２．３で１／２に
分圧した形で得ても、第２のコンデンサ１７を介挿して
最初のＴ１時間にＥｉ Ｅ＋−Ｖｃの電圧を充電する
ようにしているので、このコンデンサ１７によって積分
回路１２の入力側から見た電源側のインピーダンスは実
用上無視することができ、電源側の変動の影響を受けな
いようにすることができる。従って、精度の高いアナロ
グ−デジタル変換ができる。
ログ入力電圧■３に対応したデジタル値が得られる。そ
して、この装置では積分回路１２の基準電源を第１の分
圧回路４から直流電源１の電圧を抵抗２．３で１／２に
分圧した形で得ても、第２のコンデンサ１７を介挿して
最初のＴ１時間にＥｉ Ｅ＋−Ｖｃの電圧を充電する
ようにしているので、このコンデンサ１７によって積分
回路１２の入力側から見た電源側のインピーダンスは実
用上無視することができ、電源側の変動の影響を受けな
いようにすることができる。従って、精度の高いアナロ
グ−デジタル変換ができる。
［発明の効果］
以上詳述したようにこの発明によれば精度の高いアナロ
グ−デジタル変換ができるアナログ／デジタル変換装置
を提供できるものである。
グ−デジタル変換ができるアナログ／デジタル変換装置
を提供できるものである。
図はこの発明の実施例を示すもので、第１図は回路図、
第２図はアナログスイッチ駆動回路による各アナログス
イッチのＯＮ動作タイミングを示すタイミング図、第３
図は第２、第３のアナログスイッチをＯＮｔ、たときの
等価回路図、第４図は第１のアナログスイッチをＯＮし
たときの等価回路図、第５図は第３のアナログスイッチ
をＯＮＩ、。 たときの等価回路図である。 １・・・直流電源、４・・・第１の分圧回路、８・・・
第２の分圧回路、９・、・・演算増幅器、１０・・・コ
ンパレータ、１１・・・第１のコンデンサ、１２・・・
積分回路、１３・・・第１のアナログスイッチ、１４・
・・第２のアナログスイッチ、１５・・・第３のアナロ
グスイッチ、１６・・・第４のアナログスイッチ、１７
・・・第２のコンデンサ、１８・・・アナログスイッチ
駆動回路、１９・・・クロック信号発生器、２０・・・
カウンタ。 出願人代理人 弁理士 鈴江武彦 第２図
第２図はアナログスイッチ駆動回路による各アナログス
イッチのＯＮ動作タイミングを示すタイミング図、第３
図は第２、第３のアナログスイッチをＯＮｔ、たときの
等価回路図、第４図は第１のアナログスイッチをＯＮし
たときの等価回路図、第５図は第３のアナログスイッチ
をＯＮＩ、。 たときの等価回路図である。 １・・・直流電源、４・・・第１の分圧回路、８・・・
第２の分圧回路、９・、・・演算増幅器、１０・・・コ
ンパレータ、１１・・・第１のコンデンサ、１２・・・
積分回路、１３・・・第１のアナログスイッチ、１４・
・・第２のアナログスイッチ、１５・・・第３のアナロ
グスイッチ、１６・・・第４のアナログスイッチ、１７
・・・第２のコンデンサ、１８・・・アナログスイッチ
駆動回路、１９・・・クロック信号発生器、２０・・・
カウンタ。 出願人代理人 弁理士 鈴江武彦 第２図
Claims (1)
- 直流電源と、この電源に接続され、電源電圧の１／２の
分圧出力を発生する第１の分圧回路と、前記電源に接続
され、前記１／２分圧回路の分圧出力よりも低いレベル
の２つの異なる分圧出力を発生する第２の分圧回路と、
演算増幅器とこの増幅器の一方の入力端子と出力端子と
の間に第１のコンデンサを接続してなり、その一方の入
力端子に前記１／２分圧回路の分圧出力が入力されると
ともにその他方の入力端子に第１のアナログスイッチを
介してアナログ電圧が入力される積分回路と、この積分
回路の出力が一方の入力端子に入力されるとともに前記
１／２分圧回路の分圧出力が他方の入力端子に入力され
るコンパレータと、前記第２の分圧回路の各分圧点間に
接続された第２、第３のアナログスイッチの直列回路と
、この直列回路の第２、第３のアナログスイッチの接続
点と前記積分回路における演算増幅器の他方の入力端子
との間に接続された第２のコンデンサと、前記コンパレ
ータの出力端子と前記積分回路における演算増幅器の他
方の入力端子との間に接続された第４のアナログスイッ
チと、前記各アナログスイッチを、最初のＴ＿１時間は
第２、第４のアナログスイッチのみをオン動作し、次の
Ｔ＿２時間は第１のアナログスイッチのみをオン動作し
、さらに次のＴ＿３時間は前記積分回路出力が前記第１
の分圧回路の分電圧に一致するまでの変化時間とし、そ
の時間第３のアナログスイッチのみをオン動作させるア
ナログスイッチ駆動回路と、クロック信号発生器と、前
記コンパレータ出力に応動して前記Ｔ＿３時間、前記ク
ロック信号発生器からのクロック信号をカウントするカ
ウンタとからなり、前記カウンタから前記アナログ電圧
に対応したデジタル信号を出力することを特徴とするア
ナログ／デジタル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091804A JPS61251232A (ja) | 1985-04-27 | 1985-04-27 | アナログ／デジタル変換装置 |
| US06/854,200 US4661803A (en) | 1985-04-27 | 1986-04-21 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091804A JPS61251232A (ja) | 1985-04-27 | 1985-04-27 | アナログ／デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251232A true JPS61251232A (ja) | 1986-11-08 |
Family
ID=14036807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091804A Pending JPS61251232A (ja) | 1985-04-27 | 1985-04-27 | アナログ／デジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4661803A (ja) |
| JP (1) | JPS61251232A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920009206B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 적분형 아날로그/디지탈 변환기의 기준전원 자동 제어회로 |
| JPH0435526A (ja) * | 1990-05-31 | 1992-02-06 | Sony Corp | 積分型変換装置 |
| US5245646A (en) * | 1992-06-01 | 1993-09-14 | Motorola, Inc. | Tuning circuit for use with an integrated continuous time analog filter |
| US7525472B2 (en) * | 2006-12-27 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Integration type and converter and device including same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3566265A (en) * | 1968-11-18 | 1971-02-23 | Time Systems Corp | Compensated step ramp digital voltmeter |
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1986
- 1986-04-21 US US06/854,200 patent/US4661803A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US4661803A (en) | 1987-04-28 |
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