JPS6125013Y2 - - Google Patents
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- JPS6125013Y2 JPS6125013Y2 JP7380081U JP7380081U JPS6125013Y2 JP S6125013 Y2 JPS6125013 Y2 JP S6125013Y2 JP 7380081 U JP7380081 U JP 7380081U JP 7380081 U JP7380081 U JP 7380081U JP S6125013 Y2 JPS6125013 Y2 JP S6125013Y2
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Description
【考案の詳細な説明】
本考案は、液晶マトリクスパネルに関し、特に
アモルフアスシリコンMOSFETアレイで構成し
たマトリクスパネルのオン抵抗を減少させるべ
く、表示電極の辺全域にMOSFETとしたことを
特徴とするものである。[Detailed Description of the Invention] The present invention relates to a liquid crystal matrix panel, and is characterized in that MOSFETs are provided throughout the sides of the display electrode in order to reduce the on-resistance of a matrix panel constructed of an amorphous silicon MOSFET array. It is.
第１図は、液晶マトリクスパネルの一般的構造
を示し、１は、前面ガラス基板、２は、この基板
１内面全面に被着されたIn2o3等の共通電極、３
は、液晶層、４はガラスフリツト、樹脂等よりな
るスペーサで、シール部材としても作用する。５
は、背面ガラス基板で、その内面に複数本の信号
電極Ｘおよび走査電極Ｙが互いに絶縁して直交配
置されている。６，６…は、信号電極Ｘ、走査電
極Ｙの各交差点に、アモルフアスシリコン
MOSFET（第２図）を介して接続された表示電
極である。MOSFETは、クロストークを防止す
るために設けられるものでありかかるMOSFET
アレイを利用したマトリクスパネルの一液晶セル
の回路構成は、第２図に示される。即ち
MOSFETのソースに信号電極が、ゲートに走査
電極が接続され、さらにドレイン、接地間に液晶
セル（LC）が介挿される。 FIG. 1 shows the general structure of a liquid crystal matrix panel, in which 1 is a front glass substrate, 2 is a common electrode such as In 2 o 3 deposited on the entire inner surface of this substrate 1, and 3
4 is a liquid crystal layer, and 4 is a spacer made of glass frit, resin, etc., which also functions as a sealing member. 5
1 is a rear glass substrate, on the inner surface of which a plurality of signal electrodes X and scanning electrodes Y are arranged orthogonally insulated from each other. 6, 6... are amorphous silicon at each intersection of the signal electrode X and the scanning electrode Y.
These are display electrodes connected via MOSFETs (Figure 2). MOSFET is provided to prevent crosstalk.
The circuit configuration of one liquid crystal cell of a matrix panel using an array is shown in FIG. That is,
A signal electrode is connected to the source of the MOSFET, a scanning electrode is connected to the gate, and a liquid crystal cell (LC) is inserted between the drain and ground.
第３図Ａ，Ｂは、この種マトリクスパネルの従
来例を示し、Ｘは信号電極、Ｙは走査電極で、そ
の交差部は誘電体被膜７に絶縁されている。信号
電極Ｘは、ガラス基板５の表面に形成され、
MOSFETのゲートＧを兼ねる。ゲートＧの上方
には、誘電体被膜７を介して、アモルフアスシリ
コン層Ｃが形成され、その両端部分に、ゲートＧ
部分を挾む如くソースＳおよびドレインＤが形成
される。６は透明表示電極でドレインＤに接続さ
れる。 3A and 3B show conventional examples of this type of matrix panel, where X is a signal electrode, Y is a scanning electrode, and their intersections are insulated by a dielectric coating 7. The signal electrode X is formed on the surface of the glass substrate 5,
Also serves as MOSFET gate G. An amorphous silicon layer C is formed above the gate G via a dielectric film 7, and the gate G is formed on both ends of the amorphous silicon layer C.
A source S and a drain D are formed to sandwich the portion. 6 is a transparent display electrode connected to the drain D.
かかる構造のMOSFETは、オン抵抗が高いた
め、液晶セル（LC）を素早く駆動することがで
きず、表示応答速度に問題があつた。 MOSFETs with such a structure have a high on-resistance, so they cannot quickly drive a liquid crystal cell (LC), resulting in problems with display response speed.
このようにな問題点を改善するため、表示電極
周囲のかなり広い領域にわたつてMOSFETを形
成し、そのオン抵抗の低下を実現しようとするも
のがある。 In order to improve these problems, some methods have attempted to reduce the on-resistance by forming a MOSFET over a fairly wide area around the display electrode.
第４図はこのようなものの一例を示すもので、
表示電極６の４辺のうち、信号電極Ｘおよび走査
電極Ｙに近接する２辺全体すなわち全周囲の約2/
１の領域にわたつてMOSFETを形成したものであ
り、Ｓはソース、Ｄはドレイン、Ｃはアモルフア
スシリコン層である。ソースＳおよびドレインＤ
は、アルミニウムＡにて形成される。誘電体被
膜７（第３図Ｂ）は、シリコンナイトライド
Si3N4をプラズマCVDにより約20000Åないし
5000Åの厚さに蒸着して形成される。アモルフア
スシリコン層Ｃもまた、プラズマCVDにより約
3000Åないし5000Åの厚さに形成される。ゲート
Ｇは、ガラス基板５上に酸化インジウムIn2O3或
はクロムCrを蒸着して形成される。 Figure 4 shows an example of such a thing.
Of the four sides of the display electrode 6, the entire two sides close to the signal electrode
A MOSFET is formed over one region, S is a source, D is a drain, and C is an amorphous silicon layer. Source S and drain D
is made of aluminum A. The dielectric film 7 (FIG. 3B) is made of silicon nitride.
Si 3 N 4 is deposited to approximately 20,000 Å or more by plasma CVD.
It is formed by vapor deposition to a thickness of 5000 Å. The amorphous silicon layer C is also formed by plasma CVD.
It is formed to a thickness of 3000 Å to 5000 Å. The gate G is formed by depositing indium oxide (In 2 O 3 ) or chromium Cr on the glass substrate 5 .
かかる構成にすれば、第３図に示す従来例にお
いて、オン抵抗が約107Ωであつたのに対し、約
105Ωと低下させることができ、表示応答速度の
改善をはかることができた。 With this configuration, the on-resistance was approximately 10 7 Ω in the conventional example shown in FIG.
We were able to reduce the resistance to 10 5 Ω and improve the display response speed.
しかし、この先行技術では縦横に多数配列され
た素子の一部について製造歩留り等の関係から、
表示電極の周囲の約2/1の領域にわたつて形成さ
れたMOSFETの一部分が分断され、分断された
一方のMOSFETが有効に作用しない。換言すれ
ば意図した表示応答速度の改善を図ることができ
ないものが生じてしまうという問題点がある。 However, in this prior art, due to manufacturing yield etc. for some of the elements arranged in large numbers vertically and horizontally,
A portion of the MOSFET formed over about 2/1 of the area around the display electrode is separated, and one of the separated MOSFETs does not function effectively. In other words, there is a problem in that the intended display response speed cannot be improved in some cases.
本考案は以上の点に留意してなされたもので、
液晶マトリクスパネルを構成する各表示電極の周
囲全域にMOSFETを形成し、もつて表示応答速
度の一層の改善を図ると共に、仮に各表示電極の
周囲全域に形成されたMOSFETの一部分が欠落
してしまつたとしてもその両側の部分がともに有
効に機能する液晶マトリクスパネルを提供しよう
とするものである。 This invention was made with the above points in mind.
By forming MOSFETs around the entire area around each display electrode that makes up the liquid crystal matrix panel, we aim to further improve the display response speed. The purpose of this invention is to provide a liquid crystal matrix panel in which both the parts on both sides function effectively even if the liquid crystal matrix panel is distorted.
第５図は本考案の一実施例を示し、表示電極６
の周囲全域にわたつてMOSFETを形成してい
る。このMOSFETはアモルフアスシリコン層
Ｃ、ソースＳ、ドレインＤおよびゲートＧよりな
る。このように、MOSFETを表示電極の周囲の
全域にわたつて形成することにより、オン抵抗を
一段と低下させることができ、そのため表示応答
速度の改善を図ることができる。又、全周に配設
されたMOSFETの一部分が仮に欠落したとして
もこの欠落部分の両側のMOSFET部分はいずれ
も信号電極Ｘおよび走査電極Ｙに接続されている
から有効に作用し、オン抗を実質的に増大させず
表示応答速度も実質的に低下させずに済む。従
い、生産性の改善に役立ち、製品コストの低減も
可能になる。 FIG. 5 shows an embodiment of the present invention, in which display electrodes 6
A MOSFET is formed over the entire surrounding area. This MOSFET consists of an amorphous silicon layer C, a source S, a drain D, and a gate G. In this way, by forming the MOSFET over the entire area around the display electrode, the on-resistance can be further reduced, and therefore the display response speed can be improved. In addition, even if a part of the MOSFET arranged around the entire circumference is missing, the MOSFET parts on both sides of the missing part are connected to the signal electrode There is no need to substantially increase the display response speed, and there is no need to substantially reduce the display response speed. Therefore, it helps improve productivity and reduces product costs.
第１図は、液晶マトリクスパネルの一般的構造
を示す分解斜視図、第２図は、その一部回路図、
第３図Ａは従来例正面図、第３図Ｂは、第３図Ａ
における−′断面図、第４図は、他の先行技
術の正面図、第５図は、本考案の１実施例の正面
図である。
１……前面ガラス基板、２……共通電極、３…
…液晶層、４……スペーサ、５……背面ガラス基
板、６……表示電極、７……誘電体被膜、LC…
…液晶セル、Ｃ……アモルフアスシリコン層。
Fig. 1 is an exploded perspective view showing the general structure of a liquid crystal matrix panel, Fig. 2 is a partial circuit diagram thereof,
Figure 3A is a front view of the conventional example, Figure 3B is Figure 3A
FIG. 4 is a front view of another prior art, and FIG. 5 is a front view of one embodiment of the present invention. 1...Front glass substrate, 2...Common electrode, 3...
...Liquid crystal layer, 4...Spacer, 5...Back glass substrate, 6...Display electrode, 7...Dielectric coating, LC...
...Liquid crystal cell, C...Amorphous silicon layer.
Claims (1)
およびソースに接続してなるMOSFETと、ドレ
イン。接地間に介挿されてなる液晶セルを有し、
かかる構成の液晶セルを多数形成してなる液晶マ
トリクスパネルにおいて、一液晶セルを構成する
表示電極の周辺部分の全域に上記MOSFETを形
成したことを特徴とする液晶マトリクスパネル。 A MOSFET with orthogonal scanning electrodes and signal electrodes connected to the gate and source, respectively, and the drain. It has a liquid crystal cell inserted between the ground,
A liquid crystal matrix panel formed by forming a large number of liquid crystal cells having such a configuration, characterized in that the above-mentioned MOSFET is formed in the entire peripheral area of a display electrode constituting one liquid crystal cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380081U JPS6125013Y2 (en) | 1981-05-20 | 1981-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7380081U JPS6125013Y2 (en) | 1981-05-20 | 1981-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184976U JPS57184976U (en) | 1982-11-24 |
| JPS6125013Y2 true JPS6125013Y2 (en) | 1986-07-28 |
Family
ID=29869566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7380081U Expired JPS6125013Y2 (en) | 1981-05-20 | 1981-05-20 |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6125013Y2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2770813B2 (en) * | 1996-04-26 | 1998-07-02 | 旭硝子株式会社 | Liquid crystal display |
| CN1538228A (en) * | 1997-07-23 | 2004-10-20 | ������������ʽ���� | Liquid crystal deivce and electronic apparatus |
-
1981
- 1981-05-20 JP JP7380081U patent/JPS6125013Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184976U (en) | 1982-11-24 |
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