JPS61248608A - Differential amplifier - Google Patents
Differential amplifierInfo
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- JPS61248608A JPS61248608A JP8849985A JP8849985A JPS61248608A JP S61248608 A JPS61248608 A JP S61248608A JP 8849985 A JP8849985 A JP 8849985A JP 8849985 A JP8849985 A JP 8849985A JP S61248608 A JPS61248608 A JP S61248608A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高速動作特性を有し、しかも同相入力除去比
および入力オフセット電圧特性の優れた差動増幅器に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a differential amplifier having high-speed operation characteristics and excellent common-mode input rejection ratio and input offset voltage characteristics.
［開示の概要］
本発明は、ＭＯＳＦＥＴにより構成した差動増幅器にお
いて、カスコードＭＯＳＦＥＴを対称に配置した一対の
回路から成る第１の折り返し型全差動増幅回路と、カス
コードＭＯＳＦＥＴを対称に配置した一対の回路から成
る第２の折り返し型全差動増幅回路または全差動増幅回
路の中の一方の回路において２個または１個の入力ＭＯ
８ＦＥＴのゲートに正入力と負入力との平均値が印加さ
れ、かつ前記カスコードＭＯＳＦＥＴのゲートおよびド
レインを接続し、その接続点がバイアス電圧を形成する
バイアス回路と、該バイアス回路で形成したバイアス電
圧を前記第２折り返し型全差動増幅回路の中の一対のカ
スコードＭＯＳＦＥＴのゲートに印加する手段とを具備
することにより、製造プロセス変動に影響されずに入力
オフセット電圧を抑えることができ、しかも同相入力電
圧除去比に優れている技術を開示するものである。[Summary of the Disclosure] The present invention provides a differential amplifier configured with MOSFETs, including a first folded fully differential amplifier circuit consisting of a pair of circuits in which cascode MOSFETs are arranged symmetrically, and a pair of circuits in which cascode MOSFETs are arranged symmetrically. 2 or 1 input MO in the second folded fully differential amplifier circuit or the fully differential amplifier circuit consisting of the circuit
A bias circuit in which the average value of the positive input and negative input is applied to the gate of the 8FET, and the gate and drain of the cascode MOSFET are connected, and the connection point forms a bias voltage, and the bias voltage formed by the bias circuit. By applying the voltage to the gates of the pair of cascode MOSFETs in the second folded fully differential amplifier circuit, it is possible to suppress the input offset voltage without being affected by manufacturing process variations, and moreover, The present invention discloses a technique that has an excellent input voltage rejection ratio.
なお、この概要はあくまでも本発明の技術内容に迅速に
アクセスするためにのみ供されるものであって、本発明
の技術的範囲および権利解釈に対しては何の影響も及ぼ
さないものである。Note that this summary is provided solely for the purpose of quickly accessing the technical content of the present invention, and does not have any influence on the technical scope of the present invention or the interpretation of rights.
［従来の技術〕
近年、ビデオ信号処理等において高速動作可能な差動増
幅器が要求されている。[Prior Art] In recent years, there has been a demand for differential amplifiers capable of high-speed operation in video signal processing and the like.
この要求を満足するものとして、ＩＥＥＥ Ｊｏｕｒｎ
ａｌｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ、
ＩＨ３年Ｖｏ１．１８． Ｎｏ、Ｅｉ。The IEEE Journal satisfies this requirement.
alof 5olid 5tate C1rcuit,
IH3 year Vo1.18. No, Ei.
ｐｐ、８５２−１３８３の「旧ｇｈ−Ｆｒｅｑｕｅｎｃ
ｙ ＣＭＯ９５ｗ１ｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ
Ｆｉｌｔｅｒｓ ｆｏｒ Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓＡｐｐｌｉｃａｔｉｏｎ ＪにはカスコードＭＯＳＦ
ＥＴを用いた折り返し型全差動増幅器がＴＡＴ Ｃ，Ｃ
ｔＩＯＩらによって提案されている。pp. 852-1383 “Old gh-Frequency”
y CMO95w1tched-Capacitor
Filters for Communication
Cascode MOSF for sApplication J
Folded fully differential amplifiers using ET are TAT C, C
It has been proposed by tIOI et al.
この回路の場合、適切な直流動作点を決めるには回路設
計上制約があること、並びに同相入力除去比が十分とれ
ないという問題がある。In the case of this circuit, there are problems in that there are restrictions in circuit design in determining an appropriate DC operating point and that a sufficient common-mode input rejection ratio cannot be obtained.
また、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅ Ｇｉｒｃｕｉｔ。Also, IEEE Journal of 5olid
5tate circuit.
！８８３年、Ｖｏ１．１８． Ｎｏ、θ、ＰＰ、７００
−７０８のｒＡｃＭｏｓＳｗｉｔｃｈｅｄ−Ｃａｐａｃ
ｉｔｏｒ Ｖａｒｉａｂｉｅ １ｊｎｅ Ｅｑｕ
ａｌｉｚｅｒＪには、Ｔｏｓｈｉｒｏ ５ｕｚｕｋｉら
により提案された差動増幅器が開示されているが、高速
動作という点で不十分である。! 883, Vo1.18. No, θ, PP, 700
-708 rAcMosSwitched-Capac
Itor Variabie 1jne Equ
AlizerJ discloses a differential amplifier proposed by Toshiro Izuzuki et al., but it is insufficient in terms of high-speed operation.
第４図を用いて、上述した折り返し型全差動増幅器につ
いて詳しく述べることにする。第４図において、１〜５
は定電流源、８．７は入力ＮＯ！ＪＦＥＴ、８．９は入
力端子対、１０．１１はカスコードＭＯＳＦＥＴ、１２
．１３は出力端子対、１４．１５はＭＯＳＦＥＴＩＯ，
１１のゲートに印加するバイアス電圧の端子、１６〜１
８は定電流源３〜５に対する各バイアス端子である。The folded fully differential amplifier described above will be described in detail using FIG. 4. In Figure 4, 1 to 5
is a constant current source, 8.7 is input NO! JFET, 8.9 is input terminal pair, 10.11 is cascode MOSFET, 12
．． 13 is an output terminal pair, 14.15 is MOSFETIO,
Terminal for bias voltage applied to the gate of 11, 16-1
8 is each bias terminal for constant current sources 3-5.
第４図に示す差動増幅−器の出力点！３における電圧は
、定電流源５とカスコードＭＯＳＦＥＴＩＩとの電流供
給能力が一致していない限り、端子１５と１８の中間値
付近の値をとることはできず、ＭＯＳＦＥＴ１４または
定電流源５に用いられているＭＯＳＦＥＴが飽和電流領
域で動作しなくなり、電圧利得の低下および入力オフセ
ット電圧を増大することになる。The output point of the differential amplifier shown in Figure 4! The voltage at terminal 3 cannot take a value near the intermediate value between terminals 15 and 18 unless the current supply capabilities of constant current source 5 and cascode MOSFET II match, and the voltage at The MOSFET that is currently in use will no longer operate in the saturation current region, resulting in a decrease in voltage gain and an increase in input offset voltage.
さらにこれを解決するために、端子１４および１Ｂ、お
よび１５および１８にそれぞれに印加するバイアス電圧
およびカスコードＭＯＳＦＥＴＩＯおよび１１のサイズ
を最適に選んだとしても、ＭＯＳＦＥＴ特性の製造上の
わずかな変動で、直流動作点が設計値と大きく相異した
ものになってしまう。Furthermore, to solve this problem, even if the bias voltages applied to terminals 14 and 1B, and 15 and 18, and the sizes of cascode MOSFETIO and 11 are optimally selected, slight manufacturing variations in MOSFET characteristics will cause The DC operating point will be significantly different from the design value.
また、同相入力電圧除去比特性を向上させるべ〈従来用
いられている回路の一例を第５図に示す。ここで第４図
と同様の個所には同一符号を付す。第５図において、定
電流源１〜５、入力ＭＯＳＦＥＴＢ、７ 、入力端子対
８，８、カスコードＭＯＳＦＥＴ１０．１１、出力端子
対１２，１３ 、バイアス入力端子１４．１５は第１図
と同様に配置されている。この例で、抵抗性領域で動作
するＭＯＳＦＥＴ２０〜２３を、それぞれ、定電流源３
〜５に接続する。すなわち、これらＭＯＳＦＥＴ２０．
２１ と２２および２３の各ドレインとソースを各定電
流＠３．４および５と共通電位Ｖｓｓとの間に接続し、
ＭＯＳＦＥＴ２０および２３の各ゲートを出力端子１２
および１３にそれぞれ接続し、ＭＯＳＦＥＴ２１および
２２の各ゲートを接地することによって、出力点１２お
よび１３の各電圧に負帰還作用を与えることによって、
同相入力除去社特性を向上させようとする。Furthermore, the common-mode input voltage rejection ratio characteristics should be improved. An example of a conventionally used circuit is shown in FIG. Here, the same parts as in FIG. 4 are given the same reference numerals. In FIG. 5, constant current sources 1 to 5, input MOSFET B, 7, input terminal pair 8, 8, cascode MOSFET 10.11, output terminal pair 12, 13, and bias input terminal 14.15 are arranged in the same manner as in FIG. has been done. In this example, MOSFETs 20 to 23 that operate in a resistive region are connected to constant current sources 3 and 3, respectively.
Connect to ~5. That is, these MOSFET20.
Connect the drains and sources of 21, 22, and 23 between each constant current @3.4 and 5 and the common potential Vss,
Each gate of MOSFET 20 and 23 is connected to output terminal 12.
and 13 respectively, and grounding the gates of MOSFETs 21 and 22 to give a negative feedback effect to the voltages at output points 12 and 13.
Attempts to improve common-mode input rejection characteristics.
しかし、必ずしも十分な効果は得られていない。However, sufficient effects are not necessarily obtained.
また、それらの特性を改善しようとすると、高速特性が
十分に得られない。Furthermore, when trying to improve these characteristics, sufficient high-speed characteristics cannot be obtained.
［発明が解決しようとする問題点］
そこで、本発明の目的は、上述の欠点を解除し、良好な
高速動作特性を有し、かつオフセット電圧が低く、同相
入力電圧除去比特性の優れた差動増幅器を提供すること
にある。[Problems to be Solved by the Invention] Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks, and to provide a method having good high-speed operation characteristics, low offset voltage, and excellent common-mode input voltage rejection ratio characteristics. The purpose of this invention is to provide a dynamic amplifier.
［問題を解決するための手段］
かかる目的を達成するために、本発明差動増幅器は、折
り返し型全差動増幅回路、およびそのカスコードＭＯＳ
ＦＥＴのバイアス電圧を生成するための第２の折り返し
全差動増幅回路の全体またはその対称な回路の一方のみ
から構成され、正入力と負入力の平均値を入力ＭＯＳＦ
ＥＴに印加したバイアス回路から構成する。[Means for solving the problem] In order to achieve the above object, the differential amplifier of the present invention includes a folded fully differential amplifier circuit and its cascode MOS.
It consists of the entire second folded fully differential amplifier circuit or only one of its symmetrical circuits to generate the bias voltage of the FET, and the average value of the positive input and negative input is input to the MOSFET.
It consists of a bias circuit applied to ET.
すなわち、本発明は、カスコードＭＯＳＦＥＴを対称に
配置した一対の回路から成る第１の折り返し型全差動増
幅回路と、カスコードＮｏ！３ＦＥＴを対称に配置した
一対の回路から成る第２の折り返し型全差動増幅回路ま
たは全差動増幅回路の中の一方の回路において２個また
は１個の入力ＭＯＳＦＥＴのゲートに正入力と負入力と
の平均値が印加され、かつカスコードＭＯＳＦＥＴのゲ
ートおよびドレインを接続し、その接続点がバイアス電
圧を形成するバイアス回路と、バイアス回路で形成した
バイアス電圧を第２折り返し型全差動増幅回路の中の一
対のカスコードＭＯＳＦＥＴのゲートに印加する手段と
を具備したことを特徴とする。That is, the present invention provides a first folded fully differential amplifier circuit consisting of a pair of circuits in which cascode MOSFETs are arranged symmetrically, and a cascode No. A positive input and a negative input are connected to the gates of two or one input MOSFET in a second folded fully differential amplifier circuit or one circuit in a fully differential amplifier circuit consisting of a pair of circuits in which 3FETs are arranged symmetrically. A bias circuit is applied, and the gate and drain of the cascode MOSFET are connected, and the connection point forms a bias voltage. It is characterized by comprising means for applying voltage to the gates of a pair of cascode MOSFETs therein.
ここで、正入力および負入力を抵抗または抵抗性デバイ
スを介してバイアス回路の入力ＭＯＳＦＥＴのゲートに
印加することができる。Here, the positive and negative inputs can be applied to the gate of the input MOSFET of the bias circuit via a resistor or resistive device.
［作 用］
本発明におけるバイアス回路においては、差入力が零の
時、入力ＭＯ８ＦＥＴおよびカスコードＭＯＳＦＥＴ側
の電流比が全差動増幅回路側における電流比と等しい値
にある。換言すると、全差動増幅回路とバイアス回路の
同等な端子では必ず同一の電圧を示すように構成されて
おり、入力オフセット電圧が非常に小さくなる。[Function] In the bias circuit according to the present invention, when the differential input is zero, the current ratio on the input MO8FET and cascode MOSFET sides is equal to the current ratio on the fully differential amplifier circuit side. In other words, equivalent terminals of the fully differential amplifier circuit and the bias circuit are configured to always show the same voltage, and the input offset voltage becomes extremely small.
さらにまた、バイアス回路側の入力ＭＯＳＦＥＴゲート
には正入力と負入力との中間値が入力するように構成さ
れているので、同相入力信号が入力されたとしても、差
動増幅器回路側とバイアス回路側の同等な素子を流れる
電着比は変化せず、結果として、この場合、電圧利得は
非常に小さく、同相入力信号除去比に優れている。Furthermore, since the input MOSFET gate on the bias circuit side is configured so that an intermediate value between the positive input and the negative input is input, even if a common-mode input signal is input, the input MOSFET gate on the differential amplifier circuit side and the bias circuit The electrodeposition ratio flowing through the side equivalent element does not change, resulting in a very small voltage gain in this case and excellent common mode input signal rejection.
さらに、本発明差動増幅器では、カスコードＭＯＳＦＥ
Ｔに印加するバイアス電圧が入力電圧レベルに追従して
変動するので、固定バイアスの時にくらべてはるかに広
い入力信号電圧範囲が得られる。Furthermore, in the differential amplifier of the present invention, the cascode MOSFE
Since the bias voltage applied to T varies in accordance with the input voltage level, a much wider input signal voltage range can be obtained than when using a fixed bias.
［実施例］ 以下に、図面を参照して本発明の詳細な説明する。[Example] The present invention will be described in detail below with reference to the drawings.
本発明の差動増幅器の一例を第１図に示す。ここで第４
図と同様の個所には同一符号を付す。An example of the differential amplifier of the present invention is shown in FIG. Here the fourth
The same parts as in the figure are given the same reference numerals.
第１図において、ブロックＢ１は全差動増幅器の主要部
分、ブロックＢ２はブロックＢｌ中のカスコードトラン
ジスタ回路を構成するＭＯＳＦＥＴ３０．３１にバイア
ス電圧を供給するためのバイアス回路部分を示している
。３２ 、３３は入力トランジスタとしてのＭＯＳＦＥ
Ｔ、３４および３５は入力トランジスタ３２および３３
にそれぞれ負入力および正入力を供給するための入力端
子、３８はＭＯＳＦＥＴ３０ 、３１ と共にカスコー
ドトランジスタ回路を構成するＭＯＳＦＥＴである。３
７〜４４は定電流源、４５．４８．４７はそれぞれ定電
流源３１１．４１，４３，４４；４０．３７，３８．４
２に供給するバイアス電圧ラインを示している。In FIG. 1, block B1 shows the main part of a fully differential amplifier, and block B2 shows a bias circuit part for supplying bias voltage to MOSFETs 30 and 31 forming a cascode transistor circuit in block B1. 32 and 33 are MOSFEs as input transistors
T, 34 and 35 are input transistors 32 and 33
An input terminal 38 is a MOSFET that forms a cascode transistor circuit together with MOSFETs 30 and 31. 3
7 to 44 are constant current sources, 45.48.47 are constant current sources 311.41, 43, 44; 40.37, 38.4, respectively.
2 shows the bias voltage line that supplies the voltage.
さらに詳しく説明すると、本発明差動増幅器は、カスコ
ードＭＯＳＦＥＴ３０および３１を看する対称な構造の
１対の回路から成る折り返し型全差動増幅回路Ｂ１およ
びカスコードＭＯＳＦＥＴ３０．３１の各ゲート
・４８．４１１に印加するためのバイアス回路Ｂ２
から構成されている。このバイアス回路Ｂ２は、１対の
回路 □から成る折り返し型全差動増幅回路その
ものまたはその中の一方の回路においてカスコードＭＯ
ＳＦＥＴ３６のゲート５０とドレイン５１とを接続した
ものから成り、これらゲート５０とドレイン５１との接
続点の電圧をカスコードＭＯＳＦＥＴ３０．３１のゲー
ト４８．４９に印加するバイアス電圧とする。さらに、
バイアス回路Ｂ２に含まれる２個または１個の入力ＭＯ
ＳＦＥＴ５２のゲート５３には、正入力および負入力の
平均値が印加されるように抵抗または抵抗性のデバイス
５４および５５を介して正入力５６および負入力５７が
印加されるようにする。５８および５９は差動出力端子
である。To explain in more detail, the differential amplifier of the present invention includes a folded fully differential amplifier circuit B1 consisting of a pair of circuits with a symmetrical structure looking at the cascode MOSFETs 30 and 31, and each gate of the cascode MOSFETs 30 and 31.
・Bias circuit B2 for applying to 48.411
It consists of This bias circuit B2 is a folded fully differential amplifier circuit consisting of a pair of circuits □ or one of the circuits includes a cascode MO
The gate 50 and drain 51 of the SFET 36 are connected together, and the voltage at the connection point between the gate 50 and the drain 51 is used as the bias voltage applied to the gate 48.49 of the cascode MOSFET 30.31. moreover,
Two or one input MO included in bias circuit B2
A positive input 56 and a negative input 57 are applied to the gate 53 of SFET 52 via resistors or resistive devices 54 and 55 such that the average value of the positive and negative inputs is applied. 58 and 59 are differential output terminals.
バイアス回路Ｂ２においては、差入力が零の時、入力Ｍ
ＯＳＦＥＴ５２およびカスコードＭＯＳＦＥＴ３Ｂ側の
電流比が全差動増幅回路Ｂｌ側における電流比と等しい
値にある。換言すると、全差動増幅回路Ｂｌとバイアス
回路Ｂ２の同等な端子では必ず同一の電圧を示すように
構成されており、その結果、入力オフセット電圧は、非
常に小さくなる。In bias circuit B2, when the differential input is zero, the input M
The current ratio on the OSFET 52 and cascode MOSFET 3B sides is equal to the current ratio on the fully differential amplifier circuit Bl side. In other words, equivalent terminals of the fully differential amplifier circuit Bl and the bias circuit B2 are configured to always show the same voltage, and as a result, the input offset voltage becomes extremely small.
すなわち、本発明におけるバイアス回路Ｂ２では、カス
コードＭＯＳＦＥＴ３Ｂのゲート５０とドレイン５１と
を接続したことによって、全差動増幅回路Ｂｌ側のカス
コードＭＯＳＦＥＴ３０．３１に対してカレントミラー
回路と同じ機能を持つことになり、その結果として、第
１図の定電流源４１とカスコードＭＯＳＦＥＴ３１の電
流供給能力とは如何なるプロセス変動においても等しく
なり、出力点５９の電圧はバイアス４１と端子４９との
中間付近の値を有することになる。That is, in the bias circuit B2 of the present invention, by connecting the gate 50 and drain 51 of the cascode MOSFET 3B, it has the same function as a current mirror circuit for the cascode MOSFET 30 and 31 on the fully differential amplifier circuit Bl side. As a result, the current supply capabilities of the constant current source 41 and the cascode MOSFET 31 in FIG. It turns out.
さらにまた、バイアス回路Ｂ２側の入力ＭＯＳＦＥＴゲ
ート５３には正入力５６と負入力５７との中間値が入力
するように構成されているので、同相入力信号が入力さ
れたとしても、全差動増幅回路Ｂｌ側とバイアス回路Ｂ
２側の同等な素子を流れる電流比は変化せず、その結果
として、この場合の電圧利得は非常に小さく、同相入力
信号除去比に優れている。Furthermore, since the input MOSFET gate 53 on the bias circuit B2 side is configured so that an intermediate value between the positive input 56 and the negative input 57 is input, even if a common-mode input signal is input, the fully differential amplification Circuit Bl side and bias circuit B
The ratio of currents flowing through the equivalent elements on the two sides does not change, and as a result the voltage gain in this case is very small and the common mode input signal rejection ratio is excellent.
さらに、この差動増幅器では、カスコードＭＯＳＦＥＴ
３０ 、３１に印加されるバイアス電圧が入力電圧レベ
ルに追従して変動するので、固定バイアスの時にくらべ
てはるかに広い入力信号電圧範囲が得られる。Furthermore, in this differential amplifier, the cascode MOSFET
Since the bias voltages applied to 30 and 31 vary in accordance with the input voltage level, a much wider input signal voltage range can be obtained than when using a fixed bias.
第２図は本発明の具体例を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of the present invention.
第２図において、Ｎｏ５ＦＥＴ８０と８１および６４は
、それぞれ、全差動増幅回路およびバイアス回路におけ
る入力トランジスタである。Ｎｏ９ＦＥＴ８２と６３お
よび６５は、それぞれ、全差動増幅回路およびバイアス
回路におけるカスコードトランジスタである。In FIG. 2, No. 5 FETs 80, 81, and 64 are input transistors in a fully differential amplifier circuit and a bias circuit, respectively. No. 9 FETs 82, 63, and 65 are cascode transistors in the fully differential amplifier circuit and bias circuit, respectively.
ＭＯＳＦＥＴｆｉ８〜７４は定電＊源用トランジスタ、
Ｎｏ９ＦＥＴ７５はＭＯＳＦＥＴθ８〜［１８，７１，
７２にバイアス電圧を供給するためのトランジスタ、Ｍ
ＯＳＦＥＴ？８．７７は定電流源用トランジスタ６９．
７０．７３．７４にバイアス電圧を供給するためのトラ
ンジスタ対である。７８，７１３は入力端子対、８０．
８１は出力端子対である。MOSFET fi8 to 74 are constant voltage* source transistors,
No9FET75 is MOSFETθ8~[18,71,
A transistor for supplying a bias voltage to 72, M
OSFET? 8.77 is a constant current source transistor 69.
This is a transistor pair for supplying bias voltage to 70, 73, and 74. 78 and 713 are input terminal pairs; 80.
81 is a pair of output terminals.
以下、第２図示の本発明の実施例の動作について詳しく
説明する。The operation of the embodiment of the present invention shown in FIG. 2 will be described in detail below.
入力端子７８および７９にわずかに異なる電圧を印加す
ると、入カドランジスタロ０および６１のソース８５は
共通接続しているため、各ドレイン８２および８３に増
幅された電圧が生ずる。さらに、定電流源トランジスタ
８７ 、６８およびカスコードトランジスタ８２．８３
によって出力端子８０と８１との間にはさらに増幅され
た信号が生ずることになる。Applying slightly different voltages to input terminals 78 and 79 produces an amplified voltage at each drain 82 and 83 because the sources 85 of input quadrants 0 and 61 are commonly connected. Further, constant current source transistors 87, 68 and cascode transistors 82, 83
As a result, a further amplified signal is generated between output terminals 80 and 81.
入力端子７８および７９にそれぞれ同相電圧が印加され
た時には、ドレイン８２と８３との間には電圧差は生じ
ない。バイアス回路側の入カドランジスタロ４には入力
端子７８および７８と等しい入力電圧が印加きれるので
、端子８４の電位はＭＯ！１ｌｉＦＥＴ８０および６１
のドレイン８２および８３の電位と等しくなる。従って
、出力端子８０および８１の電位は端子８６の電位と等
しくなり、同相入力信号除去比にすぐれ、またオフセッ
ト電圧も非常に小さい値となる。When common mode voltages are applied to input terminals 78 and 79, respectively, no voltage difference occurs between drains 82 and 83. Since an input voltage equal to that of the input terminals 78 and 78 can be applied to the input quadrant transistor 4 on the bias circuit side, the potential of the terminal 84 is MO! 1liFET80 and 61
becomes equal to the potential of drains 82 and 83 of . Therefore, the potentials of the output terminals 80 and 81 are equal to the potential of the terminal 86, and the in-phase input signal rejection ratio is excellent, and the offset voltage is also a very small value.
図中、８７は正入力、８８は負入力、８９および８０は
抵抗性デバイス、９１および９２は位相補償用キャパシ
タ÷ある。In the figure, 87 is a positive input, 88 is a negative input, 89 and 80 are resistive devices, and 91 and 92 are phase compensation capacitors.
また、カスコードＭＯＳＦＥＴ８２ 、８３のゲートに
加わるバイアス電圧が同相入力信号に追従して変化する
ので、同相入力電圧範囲も広い。Furthermore, since the bias voltage applied to the gates of the cascode MOSFETs 82 and 83 changes in accordance with the common-mode input signal, the common-mode input voltage range is wide.
第３図は本発明の別の実施例を示す回路図である。第３
図において、Ｎｏ９ＦＥＴ１００と１０１および１０２
は、それぞれ、全差動増幅回路およびバイアス回路にお
ける入力トランジスタ、Ｎｏ９ＦＥＴ１０３と＋０４お
よび１０５は、それぞれ、全差動増幅回路およびバイア
ス回路におけるカスコードトランジスタ、ＭＯＳＦＥＴ
Ｉ０８〜１１Ｊ１２３．１２４は定電流源用トランジス
タ、ＭＯＳＦＥＴ１１７〜１２０はＭＯＳＦＥＴ１０１
３〜１１１゜１２３．１２４にそれぞれバイアス電圧を
供給するためのトランジスタ、ＭＯＳＦＥＴ１２１，１
２２はＭＯＳＦＥＴ１１２〜１１Ｂにバイアス電圧を供
給するためのトランジスタである。１２５，１２６は入
力端子、１２７，１２８，１２９は入力トランジスタ１
００，１０１，１０２の各ドレイン、１３０．１３１は
出力端子、１３２ 、１３３はカスコードトランジスタ
１０５のそれぞれドレイン、ゲートである。１３４は正
入力、１３５は負入力、１３Ｂおよび１３７は抵抗性デ
バイス、１３８，１３９は位相補償用キャパシタである
。FIG. 3 is a circuit diagram showing another embodiment of the present invention. Third
In the figure, No. 9 FETs 100, 101 and 102
are the input transistors in the fully differential amplifier circuit and the bias circuit, respectively.No9FET103, +04 and 105 are the cascode transistors and MOSFETs in the fully differential amplifier circuit and the bias circuit, respectively.
I08~11J123.124 are constant current source transistors, MOSFET117~120 are MOSFET101
Transistors, MOSFETs 121, 1 for supplying bias voltages to 3 to 111°123.124, respectively
22 is a transistor for supplying bias voltage to MOSFETs 112 to 11B. 125, 126 are input terminals, 127, 128, 129 are input transistors 1
00, 101, and 102, 130 and 131 are output terminals, and 132 and 133 are the drain and gate of the cascode transistor 105, respectively. 134 is a positive input, 135 is a negative input, 13B and 137 are resistive devices, and 138 and 139 are phase compensation capacitors.
第３図の回路が第２図の回路と相違する点は、全差動増
幅回路本体において、ＭＯＳＦＥＴ１２３ 、１２４を
設け、およびそれに伴ないバイアス回路部においてはＭ
ＯＳＦＥＴ１１７，１１８が付加された点である。これ
ら定電流源用ＭＯＳＦＥＴ１２３，１２４は、出力端子
１３０゜１３１の負荷インピーダンスを著しく高くする
効果を有しており、したがって、増幅器の電圧利得を向
上させるのに有効な手段となっている。すなわち、第２
図および第３図の回路における性能の違いは、電圧利得
のみで、入力電圧オフセットおよび同相入力電圧除去比
の特性は変わらない。なお、従来のバイアス回路を用い
た場合、ゲイン・バンド幅端が８０Ｍｅｇであったもの
が、本発明を用いることによって同相入力電圧除去比を
劣化することなく １２０Ｍｅｇまで向上した。The circuit in FIG. 3 is different from the circuit in FIG.
This is because OSFETs 117 and 118 are added. These constant current source MOSFETs 123 and 124 have the effect of significantly increasing the load impedance of the output terminals 130 and 131, and therefore serve as an effective means for improving the voltage gain of the amplifier. That is, the second
The only difference in performance between the circuits shown in FIG. 3 and FIG. 3 is the voltage gain, and the characteristics of input voltage offset and common-mode input voltage rejection ratio remain unchanged. Note that when using a conventional bias circuit, the gain bandwidth edge was 80 Meg, but by using the present invention, it was improved to 120 Meg without deteriorating the common-mode input voltage rejection ratio.
なお、第２図および第３図の回路において、ｎチャネル
型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを相補的に
置き換えた場合にも同様な性能が得られる。Note that similar performance can be obtained even when the n-channel MOSFET and the p-channel MOSFET are complementarily replaced in the circuits of FIGS. 2 and 3.
また、バイアス回路の正負入力信号を加えて中間値を作
り出す抵抗性のデバイスの信号供給端にバッファ段を追
加して信号源側から見たインピーダンスを劣化させるこ
となく本発明を適用することもできることは明らかであ
る。Furthermore, the present invention can be applied without deteriorating the impedance seen from the signal source side by adding a buffer stage to the signal supply end of a resistive device that adds positive and negative input signals of the bias circuit to create an intermediate value. is clear.
［発明の効果］
以上から明らかなように、本発明の差動増幅回路は、製
造プロセス変動に影響されずに入力オフセット電圧を抑
えることができ、しかも同相入力電圧除去比に優れてい
る。それ故に、各トランジスタサイズを独立に自由に選
択できるので、利得並びに周波数帯域特性をオフセット
電圧、同相入力電圧除去比特性とは焦関係に最適化でき
るので、差動増幅回路の設計が非常に容易になり、かつ
周波数帯域特性、電圧利得特性が従来の回路のものに比
べて格段に向上する。[Effects of the Invention] As is clear from the above, the differential amplifier circuit of the present invention can suppress the input offset voltage without being affected by manufacturing process variations, and has an excellent common-mode input voltage rejection ratio. Therefore, since the size of each transistor can be freely selected independently, the gain and frequency band characteristics can be optimized in relation to the offset voltage and common-mode input voltage rejection ratio characteristics, making it extremely easy to design a differential amplifier circuit. , and the frequency band characteristics and voltage gain characteristics are significantly improved compared to conventional circuits.
しかもまた、入力電圧範囲も広くなり、その結果として
、供給する電源電圧が従来の半分近い値でも十分使用で
きることになり、低電圧の機器にも有効に使用できる利
点がある。Moreover, the input voltage range is also widened, and as a result, it can be used even if the supplied power supply voltage is almost half of the conventional value, which has the advantage of being able to be used effectively for low-voltage equipment.
第１図は本発明の折り返し型全差動増幅器の構成の一例
を示す回路図、
第２図は本発明折り返し型全差動増幅器の具体例を示す
回路図、
第３図は本発明折り返し型全差動増幅器の他の具体例を
示す回路図、
第４図は従来の折り返し型全差動増幅器の構成を示す回
路図、
第５図は従来用いられている折り返し甲全差動増幅器の
他の構成を示す回路図である。
３２．３３．５２・・・入力トランジスタ、３０．３１
．３８・・・カスコードトランシタ、３４・・・負入力
、
３５・・・正入力、
３７〜４４・・・定電流源用トランジスタ、４５．４８
．４？・・・バイアス電圧ライン、４８．４１１．５０
・・・ゲート、
５１・・・ドレイン、
５３・・・ゲート、
５４．５５・・・抵抗性デバイス、
５８．５９・・・出力端子。FIG. 1 is a circuit diagram showing an example of the configuration of the folded fully differential amplifier of the present invention, FIG. 2 is a circuit diagram showing a specific example of the folded fully differential amplifier of the present invention, and FIG. 3 is the folded type of the present invention. A circuit diagram showing another specific example of a fully differential amplifier. Figure 4 is a circuit diagram showing the configuration of a conventional folded fully differential amplifier. Figure 5 is a circuit diagram showing a configuration of a conventional folded fully differential amplifier FIG. 32.33.52...Input transistor, 30.31
．． 38... Cascode transistor, 34... Negative input, 35... Positive input, 37-44... Constant current source transistor, 45.48
．． 4? ...Bias voltage line, 48.411.50
...Gate, 51...Drain, 53...Gate, 54.55...Resistive device, 58.59...Output terminal.
Claims (1)
路から成る第１の折り返し型全差動増幅回路と、 カスコードＭＯＳＦＥＴを対称に配置した一対の回路か
ら成る第２の折り返し型全差動増幅回路または全差動増
幅回路の中の一方の回路において２個または１個の入力
ＭＯＳＦＥＴのゲートに正入力と負入力との平均値が印
加され、かつ前記カスコードＭＯＳＦＥＴのゲートおよ
びドレインを接続し、その接続点がバイアス電圧を形成
するバイアス回路と、 該バイアス回路で形成したバイアス電圧を前記第２折り
返し型全差動増幅回路の中の一対のカスコードＭＯＳＦ
ＥＴのゲートに印加する手段とを具備したことを特徴と
する差動増幅器。 ２）前記正入力および前記負入力を抵抗または抵抗性の
デバイスを介して前記バイアス回路の入力ＭＯＳＦＥＴ
のゲートに印加するようにしたことを特徴とする特許請
求の範囲第１項記載の差動増幅器。[Claims] 1) A first folded fully differential amplifier circuit consisting of a pair of circuits in which cascode MOSFETs are arranged symmetrically, and a second folded fully differential amplifier circuit consisting of a pair of circuits in which cascode MOSFETs are arranged symmetrically. In one circuit of the differential amplifier circuit or the fully differential amplifier circuit, the average value of the positive input and negative input is applied to the gates of two or one input MOSFET, and the gate and drain of the cascode MOSFET are applied. a bias circuit whose connection point forms a bias voltage; and a pair of cascode MOSFETs in the second folded fully differential amplifier circuit that transmits the bias voltage formed by the bias circuit.
1. A differential amplifier comprising: means for applying voltage to a gate of an ET. 2) The positive input and the negative input are connected to the input MOSFET of the bias circuit via a resistor or a resistive device.
2. The differential amplifier according to claim 1, wherein the voltage is applied to the gate of the differential amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8849985A JPS61248608A (en) | 1985-04-26 | 1985-04-26 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8849985A JPS61248608A (en) | 1985-04-26 | 1985-04-26 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248608A true JPS61248608A (en) | 1986-11-05 |
Family
ID=13944511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8849985A Pending JPS61248608A (en) | 1985-04-26 | 1985-04-26 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248608A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (en) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | Balanced double folded cascode operational amplifier |
| KR100410615B1 (en) * | 1996-12-27 | 2004-03-30 | 페어차일드코리아반도체 주식회사 | Folding cascode type differential amplifier |
| JP2008141356A (en) * | 2006-11-30 | 2008-06-19 | Sanyo Electric Co Ltd | Differential amplifier circuit |
-
1985
- 1985-04-26 JP JP8849985A patent/JPS61248608A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (en) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | Balanced double folded cascode operational amplifier |
| KR100410615B1 (en) * | 1996-12-27 | 2004-03-30 | 페어차일드코리아반도체 주식회사 | Folding cascode type differential amplifier |
| JP2008141356A (en) * | 2006-11-30 | 2008-06-19 | Sanyo Electric Co Ltd | Differential amplifier circuit |
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