JPS61245255A - Nonvolatile memory device - Google Patents

Abstract

PURPOSE:To facilitate an interface with a microcomputer for pipeline control by connecting a delay means which delays only the control signal for erasion and writing to a temporary latch means which latches temporarily the control signal supplied to a control means. CONSTITUTION:The control signals are supplied to an EEPROM control circuit 6 as well as a control latch 1. THe output of the circuit 1 is supplied to the circuit 6 via a delay circuit 7. The data are given to a data latch 3 via a tri- state data buffer 2 which is controlled by the control signal given from the circuit 6. The circuit 7 keeps the delay time which can perform the normal reading operation between the latch timing of the signal needed for writing and the writing start timing. Thus the reading processing is possible immediately after the writing signal.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、不揮発性メモリ装置に関し、特にＥＥ　Ｐ　
ＲＯＭ　（Ｅ　１ｅｃｔｒｉｃａｌｌｙ　　Ｅ　ｒａａ
ａｂｌｅ　　ａｎｄＰｒｏｇｒａｍｗ＋ａｂｌｅ　　Ｒ
ｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ）にプログラムと
データを格納し、バイブライン処理を行う場合に好適な
不揮発性メモリ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a non-volatile memory device, and in particular to an EE P
ROM (E 1 electrically E raa
able and Programw+able R
The present invention relates to a nonvolatile memory device suitable for storing programs and data in an empty memory and performing vibe line processing.

〔発明の背景Ｊ マイクロコンピュータの分野でも１次の命令を現在実行
中の命令サイクルの中で取り込むバイブライン制御が主
流となりつつある。バイブライン制御を行っているマイ
クロコンピュータにおいて、ＥＥＦＲＯＭを内蔵してプ
ログラムとデータとを同一メモリマトリクス内に格納す
ることにより。[Background of the Invention J] In the field of microcomputers as well, vibe line control in which a primary instruction is taken into the currently executed instruction cycle is becoming mainstream. By incorporating an EEFROM into a microcomputer that performs vibration line control and storing programs and data in the same memory matrix.

効率のよい処理が可能となる。しかし、従来のＥＥＰＲ
ＯＭでは、書込みサイクルの直後に読出しを行うことが
できず１問題がある・ 従来のＥＥＦＲＯＭへアクセスする場合、読出し時には
、制御信号（チップイネーブルＣＥ、アウトプットイネ
ーブルσ下）をＥＥＰＲＯＭに加えるとともに、アドレ
スＡをＥＥＰＲＯＭに加えることにより、指定されたア
ドレス領域からデータが読出される。また、書込み時に
は、制御信号（チップイネーブルＣＥ、ライトイネーブ
ルＷＥ）と、Ｖ込みデータＤと、アドレスＡとを、一時
ラッチ回路に格納した後、指定したアドレスエリアに書
込む。すなわち、従来のＥＥＰＲＯＭへの書込みは、第
５図に示すタイミングで、アドレスＡ。Efficient processing becomes possible. However, conventional EEPR
With OM, there is one problem in that reading cannot be performed immediately after a write cycle. When accessing a conventional EEFROM, when reading, a control signal (chip enable CE, output enable σ lower) is applied to the EEPROM, and By adding address A to the EEPROM, data is read from the specified address area. Furthermore, during writing, the control signals (chip enable CE, write enable WE), V write data D, and address A are temporarily stored in a latch circuit, and then written into a designated address area. That is, writing to the conventional EEPROM is performed at address A at the timing shown in FIG.

チップイネーブルＣＥ、アウトプットイネーブルσ下、
データＤを与え、ライトイネーブルＷＥの立上りＷＲに
同期して上記Ａ、ＧＥ、ＯＥ、Ｄをラッチすることによ
り、ｔｗに期間に書込みが行われている。このタイミン
グでは、書込みサイクルに続いて、直ちに同一半導体集
積回路からの読出しをすることは不可能である。そのた
め、バイブライン処理のように、現在の命令の読出し、
オペランドの読出しを行い、続いてオペランド演算の結
果を書込んだ直後、次の命令の読出しを行う必要がある
場合には、２チツプのメモリを設けたシステム構成が必
要となっている。つまり、２チツプのメモリを用いて、
一方のメモリが書込み中には、他方のメモリから読出す
ようにしている。Chip enable CE, output enable σ lower,
Writing is performed in the period tw by applying data D and latching the above A, GE, OE, and D in synchronization with the rising edge WR of write enable WE. At this timing, it is impossible to immediately read data from the same semiconductor integrated circuit following a write cycle. Therefore, reading the current instruction, like vibline processing,
If it is necessary to read the next instruction immediately after reading an operand and then writing the result of the operand operation, a system configuration with two chips of memory is required. In other words, using two chips of memory,
While data is being written to one memory, data is read from the other memory.

しかし、これではＥＥＦＲＯＭのオンチップ化を行う場
合に、小型化が難かしくなり、問題である。However, this poses a problem in that it becomes difficult to downsize the EEFROM when it is to be made on-chip.

なお、バイブライン制御を記載した文献としては１例え
ば、ｒ６８０００マイクロコンピュータ」喜田祐三著、
Ｐ１９〜Ｐ２１．を、またＥＥＰＲＯＭマイコンを記載
した文献としては、ｒＩＳＳＣＣ’　８３Ｊ　５ｅｅｑ
　　Ｔｅｃｈｎｏｌｏｇｙを、それぞれ参照されたい。In addition, as a document that describes vibration line control, for example, 1, "r68000 microcomputer" written by Yuzo Kida,
P19-P21. Also, as a document describing an EEPROM microcontroller, rISSCC' 83J 5eeq
Technology, respectively.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、このような問題を解決し、バイブライ
ン制御のマイクロコンピュータとのインタフェースを容
易にし、かつ１チツプメモリ内に読出し専用プログラム
領域と書換えが必要なデータ領域とを共に確保すること
ができる不揮発性メモリ装置を提供することにある。The purpose of the present invention is to solve such problems, to facilitate the interface with a microcomputer for vibration line control, and to secure both a read-only program area and a data area that requires rewriting in one chip memory. The purpose of the present invention is to provide a nonvolatile memory device that can

〔発明の概要〕[Summary of the invention]

上記目的を達成するため、本発明の不揮発性メモリは、
電気的に書換え可能な不揮発性メモリ素子群と、該メモ
リ素子群中から指定領域を選択する手段と、選択された
領域へデータを入出力する手段と、書込み、読出しを制
御する手段と、該制御手段に入力する制御信号を一時ラ
ッチする手段を有する不揮発性メモリ装置において、上
記一時ラッチ手段に接続され、消去、ｌＦ込みの制御信
号のみを遅延させるための遅延手段を設けることに特徴
がある。In order to achieve the above object, the nonvolatile memory of the present invention includes:
A group of electrically rewritable nonvolatile memory elements, means for selecting a designated area from the group of memory elements, means for inputting and outputting data to the selected area, means for controlling writing and reading, and A nonvolatile memory device having means for temporarily latching a control signal input to the control means is characterized in that a delay means is connected to the temporary latch means and delays only the control signal including erasure and IF. .

〔発明の実施例〕[Embodiments of the invention]

以下１本発明の実施例を、図面により詳細に説明する。 EMBODIMENT OF THE INVENTION Below, one embodiment of the present invention will be described in detail with reference to the drawings.

第１図は、本発明の一実施例を示すＥＥＰＲＯＭの構成
図である。FIG. 1 is a block diagram of an EEPROM showing an embodiment of the present invention.

第１図において、ＣＥはチップイネーブル信号、（Ｊ　
Ｗ　ｉＸ　／’ワトフットイ不−フル侶号、ＷＥはライ
トイネーブル信号、ＢＹはＥＥＦＲＯＭへの書込み中で
あることを示すビジー信号、Ｄはデータ信号、Ａはアド
レスである。制御信号（ＣＥ、ＯＲ。In FIG. 1, CE is the chip enable signal, (J
WE is a write enable signal, BY is a busy signal indicating that writing to EEFROM is in progress, D is a data signal, and A is an address. Control signal (CE, OR.

ＷＥ）は、ＥＥＦＲＯＭ制御回路６に入力するとともに
、制御ラッチ回路ｌにも入力する。制御ラッチ回路１の
出力Ｃ，Ｏ，Ｗは、遅延回路７を介してＥＥＰＲＯＭ制
御回路６に入力される。一方、データＤは、制御回路６
からの制御信号で制御されるトライステートデータバッ
ファ２を介してデータラッチ３に接続される。また、ア
ドレスＡは。WE) is input to the EEFROM control circuit 6 and also to the control latch circuit l. Outputs C, O, and W of the control latch circuit 1 are input to the EEPROM control circuit 6 via the delay circuit 7. On the other hand, data D is
The data latch 3 is connected to the data latch 3 via the tristate data buffer 2 which is controlled by a control signal from the data buffer 2. Also, address A is.

アドレスラッチ４を介してＥＥＦＲＯＭブロック５に入
力する経路と、アドレスラッチ４をバイパスして直接Ｅ
　Ｅ　Ｐ　ＲＯＭブロック５に入力する経路とがある。There are two paths that input the EEFROM block 5 via the address latch 4, and a path that bypasses the address latch 4 and directly inputs the EEFROM block 5.
There is an input path to the EP ROM block 5.

また、ＥＥＦＲＯＭブロック５から読出されたデータは
、データラッチ３をバイパスして直接データバッファ２
に出力される。これらのデータラッチ３とアドレスラッ
チ４とは、制御回路６の制御出力により制御される。Furthermore, the data read from the EEFROM block 5 bypasses the data latch 3 and is directly transferred to the data buffer 2.
is output to. These data latch 3 and address latch 4 are controlled by a control output of a control circuit 6.

ＥＥＦＲＯＭ素子とデコーダ等により構成されるＥＥＰ
ＲＯＭブロック５は、上記のデータＤ、アドレスＡ、お
よび制御回路６からのタイミング信号８により、読出し
、書込みの各制御が実行される。EEP consisting of EEFROM element and decoder etc.
Reading and writing of the ROM block 5 are controlled by the data D, address A, and timing signal 8 from the control circuit 6.

本発明においては、書込みに必要な信号をすべて半導体
集積回路内にラッチし、ラッチタイミングと書込み開始
タイミングとの間に通常の読出しが可能な時間（遅延時
間）を設けることにより、書込み信号の直後の読出し処
理を可能にしている。In the present invention, all the signals necessary for writing are latched in the semiconductor integrated circuit, and by providing a time (delay time) during which normal reading can be performed between the latch timing and the writing start timing, the read processing is possible.

すなわち、第１図の遅延回路７を設けることにより、書
込みタイミングを遅らせ、命令の順序は書込み命令の後
に読出し命令が入力されるが、実際の処理は読出しを先
に行った後、書込みを行うことになる。That is, by providing the delay circuit 7 shown in FIG. 1, the write timing is delayed and the read command is input after the write command, but in actual processing, the read is performed first and then the write is performed. It turns out.

第２図は、第１図における書込みおよび読出し動作のフ
ローチャートである。FIG. 2 is a flowchart of the write and read operations in FIG.

第１図と第２図により、動作を述べる。先ず、読出し動
作は、アドレスＡを入力し、ＣＥ＝０゜０Ｅ＝Ｏ，ＷＥ
＝１を入力する。なお、このＥＥＰＲＯＭの制御回路は
、制御信号が０のときオンＥの各制御信号は直接制御回
路６に入力され、制御ラッチ回路ｌへのラッチ、および
遅延回路７の出力ｃ’　、ｏ’　、ｗ’は、いずれも禁
止される。The operation will be described with reference to FIGS. 1 and 2. First, for the read operation, input address A, CE=0°0E=O, WE
Input =1. In the control circuit of this EEPROM, when the control signal is 0, each control signal that is ON is directly input to the control circuit 6, latched to the control latch circuit l, and the outputs c', o', Both w' are prohibited.

これによって、第２図の通常読出しが行われ（ステップ
２４）、　ＥＥＰＲＯＭブロック５から読出されたデー
タは、データ線Ｄ′に出力され、出力側に制御されてい
るトライステートデータバッファ２を介して、データ線
に出力される。なお、読出しの場合には、前述のように
、アドレス入力はアドレスラッチ４を介さずに、直接Ｅ
ＥＰＲＯＭアドレスＡＡになり、入力される。As a result, the normal reading shown in FIG. 2 is performed (step 24), and the data read from the EEPROM block 5 is outputted to the data line D' and is transferred via the tri-state data buffer 2 controlled to the output side. , is output to the data line. In addition, in the case of reading, as mentioned above, the address input is directly sent to the E without going through the address latch 4.
This becomes the EPROM address AA and is input.

次に、１Ｆ込みの場合には、アドレスＡおよびデータＤ
を与えるとともに、制御信号はＣＥ＝Ｏ。Next, if 1F is included, address A and data D
and the control signal is CE=O.

＝０の状態からτ１＝１の状態に変化する時点で、上記
の百Ｅ、Ｏ下、データＤ、アドレスＡを一旦それぞれ制
御ラッチ１．データラッチ３．およびアドレスラッチ４
にラッチする（第２図のステップ２１）。同時に、書込
みモードを外部に知らせるためのビジー信号ＢＹを出力
する。その後、制御ラッチ１の出力Ｃ２○、Ｗを遅延回
路７により遅らせ（第２図のステップ２２〕、その遅延
回路７の出力信号ｃ’、ｏ’、ｗ’を制御回路６に入力
することにより、書込み動作を実行する（ステップ２３
）。上記の遅延回路７の遅延時間を適当な時間に設定す
ることにより、１Ｆ込み信号をラッチしたタイミングか
ら書込みが開始されるまでの時間に２通常の読出し動作
が可能になる。しかし、一旦、書込み動作に入ってしま
うと、制御回路６により自動的に書込みが進行し、読出
し動作は禁止される。なお、書込みに要する時間は、１
ｍＳ〜２０　ｍ　Ｓ程度である。At the time of changing from the state of =0 to the state of τ1 =1, the above-mentioned 100E, O, data D, and address A are temporarily transferred to the control latch 1. Data latch 3. and address latch 4
(step 21 in FIG. 2). At the same time, it outputs a busy signal BY to notify the outside of the write mode. Thereafter, the outputs C2○, W of the control latch 1 are delayed by the delay circuit 7 (step 22 in FIG. 2), and the output signals c', o', w' of the delay circuit 7 are input to the control circuit 6. , execute a write operation (step 23
). By setting the delay time of the delay circuit 7 to an appropriate time, two normal read operations can be performed from the timing when the 1F write signal is latched until the start of writing. However, once the write operation begins, the control circuit 6 automatically advances the write operation and prohibits the read operation. The time required for writing is 1
It is about mS to 20 mS.

第３図（ａ）、（ｂ）は、本発明の不揮発性メモリ装置
をマイクロコンピュータシステムに応用して例を示すブ
ロック図、および動作フローチャートである。FIGS. 3(a) and 3(b) are a block diagram and an operation flowchart showing an example of applying the nonvolatile memory device of the present invention to a microcomputer system.

ＣＰＵ（Ｃｅｎｔｒａｌ　　　Ｐｒｏｃｅｓｓｉｎｇ　
　　Ｕｎｉｔ）１０　　と不揮発性メモリ装置１１は、
書込み信号バスＷＲ。CPU (Central Processing)
Unit) 10 and non-volatile memory device 11,
Write signal bus WR.

読出し信号バスＲＤ、アドレスバスＡＢ、データバスＤ
Ｂ、ホールト信号バスＨＡＬＴにより接続される。なお
、不揮発性メモリ装＠ｌｌのチップイネーブルＣＥへの
入力は、アドレスバスＡＢをデコードする回路１２を介
して与えられる。φはクロック信号であり、ＣＰＵｌ０
に加えられて。Read signal bus RD, address bus AB, data bus D
B. Connected by a halt signal bus HALT. Note that the input to the chip enable CE of the nonvolatile memory device @ll is given via the circuit 12 that decodes the address bus AB. φ is a clock signal, CPUl0
added to.

マシンクロックとなる。書込み信号バスＷＲは、メモリ
１１でライトイネーブルＷＥとなり、読出し信号バスＲ
Ｄは、メモリ１１でアウトプットイネーブルｏＥとなり
、またアドレスバスＡＢはアドレスＡに、データバスＤ
ＢはデータＤに、またホールト信号バスＨＡＬＴはビジ
ー信号Ｉｆｆに、それぞれ接続される。第３図では、プ
ログラムとデータは、同一の不揮発性メモリ装置１１に
格納されている。It becomes the machine clock. The write signal bus WR becomes write enable WE in the memory 11, and the read signal bus R
D becomes the output enable oE in the memory 11, and the address bus AB becomes the address A and the data bus D
B is connected to the data D, and the halt signal bus HALT is connected to the busy signal Iff. In FIG. 3, programs and data are stored in the same non-volatile memory device 11. In FIG.

いま、ＣＰＵ１０がバイブライン制御を行っているとき
、第３図（ｂ）に示すように、ＣＰＵｌ０から連続の命
令３１〜３４を発行することにより、メモリ１１側では
４１〜４４の順序で処理を行う。Now, when the CPU 10 is performing vibration line control, as shown in FIG. 3(b), by issuing consecutive instructions 31 to 34 from the CPU 10, the memory 11 side processes the instructions in the order of 41 to 44. conduct.

先ず、現在の命令の読出し指示を行い（ステップ３１）
、次にオペランドの読出し指示を行い（ステツブ３２）
、　次に上記オペランド演算の結果の書込みを指示する
（ステップ３３）、続いて、次の命令の読出しを指示す
る（ステップ３４）、これらの指示を受けたメモリ１１
では、先ず現在の命令のＶｔ出し動作を行い（ステップ
４１）、続いてオペランドの読出しを行う（ステップ４
２）。書込み指示を受は取っても、メモリ１１では前述
のように。First, an instruction to read the current instruction is given (step 31).
, then instructs to read the operand (step 32).
, then instructs to write the result of the above operand operation (step 33), and then instructs to read the next instruction (step 34), the memory 11 receiving these instructions
First, the Vt output operation for the current instruction is performed (step 41), and then the operand is read (step 4).
2). Even if a write instruction is received or not, the memory 11 does not perform the same operation as described above.

遅延回路により制御信号を遅らせるため、その後から受
は取った次の命令の読出し動作を先に行う（ステップ４
３〕、そして、遅延時間経過後に、演算結果の書込み動
作を行う（ステップ４４）。Since the control signal is delayed by the delay circuit, the receiver performs the read operation of the next received command first (step 4).
3], and after the delay time has elapsed, the operation result is written (step 44).

第４図は、第３図の動作タイミングチャートである。FIG. 4 is an operation timing chart of FIG. 3.

ｃｐｕｔｏの動作タイミングは、第４図のφで示すクロ
ックに同期している。ｌマシンサイクルは、Ｃ１〜Ｃ４
の４サイクルで構成され１本実施例ではＣ１，Ｃ２，Ｃ
４を読出しサイクル、Ｃ３を書込みサイクルとして説明
する。すなわち、バイブライン制御の場合、現在の命令
の読出し、オペランドの読出し、演算結果の書込み、お
よび次の命令の読出しの順序でアクセスが行われる。ま
た、ウェイトサイクルＣＷは、第３図において、ホール
ト信号ＨＡＬＴが受付けられた場合、つまり書込み状態
を知らせる信号ＢＹが出力されるときに、マシンサイク
ルの終了後、つまりＣ４を実行した後、ウェイト状態に
なる。アドレスバスＡＢのａＯは、前の動作のアドレス
である。ｃｐｕｌＯからａｌ、Ｃ２のアドレスをアドレ
スバスＡＢに送出することにより、メモリ１１にはラッ
チ信号りの制御によりメモリアドレスＡＡとして受は取
られる。これにより、メモリ１１から読出されたデータ
ｄｉ、ｄ２がデータバスＤＢに出力される。書込みサイ
クルＣ３での香込み信号ＷＲの立上り（Ｗ）で、アドレ
スＣ３，データｄ３およびＲＤ、ＷＲの信号がメモリ１
１の各ラッチ回路にラッチされる。すなわち、上記のラ
ッチ信号は。The operation timing of cputo is synchronized with the clock indicated by φ in FIG. l machine cycles are C1 to C4
In this embodiment, C1, C2, C
The explanation will be made assuming that 4 is a read cycle and C3 is a write cycle. That is, in the case of vibe line control, access is performed in the order of reading the current instruction, reading the operand, writing the operation result, and reading the next instruction. Further, in FIG. 3, the wait cycle CW is set in the wait state after the machine cycle ends, that is, after executing C4, when the halt signal HALT is accepted, that is, when the signal BY notifying the write state is output. become. aO on address bus AB is the address of the previous operation. By sending the addresses of al and C2 from cpulO to address bus AB, the memory 11 receives them as memory address AA under the control of the latch signal. As a result, the data di and d2 read from the memory 11 are output to the data bus DB. At the rise (W) of the fragrance signal WR in the write cycle C3, the signals of the address C3, data d3, RD, and WR are transferred to the memory 1.
1 latch circuit. That is, the above latch signal is.

（Ｗ）の時点に変化する。また、（Ｗ）のタイミングで
、曹込み信号の受付は状態を表わすビジーＢＹが出力さ
れる。第４＠において、ＡＡは、ＥＥＦＲＯＭブロック
５に与えられるアドレスを示し、ｔｐは遅延回路７で与
えられる遅延時間、ｔｗは制御回路６で与えられる書込
み時間を、それぞれ示している。It changes at time (W). Furthermore, at timing (W), a busy BY indicating the reception of the closing signal is output. In the fourth @, AA indicates the address given to the EEFROM block 5, tp indicates the delay time given by the delay circuit 7, and tw indicates the write time given by the control circuit 6, respectively.

書込みサイクルＣ３で、書込みに必要な情報がメモリ１
１内のラッチ回路にラッチされた後、ｔｐの期間に１通
常の読出しを行うことができるので、ＣＰＵｌ０はこの
間にＣ４サイクルで読出しの指示を行う。すなわち、ア
ドレスバスＡＢに読出しアドレスａ４を送出し、読出し
信号バスＲＤに読出し信号を送った後、ウェイトサイク
ルＣＷに入る。ここでは、ウェイトサイクル時のアドレ
スは、ａｌ’である。なお、この時間には、ビジー信Ｂ
Ｙが出力しているが、制御回路から書込み用制御出力が
入力していないため、読出しが可能である。メモリ１１
側では、メモリアドレスＡＡとしてＣ４を受は取り、制
御信号として読出し信号ＲＤを受けることにより、ＥＥ
ＦＲＯＭブロック５からデータｄ４を読出し、データバ
スＤＢに出力する。そして、遅延時間の経過後、メモリ
アドレスＡＡとしてＣ３および制御信号が与えられるこ
とにより、データｄ３の曹込みが行われる。In write cycle C3, the information necessary for writing is stored in memory 1.
After being latched by the latch circuit in 1, normal reading of 1 can be performed during the period tp, so the CPU 10 issues a reading instruction in the C4 cycle during this period. That is, after sending the read address a4 to the address bus AB and sending a read signal to the read signal bus RD, a wait cycle CW is entered. Here, the address during the wait cycle is al'. Please note that during this time, busy call B
Although Y is being output, reading is possible because no write control output is input from the control circuit. memory 11
On the side, by receiving C4 as the memory address AA and receiving the read signal RD as the control signal, the EE
Data d4 is read from FROM block 5 and output to data bus DB. Then, after the delay time has elapsed, C3 and the control signal are given as the memory address AA, and the data d3 is reduced.

なお、第４図において、ＣＩ’は、次の読出しサイクル
であって、メモリ１１からデータｄｌ′が読出される。Note that in FIG. 4, CI' is the next read cycle in which data dl' is read from the memory 11.

すなわち、ＣＰＩＪｌｏのウェイトの解除は、ホールト
信号）（ＡＬＴ　（ビジー信号「■と同期）が解除され
た次のサイクルから通常のＣＰＵサイクルとなる。That is, the CPIJlo wait is released from the next cycle in which the halt signal (ALT) (synchronized with the busy signal "■") is released and a normal CPU cycle begins.

〔発明の効果〕〔Effect of the invention〕

以上説明したように１本発明によれば、書込みサイクル
の直後に読出しサイクルがあるようなタイミングを持つ
システム（例えば、バイブライン制御のシステム）であ
っても、ｌチップでプログラムの記憶と、書換えが必要
なデータの記憶とを共に行うことができるので、電気的
に書換え可能な不揮発性メモリ装置とＣＰＵとをオンチ
ップに実装することが可能となり、経済的なシステムが
実現できる。As explained above, according to the present invention, even if the system has a timing in which there is a read cycle immediately after the write cycle (for example, a system with vibration line control), the L chip can store and rewrite programs. Since it is possible to store necessary data at the same time, it becomes possible to mount an electrically rewritable nonvolatile memory device and a CPU on a chip, and an economical system can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す不揮発性メモリ装置の
ブロック図、第２図は第１図の動作フロ−チャート、第
３図は本発明の不揮発性メモリ装置とＣＰＵを１チツプ
上に実装した場合の構成図と動作フローチャート、第４
図は第３図の動作タイムチャート、第５図は従来の不揮
発性メモリ装置の動作タイムチャートである・ １：制御信号ラッチ回路、２：データバッファ、３：デ
ータラッチ回路、４ニアドレスラッチ回路、５：ＥＥＦ
ＲＯＭブロック、６：制御回路、７：遅延回路、１０　
：　ＣＰＵ、１１：不揮発性メモリ装置。 第　　　１　　　　図 第　　　２　　　図 第３図 第４図 第５図FIG. 1 is a block diagram of a non-volatile memory device showing an embodiment of the present invention, FIG. 2 is an operation flowchart of FIG. 1, and FIG. 3 shows the non-volatile memory device and CPU of the present invention on one chip. Configuration diagram and operation flowchart when implemented in 4th part
The figure is an operation time chart of Figure 3, and Figure 5 is an operation time chart of a conventional nonvolatile memory device. 1: Control signal latch circuit, 2: Data buffer, 3: Data latch circuit, 4 Near address latch circuit , 5:EEF
ROM block, 6: control circuit, 7: delay circuit, 10
: CPU, 11: Non-volatile memory device. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5

Claims (3)

【特許請求の範囲】[Claims] （１）電気的に書換え可能な不揮発性メモリ素子群と、
該メモリ素子群中から指定領域を選択する手段と、選択
された領域へデータを入出力する手段と、書込み、読出
しを制御する手段と、該制御手段に入力する制御信号を
一時ラッチする手段を有する不揮発性メモリ装置におい
て、上記一時ラッチ手段に接続され、消去、書込みの制
御信号のみを遅延させるための遅延手段を設けることを
特徴とする不揮発性メモリ装置。(1) A group of electrically rewritable nonvolatile memory elements,
means for selecting a specified area from the memory element group; means for inputting and outputting data to the selected area; means for controlling writing and reading; and means for temporarily latching a control signal input to the control means. 1. A nonvolatile memory device comprising: a delay means connected to the temporary latch means for delaying only erase and write control signals. （２）上記遅延手段は、不揮発性メモリ素子からの読出
しが可能な期間だけ遅延させることを特徴とする特許請
求の範囲第１項記載の不揮発性メモリ装置。(2) The nonvolatile memory device according to claim 1, wherein the delay means delays only a period during which reading from the nonvolatile memory element is possible. （３）上記遅延手段は、他の制御手段および不揮発性メ
モリ素子とともに半導体基板上に構成され、かつ該不揮
発性メモリ素子に書込むためのデータ、アドレス、およ
び書込み、読出し用制御信号を入力するＣＰＵと同一の
半導体基板上に構成されることを特徴とする特許請求の
範囲第１項または第２項記載の不揮発性メモリ装置。(3) The delay means is configured on a semiconductor substrate together with other control means and a non-volatile memory element, and inputs data, addresses, and write/read control signals for writing into the non-volatile memory element. 3. The nonvolatile memory device according to claim 1, wherein the nonvolatile memory device is constructed on the same semiconductor substrate as a CPU.