JPS61239341A - Memory busy checking system - Google Patents
Memory busy checking systemInfo
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- JPS61239341A JPS61239341A JP8068985A JP8068985A JPS61239341A JP S61239341 A JPS61239341 A JP S61239341A JP 8068985 A JP8068985 A JP 8068985A JP 8068985 A JP8068985 A JP 8068985A JP S61239341 A JPS61239341 A JP S61239341A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
記憶部へのメモリアクセスを制御するアクセス制御回路
において、メモリアクセスの種類により、複数ビットか
らなるメモリビジー信号で表示できるとジ−パターンを
、異なったシーケンスで生成する手段を設けることによ
り、該メモリビジーパターンに対応して、選択的にメモ
リアクセスの禁止を行うことができるようにしたもので
ある。[Detailed Description of the Invention] [Summary] In an access control circuit that controls memory access to a storage section, depending on the type of memory access, a memory busy signal consisting of a plurality of bits can be used to display a busy pattern in different sequences. By providing a generating means, it is possible to selectively inhibit memory access in response to the memory busy pattern.
本発明は、複数の種類のメモリアクセスを処理するメモ
リアクセス制御回路を有するシステムにおけるメモリビ
ジーチェック方式に関する。The present invention relates to a memory busy check method in a system having a memory access control circuit that processes multiple types of memory access.
一般に、計算機システムにおける記憶部は、バッファメ
モリを除くと、通常数サイクルを使用して読み出し、書
き込みを行っている。In general, storage units in computer systems, with the exception of buffer memories, usually require several cycles to read and write.
この数サイクルの間は、同一エリア（一般には、バンク
対応）に対するアクセスを禁止する必要がある。During these several cycles, it is necessary to prohibit access to the same area (generally corresponding to a bank).
このアクセス禁止制御を行うのに、該当するメモリ領域
にアクセス中の間、その領域が使用中であることを示す
ビジー信号を使用状態と認識する方式が良く使われる。To perform this access prohibition control, a method is often used in which a busy signal indicating that the memory area is in use is recognized as being in use while the corresponding memory area is being accessed.
この方式では、新たなメモリアクセスは、自アクセス要
求がアクセスしたいメモリ領域に対応する上記ビジー信
号を参照し、未使用状態であればアクセスし、使用状態
なら未使用状態になる迄待ってアクセスするように動作
する。In this method, new memory accesses refer to the above busy signal corresponding to the memory area that the own access request wants to access, and if it is unused, it is accessed, and if it is in use, it is accessed after waiting until it becomes unused. It works like this.
上記メモリアクセスには、通常衣の３種類が有る。即ち
、
■ 読み出しアクセス。There are three types of memory access: normal. That is, ■ Read access.
■ 全書き込みアクセス。■ Full write access.
■ 部分書き込みアクセス。■ Partial write access.
である。It is.
■ばメモリの内容を読み出すアクセスであり、■は該計
算機システムでの処理単位（例えば、８バイト）の総て
を書き替えるアクセスであり、■は上記処理単位の一部
を書き替えるアクセスである。■ is an access to read the contents of memory, ■ is an access to rewrite the entire processing unit (for example, 8 bytes) in the computer system, and ■ is an access to rewrite a part of the processing unit. .
従来から、■、■は当該アクセス要求がアクセス選択回
路で選択された後、１メモリアクセス処理サイクルを使
用するだけであったので問題はなかったが、■では、該
アクセス選択回路で選ばれると、先ずメモリデータを読
み出し、該データの一部を書き込みデータでｒき替えた
後、新たなデータに対するチェックビットを生成後、今
度は全書き込みアクセスとして、再度上記選択回路で選
択された後、メモリアクセスする。Conventionally, there was no problem with ■ and ■ because only one memory access processing cycle was used after the access request was selected by the access selection circuit, but with ■, when the access request was selected by the access selection circuit, , First, the memory data is read out, a part of the data is replaced with write data, a check bit is generated for the new data, this time as a full write access, and the selection circuit selects the memory again. to access.
つまり、メモリは２メモリアクセス処理サイクル間使用
され、メモリアクセス選択回路は２度使用される事とな
る。In other words, the memory is used for two memory access processing cycles, and the memory access selection circuit is used twice.
従って、多くの処理装置からのメモリアクセスを一個の
選択回路で処理しようとするシステムにおいては、上記
のようにメモリアクセス選択回路を２度使用する従来の
方式では、スループットが大きくならなかった。Therefore, in a system in which one selection circuit processes memory accesses from many processing devices, the conventional method of using the memory access selection circuit twice as described above does not increase throughput.
そこで、この問題を解決する為に、上記■〜■の何れの
メモリアクセスにおいても、メモリアクセス選択回路は
一度だけしか使用しない方式がある。Therefore, in order to solve this problem, there is a method in which the memory access selection circuit is used only once in any of the above memory accesses.
この方式は、上記■の部分書き込みアクセスが選択回路
で選ばれると、先ず、メモリデータを読み出し、一定サ
イクル後に書き込みアクセスを記憶部に送出するもので
あるので、該書き込みアクセスがメモリに送出されるタ
イミングが、上記選択回路で該部分書き込みアクセスが
選ばれた時点で規定される為、当該メモリ領域に対する
使用時間が長くなる問題があり、効果的なメモリビジー
チェック方式が待たれていた。In this method, when the above partial write access is selected by the selection circuit, the memory data is first read, and after a certain cycle, the write access is sent to the storage section, so the write access is sent to the memory. Since the timing is defined at the time when the partial write access is selected by the selection circuit, there is a problem that the usage time for the memory area becomes long, and an effective memory busy check method has been awaited.
第３図は従来のメモリアクセス回路をブロック図で示し
たものであり、第４図はその時のアクセス動作をタイム
チャートで示したものである。以下、企図を通して同じ
符号は同じ対象物、或いは処理を示しているものとする
。FIG. 3 is a block diagram showing a conventional memory access circuit, and FIG. 4 is a time chart showing the access operation at that time. Hereinafter, the same reference numerals refer to the same objects or processes throughout the discussion.
先ず、第３図を使用して、従来方式による、上記■〜■
の各メモリアクセスの動作を説明する。First, using Fig. 3, perform the above ■ to ■ according to the conventional method.
The operation of each memory access will be explained below.
ユニットＯからのメモリアクセスが、ポート（ＵＯＡＣ
Ｊ １に設定され、このアクセスが選択回路（ＳＥＬ）
２で選ばれると、パイプラインＴｉと、 ＢＵＳＹ制御
回路３に入力される。以降の動作は、アクセスの種類に
よって異なるものとなる。Memory access from unit O is
J is set to 1, and this access is the selection circuit (SEL)
2, it is input to the pipeline Ti and the BUSY control circuit 3. The subsequent operations differ depending on the type of access.
■ 読み出しアクセス（ＦＥＴＣＨ） ：選択回路（
ＳＥＬ） ２で選ばれたメモリアクセスのアドレス部が
セレクタ（ＳＥＬＬ） ４で選ばれ、メモリアドレスレ
ジスタ（ＭＡＲ） ５に設定される。■ Read access (FETCH): Selection circuit (
The address part of the memory access selected by SEL) 2 is selected by selector (SELL) 4 and set in memory address register (MAR) 5.
続いて、記憶部（ＭＥＭ） ６に対して読み出しが指示
され、一定時間後に読み出されたデータはり一ドデータ
レジスタ（ＭＲＤ） ７に設定され、アクセス元装置へ
送出される。Subsequently, reading is instructed to the memory unit (MEM) 6, and after a certain period of time, the read data is set in the read data register (MRD) 7 and sent to the access source device.
この時の動作を、第４図（ａ）に示しである。本図にお
いて、ＭＥＭ ＡＣＣは実際のメモリの動作（即ち、リ
ード動作）を示しており、ＢＵＳＹは当該メモリ領域に
対する、次の新たなアクセスの選択を禁止する期間であ
る。The operation at this time is shown in FIG. 4(a). In this figure, MEM ACC indicates an actual memory operation (ie, read operation), and BUSY is a period in which selection of the next new access to the memory area is prohibited.
■ 全書き込みアクセス（ＦＵＬＬ ５ＴＯＲＥ） ：
パイプラインＴ２のタイミングで、セレクタ（ＳＥＬ２
）１０により、ボー１− （ＵＯＷＤ） ９からの書き
込みデータがレジスタ（ＷＤａ） １１に設定され、チ
ェックビット作成回路１ｃでチェックビットが生成され
た後、セレクタ（ＳＥＬ３） １２を通して、書き込み
データレジスタ（ＭＷＤ） ８に設定される。■ Full write access (FULL 5TORE):
At the timing of pipeline T2, the selector (SEL2
) 10, the write data from baud 1-(UOWD) 9 is set in the register (WDa) 11, and a check bit is generated in the check bit generation circuit 1c. MWD) is set to 8.
この時点にタイミングを合わせて、パイプラインＴ３よ
り、当該アクセスのアドレス部がセレクタ（ＳＦ、Ｌｌ
） ４を通して、メモリアドレスレジスタ（ＭＡＲ）５
に設定され、記憶部（ＭＥＭ） ６に書き込みが指示さ
れる。At this point in time, the address part of the access is sent from the pipeline T3 to the selector (SF, Ll).
) 4 through memory address register (MAR) 5
is set, and writing is instructed to the memory unit (MEM) 6.
この時の動作が、第４図（ｂ）に示されている。The operation at this time is shown in FIG. 4(b).
この場合のＭＥＭ ＡＣＣはライト動作である。MEM ACC in this case is a write operation.
■ 部分書き込みアクセス（ＰＡＲＴＩＡＬ ５ＴＯＲ
Ｅ） ：選択回路（ＳＥＬ） ２で選ばれたアクセス
のアドレス部がセレクタ（ＳＥＬＬ） ４で選ばれ、メ
モリアドレスレジスタ（ＭＡＩ？） ５に設定される。■ Partial write access (PARTIAL 5TOR
E): The address part of the access selected by the selection circuit (SEL) 2 is selected by the selector (SELL) 4 and set in the memory address register (MAI?) 5.
続いて、記憶部（ＭＥＭ） ６に対して読み出しが指示
され、一定時間後に読み出されたデータは、リードデー
タレジスタ（ＭＲＤ） ７．及びシフトレジスタを通し
て、マージ回路（ＭＥＲＧＥ） １３に入力される。Next, reading is instructed to the memory unit (MEM) 6, and the data read out after a certain period of time is stored in the read data register (MRD)7. and is input to a merging circuit (MERGE) 13 through a shift register.
一方、書き込みデータはパイプラインＴ２のタイミング
で、ポート（υ０ＷＤ） ９よりレジスタ（ＷＤａ）
ｌｌに設定され、シフトレジスタを通して、上記マージ
回路（ＭＥＲＧＥ） １３に入力される。On the other hand, write data is transferred from port (υ0WD) 9 to register (WDa) at the timing of pipeline T2.
11, and is input to the above-mentioned merging circuit (MERGE) 13 through a shift register.
マージ回路（ＭＥＲＧＥ） １３においては、上記記憶
部（ＭＥＭ） ６から読み出されたデータの内、書き込
みデータで指示された部分が、該書き込みデータに置き
替えられ、チェックビ・ノド作成・エラーチェック回路
２ｃ、レジスタ（ＷＤｂ） １４．データ訂正回路３ｃ
、及びセレクタ（ＳＥＬ３） １２を通して、書き込み
データレジスタ（ＭＷＤ） ８に設定される。In the merge circuit (MERGE) 13, of the data read out from the memory unit (MEM) 6, the part specified by the write data is replaced with the write data, and check bit/node creation/error check is performed. Circuit 2c, register (WDb) 14. Data correction circuit 3c
, and the write data register (MWD) 8 through the selector (SEL3) 12.
これとタイミングを合わせて、パイプラインＴ８より、
該メモリアクセスのアドレス部がセレクタ（ＳＥＬＬ）
４を通して、メモリアドレスレジスタ（ＭＡＲ）５に
設定され、記憶部（ＭＥＭ） ６に書き込みが指示され
る。Coinciding with this, from pipeline T8,
The address part of the memory access is a selector (SELL)
4, it is set in the memory address register (MAR) 5, and writing is instructed to the memory unit (MEM) 6.
この時の動作をタイムチャートで示したものが第４図（
ｃ）である。A time chart showing the operation at this time is shown in Figure 4 (
c).
このように、従来方式においては、第４図に示したタイ
ムチャートから明らかな如く、それぞれのメモリアクセ
ス■〜■において、ＢＵＳＹでしめすタイミングで、選
択回路（ＳＥＬ） ２が他のメモリアクセスを選択する
と、ＭＥＭ ＡＣＣで示されている実際のメモリ動作を
乱す恐れがある為、そのタイミングでの該当するメモリ
へのアクセスを選択回路（ＳＥＬ） ２において禁止し
ていた。In this way, in the conventional method, as is clear from the time chart shown in FIG. 4, in each memory access ■ to ■, the selection circuit (SEL) 2 selects another memory access at the timing indicated by BUSY. Since this may disturb the actual memory operation indicated by MEM ACC, the selection circuit (SEL) 2 prohibits access to the corresponding memory at that timing.
然し、実際に記憶部（１’ｌＥＭ） ６を使用している
タイミングはＭＥＭ ＡＣＣで示すタイミングであるか
ら、従来方式においては余分なタイミング迄禁止してい
ることになり、メモリアクセスの効率を著しく悪くして
いる問題があった。However, since the timing at which the memory section (1'lEM) 6 is actually used is the timing indicated by MEM ACC, in the conventional method, extra timing is prohibited, which significantly reduces the efficiency of memory access. There was a problem that was making it worse.
本発明は上記従来の欠点に鑑み、上記■〜■で示したメ
モリアクセスによって、実際に記憶部（ｉＥ４）６を使
用しているタイミング、即ちＭＵＭ ＡＣＣが、ＢＵＳ
Ｙタイミングと異なることに着目し、効率良くメモリビ
ジーチェックを行って、メモリアクセスのスループット
の大幅な向上を図る方法を提供することを目的とするも
のである。In view of the above-mentioned drawbacks of the conventional art, the present invention has been developed so that the timing when the storage unit (iE4) 6 is actually used, that is, the MUM ACC is
It is an object of the present invention to provide a method of efficiently performing a memory busy check and greatly improving the throughput of memory access by focusing on the fact that the Y timing is different from the Y timing.
第１図は本発明の概念を示す図であって、（ａ）は本発
明による複数本のメモリビジー（ＢＩＴｏ、 １）信号
と、そのビジー（ＢＵＳＹ）信号が示すビジー態様によ
って、禁止すべきメモリアクセスの種類との関係を示し
たものである。FIG. 1 is a diagram illustrating the concept of the present invention, and (a) shows a plurality of memory busy (BITo, 1) signals according to the present invention and the busy mode indicated by the busy (BUSY) signal, which indicates that the memory should be prohibited. This shows the relationship with the type of memory access.
本図（ａ）から明らかな如く、本発明においては、前述
のＢ［ＩＳＹを複数（本例では、２ビツト）の信号で示
すようにし、該複数のＢＵＳＹ信号の示す値によって、
禁止すべきメモリアクセスの種類を示すように構成する
。As is clear from this figure (a), in the present invention, the above-mentioned B[ISY is indicated by a plurality of (in this example, 2 bits) signals, and the values indicated by the plurality of BUSY signals are used to
It is configured to indicate the types of memory accesses that should be prohibited.
本発明を実施して、複数のＢＵＳＹ信号が示すビジー態
様を、各アクセスの種類毎に示したものが、本図の（ｂ
）〜（ｄ）であって、（ｂ）は読み出しアクセス（ＰＵ
ＴＣＨ）の場合を示し、（ｃ）は全書き込みアクセス（
ＦＵＬＬ ５ＴＯＰＥ）の場合を示し、（ｄ）は部分書
き込みアクセス（ＰＡＲＴＩＡＬ ５ＴＯＲＥ）の場合
を示している。By implementing the present invention, the busy mode indicated by a plurality of BUSY signals is shown for each type of access in (b) of this figure.
) to (d), where (b) is a read access (PU
(TCH), and (c) shows the case of full write access (TCH).
(FULL 5TOPE), and (d) shows the case of partial write access (PARTIAL 5TORE).
本発明の原理は、本図から明らかな如く、それぞれのメ
モリアクセスにおいて、前述のＭＥＭ ＡＣＣ（即ち、
実際に記憶部（ＭＥ？り ６が動作しているタイミング
）が重ならないように、それぞれのメモリアクセスに対
して、許容できる他のメモリアクセスの種類を定めてい
る所に特徴がある。As is clear from this figure, the principle of the present invention is that in each memory access, the above-mentioned MEM ACC (i.e.,
The feature is that for each memory access, other permissible memory access types are determined so that the timings at which the memory units (ME 6) are actually operating do not overlap.
例えば、（ｂ）の読み出しアクセス（ＦＥＴＣＨ）の場
合には、上記ＭＥ？’ｌ ＡＣＣは選択回路（ＳＥＬ）
２での選択時間も考慮すると、３τであるので、３τ
のメモリアクセスのみを禁止すれば良いことが分かる。For example, in the case of read access (FETCH) in (b), the ME? 'l ACC is selection circuit (SEL)
Considering the selection time in step 2, it is 3τ, so 3τ
It turns out that it is only necessary to prohibit memory access for .
即ち、＊で示したＦＥＴＣＨアクセス、ＰＡＲＴＩＡＬ
５ＴＯＲＥアクセスのみを禁止すれば、最も効率の良
いメモリアクセスができることが分かる。That is, FETCH access indicated by *, PARTIAL
It can be seen that the most efficient memory access can be achieved by prohibiting only 5TORE access.
以下、同じようにして（ｃ） 、 （ｄ）の場合につい
て、図示のようなどジ−パターンが得られることになる
。Thereafter, in the same manner, the geometric pattern shown in the figure is obtained for cases (c) and (d).
即ち、本発明によれば、記憶部へのメモリアクセスを制
御するアクセス制御回路において、メモリアクセスの種
類により、複数ビットからなるメモリとジー信号で表示
できるビジーパターンを、異なったシーケンスで生成す
る手段を設けることにより、該メモリビジーパターンに
対応して、選択的にメモリアクセスの禁止を行うことが
できるようにしたものであるので、従来方式においては
、ビジー期間中となる場合においても、アクセスの種類
が異なれば、アクセスが可能なメモリアクセスが存在す
ることになり、メモリアクセスのスルーブツトを大幅に
向上させることができる効果がある。That is, according to the present invention, in an access control circuit that controls memory access to a storage section, there is provided a means for generating busy patterns that can be displayed by a memory consisting of a plurality of bits and a G signal in different sequences depending on the type of memory access. By providing this, it is possible to selectively prohibit memory access in response to the memory busy pattern. Therefore, in the conventional method, access is prohibited even during the busy period. If the types are different, there will be memory accesses that can be accessed, which has the effect of significantly improving memory access throughput.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例をブロック図で示したもので
、第３図と同じ符号は同じ対象物を示し、デコーダ（Ｄ
ＥＣ） ２Ｌ２３．及びＢＯ（バンクＯ）用チェック回
路２４が本発明を実施するのに必要な機能ブロックであ
る。FIG. 2 is a block diagram showing an embodiment of the present invention, in which the same reference numerals as in FIG. 3 indicate the same objects, and a decoder (D
EC) 2L23. and a BO (bank O) check circuit 24 are functional blocks necessary to implement the present invention.
先ず、ユニットＯからポート（ＵＯＡＣ） １にメモリ
アクセス情報がセットされると、該アクセスの種類を示
す０２０部がデコーダ（ＤＥＣ） ２１でデコードされ
、ビジー管理用に使用されるバンクアドレス部分（ＡＤ
）がデコーダ（ＤＥＣ） ２２によってデコードされる
。First, when memory access information is set from unit O to port (UOAC) 1, the 020 part indicating the type of access is decoded by the decoder (DEC) 21, and the bank address part (AD
) is decoded by a decoder (DEC) 22.
デコーダ（ＤＥＣ） ２１においては、第１図（ａ）の
ＢＵＳＹビット（ＢＩＴ）０．１に対応して定められて
いる、禁止すべきメモリアクセスの種類をデコードして
いる。即ち、該デコード出力の内、ｌｐｌ はＦＥＴＣ
Ｈアクセスを示し、’ＰＳＴ’ はＰＡＲＴＩＡＬ ５
ＴＯＲＥアクセスを示し、ＦＳＴ″はＦＵＬＬ ５ＴＯ
ＲＥアクセスを示している。The decoder (DEC) 21 decodes the types of memory accesses that should be prohibited, which are determined in response to the BUSY bit (BIT) 0.1 in FIG. 1(a). That is, lpl of the decoded output is FETC
Indicates H access, 'PST' is PARTIAL 5
Indicates TORE access, FST″ is FULL 5TO
It shows RE access.
デコーダ（ＤＥＣ） ２３においては、バンク対応（即
ち、ＢＯ〜Ｂ３）に上記ＢＵＳＹビット（ＢＩＴ）０．
１を出力し、上記ＢＯ（バンクＯ）用チェック回路ｚ４
において、図示の論理を取ることにより、第１図（ａ）
が示すアクセス禁止出力を選択回路（ＳＥＬ） ２に入
力することができる。In the decoder (DEC) 23, the above-mentioned BUSY bit (BIT) 0.
1, and the above BO (bank O) check circuit z4
By taking the logic shown in the figure, we obtain the result shown in Fig. 1(a).
The access prohibition output indicated by can be input to the selection circuit (SEL) 2.
前述のように、一般に、複数個の装置からのメモリアク
セスを集中制御する方式のシステムの場合、同一メモリ
バンクに対するアクセスがぶつかる可能性が多くなるが
、本発明を実施した場合には、該メモリアクセスの種類
が異なればアクセスが可能となる場合があり、メモリア
クセスのスループットを大幅に向上させることが期待で
きると云う特徴がある。As mentioned above, in general, in a system that centrally controls memory access from multiple devices, there is a high possibility that accesses to the same memory bank will collide, but when the present invention is implemented, the memory Access may be possible if the type of access is different, and it has the characteristic that it can be expected to significantly improve the throughput of memory access.
以上、詳細に説明したように、本発明のメモリビジーチ
ェック方式は、記憶部へのメモリアクセスを制御するア
クセス制御回路において、メモリアクセスの種類により
、複数ビットからなるメモリビジー信号で表示できるビ
ジーパターンを、異なったシーケンスで生成する手段を
設けることにより、該メモリビジーパターンに対応して
、選択的にメモリアクセスの禁止を行うことができるよ
うにしたものであるので、従来方式においては、ビジー
期間中となる場合においても、アクセスの種類が異なれ
ば、アクセスが可能なメモリアクセスが存在することに
なり、メモリアクセスのスループットを大幅に向上され
ることができる効果がある。As described above in detail, the memory busy check method of the present invention uses a busy pattern that can be displayed by a memory busy signal consisting of multiple bits depending on the type of memory access in an access control circuit that controls memory access to a storage section. By providing a means for generating the memory in different sequences, it is possible to selectively inhibit memory access in response to the memory busy pattern. Even in the case where the number of accesses is medium, if the types of accesses are different, there will be memory accesses that can be accessed, which has the effect of significantly improving the throughput of memory accesses.
第１図は本発明の詳細な説明する図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は従来のメモリアクセス回路をブロック図で示し
た図。
第４図は従来のメモリアクセス動作をタイムチャートで
示した図。
である。
図面において、
１はポー・ト（ＵＯ＾Ｃ，ＵＩＡＣ，Ｕ２＾Ｃ）１２は
選択回路（ＳＥＬ）、 ３はＢＵＳＹ制御回路。
４はセレクタ（ＳＥＬＬ） 。
５はメモリアドレスレジスタ（ＭＡＲ）。
６は記憶部（ＭＥＭ） 。
７はリードデータレジスタ（ＭＲＤ） 。
８は書き込みデータレジスタ（ＭＷＲ） 。
９はボート（ＵＯ讐り、 ０１讐り、 ｔ１２ＷＤ）
。
１０はセレクタ（ＳＥＬ２）、 １１はレジスタ（Ｗ
Ｄａ） 。
１２はセレクタ（ＳＥＬ３）、 １３はマージ回路（
ｏＲｃａ）。
１４はレジスタ（ＩＩＩＤｂ）。
２１．２２．２３はデコーダ（ＤＥＣ） 。
２４はＢＯ用チェック回路。
ｌｃ、 ２ｃ、 ３ｃはチェック、訂正回路。
Ｔｌ、Ｔ２．Ｔ３〜Ｔ８はパイプライン。
をそれぞれ示す。
（Ｃ）＊書らＮ升アクセス（Ｆ ＩｔＬＬδＴ？１ＲＥ
）靜 ２ ＡFIG. 1 is a diagram explaining the present invention in detail. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 3 is a block diagram showing a conventional memory access circuit. FIG. 4 is a time chart showing a conventional memory access operation. It is. In the drawing, 1 is a port (UO^C, UIAC, U2^C), 12 is a selection circuit (SEL), and 3 is a BUSY control circuit. 4 is a selector (SELL). 5 is a memory address register (MAR). 6 is a memory unit (MEM). 7 is a read data register (MRD). 8 is a write data register (MWR). 9 is a boat (UO Eri, 01 Eri, t12WD)
. 10 is a selector (SEL2), 11 is a register (W
Da). 12 is a selector (SEL3), 13 is a merge circuit (
oRca). 14 is a register (IIIDb). 21.22.23 is a decoder (DEC). 24 is a check circuit for BO. lc, 2c, and 3c are check and correction circuits. Tl, T2. T3 to T8 are pipelines. are shown respectively. (C) *Written N square access (F ItLLδT?1RE
) Silence 2 A
Claims (1)
御回路において、 該記憶部へのメモリアクセスの送出に応答して制御され
、アクセスする記憶部のビジー管理単位に対応したメモ
リビジー制御回路を備え、 該メモリビジー制御回路に、上記メモリアクセスの種類
により、複数ビットからなるメモリビジー信号で表示で
きるビジーパターンを、異なったシーケンスで生成する
手段（２１、２２、２３）を設け、該複数のビジー信号
が表示するメモリビジーパターンに応じて、選択的にメ
モリアクセスの禁止を行う事を特徴とするメモリビジー
チェック方式。[Scope of Claims] A memory access control circuit that controls memory access to a storage unit, which is controlled in response to the transmission of a memory access to the storage unit, and controls a memory busy state corresponding to a busy management unit of the storage unit to be accessed. a control circuit; the memory busy control circuit is provided with means (21, 22, 23) for generating busy patterns that can be displayed by a memory busy signal consisting of a plurality of bits in different sequences depending on the type of memory access; A memory busy check method characterized in that memory access is selectively prohibited according to a memory busy pattern displayed by the plurality of busy signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080689A JPH0743668B2 (en) | 1985-04-16 | 1985-04-16 | Access control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080689A JPH0743668B2 (en) | 1985-04-16 | 1985-04-16 | Access control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239341A true JPS61239341A (en) | 1986-10-24 |
| JPH0743668B2 JPH0743668B2 (en) | 1995-05-15 |
Family
ID=13725300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080689A Expired - Fee Related JPH0743668B2 (en) | 1985-04-16 | 1985-04-16 | Access control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743668B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240565A (en) * | 1985-08-15 | 1987-02-21 | Hitachi Ltd | Memory control system |
| JPH02235154A (en) * | 1989-03-09 | 1990-09-18 | Nec Corp | Memory control unit |
| JPH036641A (en) * | 1989-06-02 | 1991-01-14 | Fujitsu Ltd | Memory access system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
| JPS57108953A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Full-store busy control system |
| JPS57108952A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Busy control system |
-
1985
- 1985-04-16 JP JP60080689A patent/JPH0743668B2/en not_active Expired - Fee Related
Patent Citations (3)
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| JPH036641A (en) * | 1989-06-02 | 1991-01-14 | Fujitsu Ltd | Memory access system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743668B2 (en) | 1995-05-15 |
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