JPS61230522A - Sample holding circuit - Google Patents
Sample holding circuitInfo
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- JPS61230522A JPS61230522A JP60072134A JP7213485A JPS61230522A JP S61230522 A JPS61230522 A JP S61230522A JP 60072134 A JP60072134 A JP 60072134A JP 7213485 A JP7213485 A JP 7213485A JP S61230522 A JPS61230522 A JP S61230522A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a sample and hold circuit.
従来のサンプルホールド回路は、第２図に示すように構
成され、スイッチ７ｔ−開けて保持コンデンサ９ｔ−信
号入力でチャージし友後、スイッチ７を閉じ、保持コン
デンサ９の保持電圧をバッファアンプ６から出力し続け
るようになっている。The conventional sample-and-hold circuit is configured as shown in FIG. It continues to output.
最近、複数のサンプルホールド回路を並列に並べ、各サ
ンプルホールド回路に時分割で信号を入力し、各サンプ
ルホールド回路からの並列出力で表示素千金駆動すると
いう表示素子駆動用ＩＣが考えられている。Recently, a display element driving IC has been considered in which multiple sample and hold circuits are arranged in parallel, a signal is input to each sample and hold circuit in a time-sharing manner, and the display element is continuously driven by the parallel output from each sample and hold circuit. .
この場合、信号をシリアルにサンプルホールドしておい
て、パラレルに出力するという形式となるが、上述した
従来のテンプルホールド回路でに、信号をサンプルホー
ルドするためにスイッチ７を開けｔ時点から出力が変化
し始めてしまう欠点があるので、上記の表示素子駆動用
ＩＣＥはそのままでは使えない。In this case, the signal is sampled and held serially and outputted in parallel. However, in the conventional temple hold circuit described above, switch 7 is opened to sample and hold the signal, and the output starts from time t. Since it has the disadvantage that it begins to change, the above-mentioned display element driving ICE cannot be used as is.
本発明のサンプルホールド回路は、信号を入力する第１
のスイッチに続けて直列に接続された第２のスイッチお
よびバッファアンプと、前記第１および第２のスイッチ
の間に接続された第１のコンデンサと、前記第２のスイ
ッチおよび前記バッファアンプとの間に接続されたｌｆ
ｌ！２のコンデンサと、前記第２のスイッチおよび前記
バッファアンプとの間に接続され次放電用のｌＥ３のス
イッチとを含んで構成される。The sample hold circuit of the present invention has a first
a second switch and a buffer amplifier connected in series following the switch, a first capacitor connected between the first and second switches, and the second switch and the buffer amplifier. lf connected between
l! 2 and a switch 1E3 for next discharge, which is connected between the second switch and the buffer amplifier.
次ＩＣ，本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
１１１図は本発明の一実施例の回路図である。本実施例
は、半導体回路により形成されスイッチ４及びバッファ
用アンプ６の入力容量等の寄生容量と同一の容量電圧依
存性ｔ−もつようにコンデンサ１．２ｔ−Ｐ−Ｎ接合及
び酸化膜等によシ少なくとも２個形成し片方のコンデン
サ１は直列接続し九２個のスイッチ３，４の接続点に、
他方のコンデンサ２は放電用のスイッチ５及びバッファ
用アンプ６の入力端と共にスイッチ４の他端に接続し、
もう片方のスイッチ３の他端を入力端としている。FIG. 111 is a circuit diagram of an embodiment of the present invention. In this embodiment, the capacitor 1.2t-P-N junction, oxide film, etc. are formed by a semiconductor circuit so that it has the same capacitance voltage dependence t- as the parasitic capacitance such as the input capacitance of the switch 4 and the buffer amplifier 6. At least two capacitors are formed and one capacitor 1 is connected in series to the connection point of the 92 switches 3 and 4.
The other capacitor 2 is connected to the other end of the switch 4 along with the input ends of the discharge switch 5 and the buffer amplifier 6,
The other end of the other switch 3 is used as an input end.
スイッチ３を開けてコンデンサｉｔ−人力信号でチャー
ジし、スイッチ５を開けてコンデンサ２ｔ−解放してか
ら、スイッチ４ｔ−開けてコンデンサ２をコンデンサｌ
にチャージされてい次電荷にエフチャージし、コンデン
サ２の保持電圧をバッファアンプ６から出力する。Open switch 3 to charge capacitor IT with the human input signal, open switch 5 to release capacitor 2t, then open switch 4t to charge capacitor 2 to capacitor l.
The voltage held in the capacitor 2 is outputted from the buffer amplifier 6.
スイッチ３會開けて入力信号をコンデンサ１に取り込ん
でも、スイッチ４ｔ−開けなければバッファアンプ６か
らの出力は変化しない。このため第１図に示すサンプル
ホールド回路を複数個並べておいて１時分割で各サンプ
ルホールド回路に信号を入力しても、各サンプルホール
ド回路の出力が次々に変化してしまうことを防ぐことが
できる。Even if switch 3 is opened and the input signal is taken into capacitor 1, the output from buffer amplifier 6 will not change unless switch 4t is opened. For this reason, even if a plurality of sample-hold circuits shown in Figure 1 are lined up and a signal is input to each sample-hold circuit in one time division, it is impossible to prevent the output of each sample-hold circuit from changing one after another. can.
第３図はＭＯ８型トランジスタを用いた本発明の他の実
施例のサンプルホールド回路１６の回路図である。８３
図のＭＯ８型トランジスタ１０゜１１．１４．バッファ
アンプ１５．コンデンサ１２゜１３それぞれが第１図の
スイッチ３，４．５．バッファアンプ６．コンデンサ１
，２それぞれに相当し、ＭＯ８型トランジスタ１０，１
１．１４それぞれのゲートに端子８１．８２． Ｒ，１
それぞれが接続されている。FIG. 3 is a circuit diagram of a sample and hold circuit 16 according to another embodiment of the present invention using MO8 type transistors. 83
MO8 type transistor 10°11.14. Buffer amplifier 15. The capacitors 12, 13 respectively correspond to the switches 3, 4, 5, . Buffer amplifier 6. capacitor 1
, 2, respectively, and MO8 type transistors 10, 1
1.14 Each gate has a terminal 81.82. R,1
Each is connected.
この実施例が形成されるＩＣ内部ではあまり大容量のコ
ンデンサ金形成することはできない友め、スイッチ１１
及びバッファ用アンプ１５の入力容量等の寄生容量が無
視できるほど保持コンデンサ１２．１３１−大容量にす
るのは困難である。The switch 11 cannot be formed with a very large capacitance inside the IC in which this embodiment is formed.
It is difficult to make the holding capacitor 12.131-capacitance so large that the parasitic capacitance such as the input capacitance of the buffer amplifier 15 can be ignored.
本実施例では、保持用コンデンサ１２．１３ｔ−Ｐ−Ｎ
５合の逆バイアスによる空壬層容量及び酸化膜等により
構成することで、容量の電圧依存性會寄生容量のそれと
一致させることにより、寄生容量の影響をなくしている
。これにより、コンデンサ１２とコンデンサ１３の容量
の比率が信号電圧の変化によらず一定となる。In this embodiment, the holding capacitor 12.13t-P-N
The effect of parasitic capacitance is eliminated by making the capacitance match that of the voltage-dependent parasitic capacitance by constructing the capacitance with the void layer capacitance and oxide film due to the reverse bias of 5. As a result, the ratio of the capacitances of capacitor 12 and capacitor 13 remains constant regardless of changes in signal voltage.
このように構成された回路を第４図のように複数個並べ
、第５図のタイミングチャートに示すように動作させる
ドライバーについて説明する。A driver in which a plurality of circuits configured in this manner are arranged as shown in FIG. 4 and operated as shown in the timing chart of FIG. 5 will be described.
すなわち、ｎ個のサンプルホールド回路１６（１）〜１
６（ｎ）それぞれの端子Ｓ１には選択回路１７からの信
号５（１）〜５（ｎ）それぞれが入力され、サンプルホ
ールド回路１６（１）〜１６（ｎ）の端子Ｓ２には信号
Ｓが印加され、端子Ｂ、ｘｖｃは信号Ｒが印加され、サ
ンプルホールド回路１６（１３〜１６ （ｆｌ）の入力
端子ＩＮ＆Ｃは入力信号りが印加される。That is, n sample and hold circuits 16(1) to 1
Signals 5(1) to 5(n) from the selection circuit 17 are input to the terminal S1 of each of the 6(n), and the signal S is input to the terminal S2 of the sample and hold circuits 16(1) to 16(n). A signal R is applied to terminals B and xvc, and an input signal R is applied to input terminals IN&C of the sample and hold circuits 16 (13 to 16 (fl)).
選択回路１７は、信号Ｓ （１）〜１９（ｍｉｌ１周期
毎に順次に発生させる。The selection circuit 17 sequentially generates signals S(1) to 19 (every mil1 period).
信号８（ｉ）が送られ、スイッチ１０が開閉し、コンデ
ンサト２にその時の入力信号がホールドされる。The signal 8(i) is sent, the switch 10 opens and closes, and the input signal at that time is held in the capacitor 2.
このときコンデンサ１３のホールド電圧は変化しないの
で、サンプルホールド回路１６（ｉ）の出力電圧の変化
にない。At this time, since the hold voltage of the capacitor 13 does not change, there is no change in the output voltage of the sample and hold circuit 16(i).
ｎ周期目まできて＆ｎ個のサンプルホールド回路の１６
（１）〜−）すべてのサンプリングが終わった時点で、
信号Ｒによりサンプリングホールド回路１６（１３〜（
ｎ）の放電用スイッチ１４によりコンデンサ１３の電位
を接地電位レベルにした後、同期信号Ｓによりサンプリ
ングホールド回路１６（１）〜（ｎ）のスイッチ１１を
開閉し、コンデンｆ１２の保持電荷ヲコンデンサ１３に
移動させる。When the nth cycle is reached &n sample and hold circuits 16
(1) ~-) When all sampling is completed,
The signal R causes the sampling and hold circuit 16 (13 to (
After the potential of the capacitor 13 is set to the ground potential level by the discharging switch 14 (n), the switches 11 of the sampling and hold circuits 16 (1) to (n) are opened and closed by the synchronization signal S, and the charge held in the capacitor f12 is discharged from the capacitor 13. move it to
この電荷の移動のとき、コンデンサ１２とコンデンサ１
３の容量比ｒにより保持電圧がγ／γ＋１倍されるが、
前述しｔように寄生容量の電圧依存性と一致するように
保持用コンデンサを形成することにより、容量比ｒｆ常
に一定とすることができるので、保持電圧の直線性は保
たれる。振幅はバッファ用アンプ１５のゲインにより補
うことが可能である。When this charge transfers, capacitor 12 and capacitor 1
The holding voltage is multiplied by γ/γ+1 by the capacitance ratio r of 3, but
By forming the holding capacitor so as to match the voltage dependence of the parasitic capacitance as described above, the capacitance ratio rf can always be kept constant, so that the linearity of the holding voltage can be maintained. The amplitude can be compensated by the gain of the buffer amplifier 15.
以上説明したように本発明は、第１−１！！３のスイッ
チおよび第１．ｌＥ２のコンデンサを設けることにより
、第１のスイッチの開閉による信号の取り込みと第２の
スイッチの開閉による出力の変化會異る時点で独立して
行うことができる効果がある。このため、複数のサンプ
ルホールド回路にシリアル入力で信号を順次ホールドし
ｔ後、同期信号により全出力をパラレルに出力すること
が可能となる。As explained above, the present invention has the following features: 1-1! ! 3 switch and the first. The provision of the 1E2 capacitor has the effect that signal capture due to opening/closing of the first switch and output change due to opening/closing of the second switch can be performed independently at different times. Therefore, it is possible to sequentially hold signals by serial input to a plurality of sample and hold circuits, and then output all outputs in parallel using a synchronizing signal.
第１図は本発明の一実施例の回路図、第２図は従来のサ
ンプルホールド回路の回路図、第３図は本考案の他の実
施例の回路図、第４図および第５図はそれぞれ複数のｌ
！３図に示すサンプルホールド回路によるドライバーの
回路図および動作を示す波形図である。
１．２．９．１２．１３・・・・・・コンデンサ、３゜
４．５．７．１０．１１．１４・・・・・・スイッチ、
６゜８．１５・・・・・・バッファ用アンプ、１６．１
６（１）〜１６（ｎ）・・・・・・サンプルホールド回
路、１７・・・・・・選択回路、８１・・・・・・アナ
ログ信号のサンプルホールドタイミング信号入力端子、
８２・・・・・・アナログ信号の出力タイミング信号入
力端子、ＩＮ・・・・・・アナログ信号入力端子、Ｒ１
１・・・・・・放電タイミング信号入力端子。
第１図
ガ４図
ＮＲFIG. 1 is a circuit diagram of one embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional sample and hold circuit, FIG. 3 is a circuit diagram of another embodiment of the present invention, and FIGS. 4 and 5 are each with multiple l
! 4 is a circuit diagram and a waveform diagram showing the operation of a driver using the sample and hold circuit shown in FIG. 3. FIG. 1.2.9.12.13...Capacitor, 3゜4.5.7.10.11.14...Switch,
6゜8.15・・・Buffer amplifier, 16.1
6(1) to 16(n)... Sample and hold circuit, 17... Selection circuit, 81... Analog signal sample and hold timing signal input terminal,
82...Analog signal output timing signal input terminal, IN...Analog signal input terminal, R1
1...Discharge timing signal input terminal. Figure 1 Figure 4 NR
Claims (1)
れた第２のスイッチおよびバッファアンプと、前記第１
および第２のスイッチの間に接続された第１のコンデン
サと、前記第２のスイッチおよび前記バッファアンプと
の間に接続された第２のコンデンサと、前記第２のスイ
ッチおよび前記バッファアンプとの間に接続された放電
用の第３のスイッチとを含むことを特徴とするサンプル
ホールド回路。a second switch and a buffer amplifier connected in series to the first switch into which the signal is input;
and a first capacitor connected between the second switch, a second capacitor connected between the second switch and the buffer amplifier, and a second capacitor connected between the second switch and the buffer amplifier. and a third switch for discharging connected between the sample and hold circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072134A JPS61230522A (en) | 1985-04-05 | 1985-04-05 | Sample holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072134A JPS61230522A (en) | 1985-04-05 | 1985-04-05 | Sample holding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230522A true JPS61230522A (en) | 1986-10-14 |
Family
ID=13480511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072134A Pending JPS61230522A (en) | 1985-04-05 | 1985-04-05 | Sample holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230522A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454713A (en) * | 1990-06-25 | 1992-02-21 | Nippon Telegr & Teleph Corp <Ntt> | Signal processing circuit |
| JPH0486124A (en) * | 1990-07-30 | 1992-03-18 | Matsushita Electric Ind Co Ltd | Sample-and hold circuit |
| JP2007501483A (en) * | 2003-08-04 | 2007-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Track / hold circuit |
| JP5612782B1 (en) * | 2013-07-29 | 2014-10-22 | 株式会社ユビテック | Magnetic detection device, magnetic sensor, and bill discrimination device |
-
1985
- 1985-04-05 JP JP60072134A patent/JPS61230522A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5612782B1 (en) * | 2013-07-29 | 2014-10-22 | 株式会社ユビテック | Magnetic detection device, magnetic sensor, and bill discrimination device |
| WO2015015546A1 (en) * | 2013-07-29 | 2015-02-05 | 株式会社ユビテック | Charge-storing circuit, magnetic-detection device, and bill-discriminating apparatus |
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