JPS6122825B2 - - Google Patents
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- JPS6122825B2 JPS6122825B2 JP57098587A JP9858782A JPS6122825B2 JP S6122825 B2 JPS6122825 B2 JP S6122825B2 JP 57098587 A JP57098587 A JP 57098587A JP 9858782 A JP9858782 A JP 9858782A JP S6122825 B2 JPS6122825 B2 JP S6122825B2
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- General Physics & Mathematics (AREA)
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Description
中央プロセツサに設けられた変換索引緩衡機構
TLBは、仮想計算機VM環境の第２レベルに対す
るシヤドウ・テーブルを排除するために、２レベ
ル・アドレス変換の結果を受取る。各TLBエン
トリは、中央プロセツサの命令実行エレメント
IEによつて変換のために送られたアドレスがゲ
スト又はホスト要求のどちらであるかを指示する
とともに、ゲスト要求についてはこれが実又は仮
想アドレスのどちらであるかを指示する。２レベ
ル・アドレス変換の中間結果は、TLBへのロー
ドを禁示される。TLB中のゲスト・エントリ
は、TLBの任意のホスト・エントリに妨害を与
えることなく、TLBから除去される。中央プロ
セツサの加速（accelerated）ゲスト・モードは
１レベル・アドレス変換を必要とするにすぎない
ので、これは加速ゲスト要求の各々を変換するよ
うに動的アドレス変換DAT加算器を強制する。
これに対し、非−加速ゲスト要求はマイクロコー
ドによつて変換される。また、性能低下を伴うこ
となく優先ゲスト・アドレスを検査するために、
限界検査レジスタが設けられる。 〔発明の分野〕 本発明は多重プログラム可能な計算機システム
において１つ以上のゲスト・アーキテクチヤを効
率的にエミユレートすることに係り、更に詳細に
説明すればかかる計算機システムが複数のアーキ
テクチヤを使用して複数レベルのオペレーテイン
グ・システムを実行している場合の性能を改善す
ることに係る。計算機システムはその固有
（native）アーキテクチヤを使用するときプログ
ラムを最も効率的に実行するように設計されてい
るが、本発明はかかる固有アーキテクチヤと同じ
又は異なつてもよいゲスト計算機のアーキテクチ
ヤを使用するプログラムを、エミユレーシヨン・
サポートによらないで効率的に実行することを可
能にする。 本発明が性能を改善せんとする仮想計算機（以
下VMと略す）システムは複数レベルのアーキテ
クチヤを使用し、その各レベルは動的アドレス変
換（以下DATと略す）を伴なう仮想アドレツシ
ングを使用することができるので、ユーザの記憶
要求は複数レベルのアドレス変換を必要とする。 〔先行技術〕 現存する計算機アーキテクチヤ（たとえば、
IBMシステム／370、システム／360，7090，1401
等）の各々は長年にわたる投資の結果として大量
のプログラム・ライブラリを有する。一方、所与
の計算機システムは、固有アーキテクチヤと呼ば
れるそのハードウエア・アーキテクチヤを使用す
るとき最大の性能を発揮するように設計されてい
る。従つて、非ー固有アーキテクチヤをエミユレ
ートするための手段を含む通常の計算機システム
は、この非ー固有アーキテクチヤのために書かれ
たプログラムを、固有アーキテクチヤでランする
プログラムと同等の効率でランさせることができ
ない。それにも拘わらず、多くの計算機システム
には所与の非ー固有アーキテクチヤを必要とする
プログラムを実行するためにエミユレート手段が
設けられたが、これは多くの既存プログラムを特
定計算機システムの固有アーキテクチヤに合わせ
るように再プログラムすることを避けるためであ
つた。 このような状況は、同一のハードウエア・アー
キテクチヤでランするように設計された種々のオ
ペレーテイング・システム（たとえば、VM／
370と呼ばれる仮想計算機機能／370、MVS／370
と呼ばれる多重仮想記憶機能／370，DOS／370
と呼ばれるデイスク・オペレーテイング・システ
ム／370等）が出現するに及んで、一層複雑にな
つてきた。というのは、複数のプログラムが同一
のハードウエア・アーキテクチヤ（たとえば、同
一の機械命令セツト及び資源によつて規定される
アーキテクチヤ）の下で動作するとしても、これ
らのプログラムが異なるオペレーテイング・シス
テムの下で動作するように書かれている場合に
は、プログラム間の互換性が失われることになる
からである。１例をあげると、DOS／370の下で
動作するように書かれたプログラムはMVS／370
の下では必ずしも動作可能でなく、このことは両
プログラムがシステム／370の機械命令を使用す
るということによつては左右されないのである。
一般に、適用業務プログラムが特定のオペレーテ
イング・システムによつて提供される特殊な制御
プログラミング機能（たとえば、特殊なマクロ命
令、ジヨブ制御言語のステートメント等）に依存
するのはプログラム設計の負担を軽減するためで
あるが、かかる制御プログラミング機能は適用業
務プログラムを特定のオペレーテイング・システ
ムに依存させることになる。 このような状況をさらに複雑にする要因には、
高価な計算機システムを多数のユーザで共有する
にあたり、あたかも各ユーザが計算機システムの
すべての資源（又はその大部分）を占有している
かのようにこれを使いたい、という経済的要請が
ある。この問題を解決した既存の多重プログラミ
ング・システムには、たとえばタイム・シエアリ
ング機能を使用した前掲のMVS／370及びVM／
370がある。既存のVM／370はそのソフトウエア
によつて複数レベルのアーキテクチヤをエミユレ
ートることができるので、そのユーザはシステ
ム／370又はシステム／360のハードウエア・アー
キテクチヤを使用する如き種々のオペレーテイン
グ・システム（たとえば、MVS，DOS，VM等）
のために書かれたプログラムを同時的に且つ効率
的に実行することができる。 このような状況を一層複雑にする他の要因に
は、システム／370の如きハードウエア・アーキ
テクチヤに見出されるDAT機構がある。これは
仮想アドレツシング・アーキテクチヤを提供する
ことにより、非−仮想計算機（たとえば、DAT
機構を備えていないシステム／360又はシステ
ム／370）で不可欠であつた実記憶域の使用をユ
ーザが制御するという必要性を取除き、ユーザに
よるプログラムの作成を容易ならしめるというも
のである。 他の問題は、２レベルの仮想アドレツシング・
アーキテクチヤが使用される場合に生ずる。この
ことが生ずるのは、たとえば第２レベルのシステ
ム／370アーキテクチヤでランしているような１
つのオペレーテイング・システム（たとえば、
MVS／370）の下で所与のユーザ・プログラムを
実行することをVM／370が許容し、そしてこの
第２レベルのシステム／370アーキテクチヤが他
のオペレーテイング・システム（たとえば、
VM／370制御プログラム）をランさせているよ
うな第１レベルのシステム／370アーキテクチヤ
の下でエミユレートされており、しかもこれらの
オペレーテイング・システムが主記憶中の要求デ
ータをアクセスするために当該ユーザ・プログラ
ムによつて要求された各アドレスの２レベル・ア
ドレス変換を行うようにDAT動作を必要とする
場合、たとえば拡張制御モードの形式を有するプ
ログラム・ステータス・ワード（以下PSWと略
す）の変換モード・ビツト５をオンしているよう
な場合である。 このような２レベル・アドレス変換は、当該ユ
ーザ・プログラムを１レベルのオペレーテイン
グ・システムの下でランさせる場合に比較して、
変換オーバヘツドを増大させる。たとえば、１つ
の要求にいて２レベル・アドレス変換を行うには
主記憶中のセグメント・テーブル及びページ・テ
ーブルを８回アクセスすることを必要としうる
が、１レベル・アドレス変換は２回の主記憶アク
セス（即ち、１つのセグメント・テーブル・エン
トリ及び１つのページ・テーブル・エントリ）を
必要とするにすぎない。 VM／370がランされるシステム／370のハード
ウエアは２レベル・アドレス変換を行わないの
で、第２レベルのオペレーテイング・システムが
かかるアドレス変換を必要とするときはソフトウ
エアによつてシヤドウ・テーブル（変換テーブ
ル）が構成される。これらのシヤドウ・テーブル
が与えられると、システム／370のハードウエア
はセグメント・テーブル及びページ・テーブルを
参照する通常の変換プロセスを使用することによ
つて、第２レベルの仮想アドレスを変換すること
ができる。もしシヤドウ・テーブルでページ不在
又はセグメント不在が生ずるならば、ソフトウエ
アは通常の変換例外によつてこの状態を知らさ
れ、そして２レベル・アドレス変換を遂行するこ
とにより正しいシヤドウ・テーブル・エントリを
挿入する。このシヤドウ・テーブルは、前述の如
きアドレス変換を必要とする各ユーザごとに１つ
ずつ設けられる。 ２レベル・アドレス変換を行うためにVM／
370制御プログラムによつてシステム／370の
DAT機構を使用することは、IBM社から発行さ
れた刊行物である“VM／370 Data Areas and
Control Block Logic”，Form No.SY22−0884及
び“VM／370：System Logic and Problem
Determination Guide，Volume １ （CP
Component）”，Form No.SY20−0886にそれぞれ
記述されている。 各シヤドウ・テーブルは、通常の形式を有する
セグメント・テーブル及びページ・テーブルを使
用する。各ユーザのシヤドウ・テーブルはゲスト
による２レベル・アドレス変換の各結果（即ち、
要求された仮想アドレスに対応するページ枠の絶
対アドレス）を受取るので、このエントリがシヤ
ドウ・テーブルから除去されない限り、主記憶に
置かれた同一ページ枠に対する同一ユーザによる
次の要求が１レベル・アドレス変換だけで得られ
ることを可能にする。各ユーザのシヤドウ・テー
ブルは、主記憶に置かれた１つのシヤドウ・セグ
メント・テーブル及び１つ以上のシヤドウ・ペー
ジ・テーブルを含む。これらのシヤドウ・テーブ
ルは変換索引緩衡機構（以下TLBと略す）のよ
うに使用され、この意味でソフトウエアTLBと
呼ばれることもある。各ユーザの要求はまずその
シヤドウ・テーブルに対して行われる。というの
は、もしこの要求が該当するシヤドウ・テーブル
で見出されるならば、要求されたデータに対する
主記憶アドレスを得るために２回の主記憶アクゼ
スが必要となるにすぎないからである。云いかえ
れば、当該ユーザによつて要求されたアドレスが
そのシヤドウ・テーブルに見出されない場合にの
み、ソフトウエアにより２レベル・アドレス変換
を行つて、その変換結果を後の使用のために該当
するシヤドウ・テーブル・エントリへ置くことが
必要となるのである。 従つて、シヤドウ・テーブルは所与のページ枠
のアドレスがそのエントリから除去されない限
り、該アドレスに対する第２及びそれ以後の要求
について主記憶アクセスの回数を８回から２回へ
減少させることができる。シヤドウ・テーブル
は、大型の計算機システムに見出されるTLBの
実質的な拡張部である。前述のソフトウエア
TLBと区別するためにハードウエアTLBとも呼
ばれる後者のTLBは、同一ページ枠に対する追
加的な要求アドレスを受取る場合には、主記憶ア
クセスを全く必要としない。しかしながら、従来
のTLBは中央プロセツサにあるDAT機構によつ
て与えられるような１レベル・アドレス変換値を
保持しうるにすぎない。かくて、１レベル・アド
レス変換によつてシヤドウ・テーブル中に見出さ
れた要求がTLBに置かれると、所与のページ枠
に対する第３の要求は主記憶アクセスを行うこと
なしにその変換アドレスをTLBから得ることが
できる筈である。しかしながら、先行する幾つか
の主記憶アクセス（たとえば、２レベル・アドレ
ス変換による８回の主記憶アクセス及びシヤド
ウ・テーブルの１レベル・アドレス変換による２
回の主記憶アクセス）に応じて複数のエントリが
TLBに置かれる場合、これらのエントリが将来
使用される可能性が小さいにも拘わらず、将来使
用される可能性が大きい他のTLBエントリが破
壊されるという望ましくない事態を生ずることが
ある。 VM／370では、ゲストの主記憶に置かれた任
意のページ枠が当該ゲストによつて無効化される
ときは、ユーザのシヤドウ・テーブルがしばしば
除去される。シヤドウ・テーブル中でページ・テ
ーブル・エントリの選択的な無効化を行なわない
理由は、そうするためにはすべてのゲスト・ペー
ジ・テーブルを探索することにより主記憶から除
去されつつある各ページを特定する必要があり、
従つてすべてのシヤドウ・ページ・テーブルを除
去する場合に比較してソフトウエアのオーバヘツ
ドが著しく大きくなるためである。かくて、
VM／370ではすべてのシヤドウ・テーブルが比
較的高い頻度で除去されるが、このようにすると
除去された多くのエントリを再び復元することが
要求される場合には、２レベル・アドレス変換の
オーバーヘツドが追加されることになる。 VM／370によつて提供される多様なサービス
はユーザにとつては魅力的であり、特にVM／
370で内部的に行われている２レベル・アドレス
変換を知る必要がないユーザについてはそのこと
があてはまる。VM／370の性能は、1974年に発
表された仮想計算機アシスト（以下VMAと略
す）マイクロコードによつて著しく改善された。
特に、このVMAマイクロコードは殆んどの２レ
ベル・アドレス変換をマイクロコードで行うこと
により、シヤドウ・テーブル・エントリを書込む
ことに係るソフトウエアのオーバヘツドを著しく
減少させる。このマイクロコードのプロセスは、
ソフトウエアの割込み処理及びステータスの保
存／復元が必要とされない点を除けば、ソフトウ
エアのプロセスと同じものである。 また、VM／370には、Ｖ＝Ｒゲスト（優先ゲ
スト、予約記憶又は被選択ゲストとも呼ばれる）
によつて表わされる特殊な状況がある。このよう
なシヤドウ・テーブル・バイパス・モードと称す
る特殊な状況では、たとえ優先（preferred）ゲ
ストが第２のアーキテクチヤ・レベルで動作して
いたとしても、１レベル・アドレス変換だけが使
用される。このため、優先ゲストを主記憶中の予
定の下位アドレス・エクステント（範囲）へ割当
てることにより、当該ゲストが変換した実アドレ
スをこのエクステントへ直接的にマツプするよう
にしている。特に、動的に修正されるシステム／
360及びシステム／370のＩ／Ｏチヤネル・プログ
ラムが優先ゲストによつてランされうるが、この
ようなＩ／Ｏチヤネル・プログラムは２レベル・
アドレス変換を使用するページ可能ゲストによつ
ては使用することができないものである。 しかしながら、前記バイパス・モードでは、優
先ゲストのアドレスはもはやホスト・プログラム
によつては有効化されない。というのは、ホスト
は優先ゲストのシヤドウ・テーブルを構成するこ
とを必要としないからである。この結果、優先ゲ
ストの書込みアドレスがエラーを有する場合に
は、ホスト・プログラムが損われることがある。
これらの状況（但しＩ／Ｏに関するものを除く）
の下でホストの保全性を維持するために、前記バ
イパス・モードを使用しないようにするととも
に、優先ゲストによるすべての記憶アクセスをそ
のエクステントへ制限するために当該優先ゲスト
のシヤドウ・テーブルをホストに使用ならしめる
ことが行われる。 前記バイパス・モードが使用される場合であつ
ても、ホストはゲストのページ・テーブルを修正
しなければならない。これは当該ホストの（プレ
フイクスされたページのために使用されうる）絶
対ページ０との衝突を避けるためである。前記バ
イパス・モード及びシヤドウ・テーブル・モード
については、ゲストの実ページ０への参照を変換
するために変換テーブルが使用されるが、これは
（プリフイクシングと同時の結果を与えることに
よつて）単一プロセツサ及び多重プロセツサ上の
VM／370においてホスト及びゲストの両者によ
る絶対ページ０の衝突的な使用を避けるためであ
る。 ホストは優先ゲストのエクステントを超える主
記憶の残りの部分を保持する。主記憶の保持され
た部分にある１セクシヨンはホストによつて直接
的に使用され、ホストのオペレーテイング・シス
テムはこのセクシヨンにおいて仮想アドレツシン
グ・モード又は実アドレツシング・モードでラン
することができる。主記憶の残りの部分はページ
可能ゲストによつて利用することが可能であり、
ホストはこの部分において２レベル・アドレス変
換を使用して各ユーザのシヤドウ・テーブルを与
える。 要約すると、ホストはシヤドウ・テーブルを構
成し、かくて所与のゲストがホストによつて割当
てられた主記憶の対応する部分へ制限されること
を保証するので、これらのシヤドウ・テーブルは
これを使用する任意のゲストによる偶発的な書込
みアクセスからのホストの主記憶を保護するよう
に機能する。第２レベルにおける優先ゲストのシ
ヤドウ・テーブルを使用すると、２レベル・アド
レス変換を必要とするすべてのページ可能ゲスト
についてホストの保全性が与えられる。２レベ
ル・アドレス変換のオーバヘツドを避けるため
に、第２レベルにおける優先ゲストが前記バイパ
ス・モードの使用を許可される場合、ホストはそ
の優先ゲストについて保全性を失うことになる。
というのは、この場合には優先ゲストの主記憶ア
クセスを監視するためにどのシヤドウ・テーブル
も使用されておらず、従つて主記憶中のホスト領
域へ優先ゲストが書込みを行い、これにより
VM／370の動作に妨害を与えることがありうる
からである。 前述のシヤドウ・テーブル・テーブルに類似す
るものは、R.P.Goldbergによる米国特許第
4253145号の第23欄でHV連関器として記述されて
いる。この米国特許に記述された発明は、ホスト
計算機の複製物であるようなVMに制限されてお
り、またホスト計算機に対し帰納的関係を有する
ようなVMに制限されている。 R.P.Goldbergによる1972年10月付のハーバー
ド大学の学位論文“Architectual Principles for
Virtual Computer Systems”はハードウエア仮
想化機構HVをアルゴリズム的及び数学的に記述
しているにすぎず、ハードウエア及びフアームウ
エアによる特定の実現形態を全く記述していな
い。この論文及び前掲の米国特許第4253145号
は、VMシステムの各レベルにそれ自体のｆ−マ
ツプを設けることを意図しているものと考えられ
る。このｆ−マツプは１つのVMレベルを越えて
（即ち、ｎ＋１からｎへ動作するのに対し、シヤ
ドウ・テーブルはこれとは異なりVMシステムに
おける２つ以上のレベルを越えて動作しうる。こ
のように、GoldbergのVMシステムは多数のレベ
ルで同時に存在するような多数のｆ−マツプを有
する。ハードウエア仮想化機構HV中の各エント
リは有効ステータス・ビツトを有し、レベル（ｎ
＋１）のアドレスのセグメント番号及びページ番
号を次の下位レベルであるレベルｎのアドレスと
関係づける。 〔発明の要約〕 本発明の目的・効果は次のとおりである。 １ 複数レベルのアドレス変換を含みうるVMシ
ステム中の複数レベルのアーキテクチヤの下で
ホスト及びゲスト・プログラムを実行するよう
な計算機システムの性能を改善すること。これ
らのアーキテクチヤはサイズの異なるアドレス
を使用することができる。たとえば、一方のア
ーキテクチヤが24ビツトのアドレスを使用する
ことができるのに対し、他方のアーキテクチヤ
は31ビツトのアドレスを使用することができ
る。 ２ ゲストの種々のオペレーテイング・システム
（たとえば、DOS／370、VM／370、MVS／370
等）について所与の計算機システムの性能を一
様に改善すること。本発明によれば、VMシス
テム中の１プロセス又は１ユーザあたり１つず
つ必要とされていたソフトウエアTLBを一掃
することができる。 ３ システム中の１中央プロセツサあたり１つず
つ設けられていたハードウエアTLBを修正
し、このハードウエアTLBを使用して従来必
要とされていたソフトウエアTLBを一掃する
こと。かくて、単一プロセツサのVMシステム
では、１つのハードウエアTLBだけが必要で
あつて、ソフトウエアTLBは全く必要なく、
このとはVMシステム中のVM、プロセス又は
ユーザの数には関係ない。 ４ 所与の計算機で実行されているユーザ・プロ
グラムが、エミユレートされる第２レベルのア
ーキテクチヤでランしているような１つのオペ
レーテイング・システム、又は（仮想アドレツ
シングを使用する他のオペレーテイング・シス
テムをランさせているような）第１レベルの固
有アーキテクチヤの下でランされている固有ア
ーキテクチヤによつて制御されるアドレス変換
を必要としており、そしてこれらのレベルが同
じ計算機ハードウエアを共有しているような場
合に、この計算機システムの性能を改善するこ
と。 ５ シヤドウ・セグメント・テーブル及びシヤド
ウ・ページ・テーブル式のソフトウエアTLB
を一掃するとともに、２レベル・アドレス変換
を使用するときにかかるソフトウエアTLBに
よつて得ていたシステム性能よりも優れたシス
テム性能を与えること。 ６ ２レベル・アドレス変換の結果を直接的に得
ることにより、該変換を行つた後のすべての主
記憶アクセスを取除くこと。 ７ ２レベル・アドレス変換値を直接的に援受す
ることができるハードウエアTLBを提供する
こと。 ８ １レベル・アドレス変換又は２レベル・アド
レス変換を使用するようなゲスト及びホスト・
アーキテクチヤのプログラムによつて共有可能
なTLBハードウエアを提供すること。 ９ ゲストの仮想アドレスによつてアドレス可能
なエントリへ圧縮された２レベル・アドレス変
換値を書込むようにしたハードウエアTLBを
提供すること。 10 ２レベル・アドレス変換値のエントリを保持
することができるハードウエアTLBであつ
て、任意のゲスト・ページが無効化されるか又
は主記憶からページ・アウトされるときこれら
のエントリが全体として除去されないようにし
たハードウエアTLBを提供すること。 11 主記憶中で無効化されたゲスト・ページを表
わす特定の２レベル・アドレス変換エントリを
選択的に除去するようにしたハードウエア
TLBを提供すること。 12 通知割込み（intercept）又は割込みを行わ
れたゲスト・プログラムに関係するすべてのエ
ントリを選択的に除去するとともに、ホスト・
プログラムの動作に関係する他のエントリを除
去しないようにしたハードウエアTLBを提供
すること。 13 ２レベル・アドレス変換動作中に生ずる幾つ
かの中間的な１レベル・アドレス変換結果が有
効なエントリを破壊しないようにするために、
該変換結果のローデイングを禁止するようにし
たハードウエアTLBを提供すること。このよ
うなローデイングによつて有効なTLBエント
リが破壊されると、事後的な再変換が必要とな
つてシステム性能が低下するばかりか、ハード
ウエアTLBが２以下のセツト・アソシアテイ
ビテイを有する場合には少くとも２つの記憶オ
ペランドを必要とする命令についてデツドロツ
ク状況が生じうるからである。 14 要求された仮想アドレスの２レベル・アドレ
ス変換を行うとともに、その結果的な主記憶ア
ドレスを前記仮想アドレスへ割当てられたハー
ドウエアTLBのエントリへ書込むこと。 15 所与の要求がゲスト・プログラム又はホス
ト・プログラムのどちらによるものであるかに
応じて、当該要求へ割当てられたTLBエント
リに書込むべきゲストSTO（セグメント・テ
ーブル起点アドレス）又はホストSTOを選択
すること。 16 ハードウエアTLBに加速（acceleration）手
段を設けることにより、仮想アドレツシングを
使用する優先ゲストがハードウエアTLBに関
連するDAT機構を使用してそのすべてのアド
レス変換を行うことができるようにすること。 17 優先ゲストが変換したアドレスを主記憶の上
限アドレスと比較する上限検査手段を設けて、
優先ゲストの各要求がその割当てられたエクス
テント内にあるか否かを決定することにより、
優先ゲストの動作に対するホストの保全性をシ
ステム性能を低下させることなく維持するこ
と。これに対し、ホストの保全性を維持するた
めに優先ゲストがシヤドウ・テーブルを使用す
ることを不可欠としていた先行技術の技法によ
れば、システム性能が大巾に低下することは避
けられなかつた。 18 加速ゲストに対するプリフイクシングをシユ
ミレートするためにゲストのシヤドウ・ペー
ジ・テーブルを使用すると同時に、ホストのプ
リフイクス値を中央プロセツサのプリフイク
ス・レジスタに永久的に置いておくという不経
済的な技法を使用しないで済むように、中央プ
ロセツサのプリフイクス・レジスタに置かれた
ホスト及び加速ゲストのプリフイクス値の間で
プリフイクス・スイツチングを行うこと。 以下図面を参照して先行技術及び本発明の実施
態様を説明するが、以下では記述を簡潔にするた
め頻度の多い用語についてはできるだけ略語を使
用することにする。これらの略語の内容を本明細
書の末尾に示しておくので、必要に応じて参照さ
れたい。 〔発明の背景〕 第１図は先行技術のVM／370と同等のVMシス
テムを示す。因に、VM／370はソフトウエア・
システムであつて、システム／370モデル１５
８，１６８及び３０３３ではVMAマイクロコー
ドを有する。第１図の破線によつて示された事項
は本発明に従つてVM／370から取除かれた事項
を表わし、これは破線で示した複数のシヤドウ・
テーブルを取除くことを含む。先行技術のVM／
370はシステム／360及びシステム／370型アーキ
テクチヤの複数レベルの動作を提供し、種々のオ
ペレーテイング・システム（たとえば、MVS／
370、DOS／370）がVM／370中の種々のレベル
に与えられるそれぞれのアーキテクチヤの下で動
作することを可能にする。第１図において、最下
位のレベル０はVM／370をサポートする中央プ
ロセツサCPのハードウエア及びマイクロコード
を表わす。レベル０のハードウエアはDAT機構
２及びTLB１を含み、またシステム／360、シス
テム／370及びシステム／370拡張アーキテクチヤ
を含む複数のアーキテクチヤの任意の下で仮想記
憶をサポートするようなマイクロコードを含む。
TBL１はDAT機構２によつて行われた各アドレ
ス変換の結果を受取り、この変換値によつて占有
されたエントリ空間が新しい変換値によつて必要
とされない限り、前者の変換値を該エントリに維
持する。システム／370の大型モデルでは、セツ
ト・アソシアテイブ形式のTLB１が使用されて
いるので、要求されたアドレスに応じてその１つ
のコングルエンス・クラスが指定され、そしてこ
のクラスにある複数のエントリが連想的にテスト
される。たとえば、各クラスが２つのエントリを
含む場合、当該技術分野では周知のように２ウエ
イのセツト・アソシアテイビテイが与えられるこ
とになる。 第１図のレベル１はホストのシステム制御プロ
グラム（以下SCPと略す）並びにこのSCPによつ
て使用されるホストのセグメント・テーブル
（ST）５及びその関連するページ・テーブル
（PT）６を含み、また破線で示した複数のシヤド
ウ・テーブル１ないしＲを含む。レベル３におけ
るユーザ１ないしＲの各々ごとに、１つのシヤド
ウ・テーブル、即ち１つのシヤドウ・セグメン
ト・テーブル３及び１つ以上のシヤドウ・ペー
ジ・テーブル４が設けられる。 シヤドウ・テーブル１ないしＲは、ユーザの仮
想アドレスを２レベル・アドレス変換によつて主
記憶アドレスへ変換するために、ホスト・プログ
ラムによつてソフトウエアTLBとして使用され
る。 またホストはセグメント・テーブル５及びペー
ジ・テーブル６を有し、これを利用して第２レベ
ルの仮想アドレス（ゲストの実アドレス、ホスト
の仮想アドレス）を主記憶アドレスへ変換する。 ホストはレベル０における計算機であつて、そ
のレベル１アーキテクチヤ・インタフエースはホ
ストのSCP、たとえばVM／370制御プログラム
によつて使用される。ホスト・プログラムはレベ
ル１のアーキテクチヤを使用して実計算機を直接
的に制御する。VM／370のレベル０における実
計算機は固有アーキテクチヤを有するとともに、
他の同様のアーキテクチヤをエミユレートするた
めの限られた能力を有する。ホスト・プログラム
はこの固有アーキテクチヤ、たとえばシステム／
370アーキテクチヤを使用する。任意のゲスト
は、この固有アーキテクチヤに限らず、他のアー
キテクチヤをも使用することができる。任意のゲ
ストによつて使用される特定のアーキテクチヤ
は、ホストによつてソフトウエア制御ブロツクで
指定される。VM／370がオフにされていると、
ホストが要求したアドレスは実アドレスとして処
理され、従つて実計算機中の記憶コントローラに
よつて主記憶中の絶対アドレスをアクセスするも
のとして解釈される。即ち、当該中央プロセツサ
が多重プロセツサの環境にあれば、プリフイクス
値が加算されるのである。 システム中のゲストVMは、第１図のレベル２
アーキテクチヤ・インタフエースで動作する。ゲ
ストVMの各々はそれ自体のオペレーテイング・
システムを選択し、これをレベル２アーキテクチ
ヤ・インタフエースで実行することができる。ゲ
ストVMの各々をその使用プログラムから見る
と、前者はホストのシステム・デイレクトリで各
VMごとに割当てられた１組の資源を有するよう
な完全なシステムとして見える。前記システム・
デイレクトリは、各VMのオーナ名、ホストのア
ドレス空間で各VMに割当てられた実記憶域の量
及び各VMに関する他の情報を保持する。また各
ゲストは、制御レジスタCR及びPSWの如き、そ
れ自体がシユミレートする制御ハードウエアを有
する。ゲストVMは、その実記憶域に関係する
PSW中の変換モード・ビツト５（PSW５）オン
又はオフにして動作することができる。たとえ
ば、レベル２におけるゲストVMは、そのユーザ
がレベル２におけるゲストのシユミレートされた
PSWの変換モード・ビツト５をオンにした状態
でランすることを必要とする場合には、レベル３
における複数のユーザをサポートするために
MVS／370を使用することができる。 第１図において、複数のゲスト１ないしｎはペ
ージ可能ゲストであり、ゲスト（ｎ＋１）は優先
ゲストである。 ページ可能ゲストのVMは実記憶域をそれぞれ
割当てられるが、これはホストの仮想記憶域にお
けるそれぞれのエクステントである。従つて、ペ
ージ可能ゲストは、要求に応じてホストのセグメ
ント・テーブル５及びページ・テーブル６を使用
することにより、システムの絶対主記憶域へペー
ジ・インされる。任意のページ可能ゲストは、そ
のユーザに割当てられた実記憶域を直接的に管理
することを許容するか否かに応じて、そのPSW
の変換モード・ビツト５をオフ又はオンにして動
作することができる。たとえば、MVS／370の如
きゲストのオペレーテイング・システムは、各ユ
ーザに対しそれ自体の仮想アドレス空間を与えて
ユーザを互いに分離することにより、そのユーザ
の実記憶域をゲストの実記憶域で管理することが
できる。 第１４図は、VM／370においてゲストの実ア
ドレス空間がホストの主記憶へマツプされる様式
を示す。但し、各ページ可能ゲストの実ページ
GRPは対応する番号を与えられたホストの仮想
ページHVPであり、これは主記憶のページ可能
域における任意のページ枠PFへ変換することが
できる。第１５図は、VM／370においてユーザ
の仮想アドレス空間がその関係するゲストの実ア
ドレス空間へマツプされる様式を示す。ここで、
ユーザの仮想ページGVPはMVS／370実記憶管理
プログラムの割当てに従つてゲストの実ページ
GRPへ変換することができ、そして後者は第１
４図に示すように主記憶へマツプされるものであ
る。 VMシステム中の或るユーザをレベル２におけ
る優先ゲストとして選択するには、ページ可能ゲ
ストについて行われるようにホストの仮想記憶域
の一部を割当てるのではなく、ホストの絶対主記
憶の最下位部分をその優先ゲストに割当てればよ
い。こうするためには、ホストは絶対アドレス０
で開始する連続的な主記憶エクステントを優先ゲ
ストに割当てることにより、このエクステント
（第１ページ枠を除く）がホスト又は他の任意の
ゲストによつて使用されないようにしなければな
らない。優先ゲストは主記憶中のこのエクステン
トを新たに割当てたり管理するというすべての責
任を負わされており、従つてホストの記憶管理機
能を使用しないのである。優先ゲストはその
PSWの変換モード・ビツト５をオフ又はオにし
て動作することができる。或る特殊モードの動作
が選択される場合、命令及びオペランドのアドレ
スは実主記憶アドレスとして直接的に処理され
る。PSWの変換モード・ビツト５がオンされて
いる場合には、優先ゲストのアドレスはそのセグ
メント及びページ・テーブルによつて主記憶中に
ある該ゲストのエクステントへ直接的に変換され
る。或る場合には、ゲストのテーブルはホスト・
プログラムによつて最小限度の範囲内で修正され
る。指名された場合、優先ゲストの変換テーブル
をアクセスするためにそのセグメント・テーブル
起点アドレス（以下STOと略す）が第１制御レ
ジスタ（CR1）８へ直接的に置かれるので、その
変換アドレスは主記憶中にある当該ゲストのエク
ステントへ直接的に供給され、これにより１レベ
ル・アドレス変換を使用するだけでそのデータ及
び命令をアクセスすることができる。このような
１レベル・アドレス変換は、レベル３におけるユ
ーザによつて必要とされる２レベル・アドレス変
換に比較して、一層効率的である。 レベル３アーキテクチヤ・インタフエースは関
係するレベル２のゲストVMによつて制御され、
これはレベル２における他のゲストのユーザ（レ
ベル３）によつて観察されるアーキテクチヤ・イ
ンタフエースと同じでもよいし又は異なつていて
もよい。かくて、レベル３におけるユーザの各組
はレベル２における特定のゲストVMに関係づけ
られる。後者のゲストVMはそれ自体のSCPを有
し、これはレベル２における他のゲストVMによ
つて使用されているSCPと同じでもよいし又は異
なつていてもよい。たとえば、レベル２における
ゲスト１は、レベル３においてそれ自体の仮想ア
ドレス空間をそれぞれ有するような複数のユーザ
１ないしＲをサポートするために、MVS／370の
SCPを使用することができる。 一層詳細に説明すれば、レベル３における各ユ
ーザはそれ自体の変換テーブルの組を有し、これ
を利用してレベル３におけるそれ自体のアドレス
空間を、レベル２における関係するゲストの仮想
アドレス空間において割当てられた実記憶域へ変
換する。またレベル３における各ユーザごとに、
レベル１のホストは主記憶に設けられた対応する
１組のシヤドウ・テーブル（たとえば、３及び
４）を有し、これらのテーブルをソフトウエア
TLBとして使用することにより、レベル３にお
ける各ユーザのアドレス要求をホストが制御する
主記憶中で処理する。たとえば、もしレベル２に
おけるゲスト１がレベル３におけるユーザ１ない
しＲをサポートするためにMS／370のSCPを使用
しており、そしてユーザ１がMVSによつて指名
されるならば、STO１１（これはゲスト１のユ
ーザ１に対するSTOである）がMVSによつてゲ
スト１の実記憶域から取出され、シミユレートさ
れるゲスト１の第１制御レジスタCR1（即ち、
G1（CR1））へ転送されるので、ユーザ１に対す
るアドレス変換をそれ自体のセグメント・テーブ
ルU1（ST）及びページ・テーブルU1（PT）を
使用することによつて制御することができる。 U1（ST）の各エントリはユーザ１のページ・
テーブル起点アドレス（以下PTOと略す）を実
アドレス形式で保持し、かくてユーザ１のペー
ジ・テーブルU1（PT）をゲストの実記憶域で位
置づけることができる。U1（PT）の各エントリ
は所与のページ枠実アドレスを割当てられ、これ
によりゲストの実記憶域において割当てられたペ
ージ枠を位置づけることができる。前述のよう
に、このゲストの実記憶域はホストの仮想記憶域
の一部である。 U1（PT）の変換出力であるページ枠実アドレ
スはページ可能ゲスト１の実アドレスであり、こ
れまでの処はレベル２におけるゲスト１の仮想ア
ドレス空間（これはホストの仮想アドレス空間で
もある。）への１レベル・アドレス変換値を含む
にすぎない。従つて、ユーザ１の結果的なアドレ
スはホストの仮想記憶域における割当てられた１
つのページへマツプされることになり、そしてゲ
スト１からの仮想アドレス要求としてホストVM
によつて受取られるとき、ホストVMによつて必
要な主記憶位置へ変換されねばならない。このホ
ストのアドレス変換は、ホストのPSWにある変
換モード・ビツト５がオンにされているとき、第
１制御レジスタ（CR1）８に置かれたホスト
STOによつて制御される。というのは、このホ
ストSTOはホストのセグメント・テーブル５及
びホストのページ・テーブル６をアクセスするこ
とにより、ユーザが要求したアドレスの次の変換
レベルを与えるからである。 従つて、ゲスト及びホストの変換テーブルは２
レベルのアドレス変換を与え、これはMVSユー
ザの１つのアドレス要求をその実主記憶アドレス
変換するために全体で８回の主記憶アクセスを含
む。第２Ａ図及び第２Ｂ図には、ユーザが要求し
た仮想アドレス１１０Ａに対するこのアドレス変
換プロセスが詳細に示されている。第２Ａ図及び
第２Ｂ図で使用されている記号の意味は次のとお
りである。 Ｄ ＝ページ中のバイト変位 Ｇ ＝ゲスト Ｈ ＝ホスト HS ＝ホスト・シヤドウ・テーブル Ｉ ＝無効 MS ＝主記憶 PFRA＝ページ枠実アドレス PT ＝ページ・テーブル PTE ＝ページ・テーブル・エントリ PTO ＝ページ・テーブル起点アドレス PX ＝ページ・インデツクス RA ＝実アドレス ST ＝セグメント・テーブル STE ＝セグメント・テーブル・エントリ STO ＝セグメント・テーブル起点アドレス SX ＝セグメント・インデツクス VA ＝仮想アドレス 第２Ａ図及び第２Ｂ図において円で囲んだ数字
は、アドレス１１０Ａの変換中に生ずる主記憶の
アクセス順序を表わす。第２Ａ図を参照するに、
ユーザが要求した仮想アドレス１１０Ａをホスト
の仮想アドレス空間においてその実アドレス１１
６へ変換するために、（レベル２における）第１
レベル・アドレス変換の間に６回の主記憶アクセ
スが必要であることがわかる。次いで、このユー
ザの実アドレス１１６（ゲスト実CRアドレス）
がホストへ与えられると、ホストはこれをホスト
仮想HVアドレスとみなし、（レベル１における）
ホストの第２レベル・アドレス変換の間に追加的
な２回の主記憶アクセスを行うことにより、要求
されたユーザ・データに対応するホスト実HRア
ドレス１２０を実主記憶域において与える。 このように、前述の２レベル・アドレス変換は
ユーザの各アドレス要求１１０Ａごとに８回の主
記憶アクセスを含むので、システムに対するその
性能オーバヘツドは極めて大きいものとなる。こ
のオーバヘツドを減少させるため、PSWの変換
モード・ビツト５をオン（これに応じて２レベ
ル・アドレス変換が行われる）にした各ユーザご
とに他の１組のテーブル（たとえば、第１図のシ
ヤドウ・セグメント・テーブル３及びシヤドウ・
ページ・テーブル４）がホストに設けられたので
ある。 任意の２レベル・アドレス変換が完了すると、
その結果として得られる主記憶中のページ枠実ア
ドレスPFRAが第２Ｂ図に示したゲストのシヤド
ウ・ページ・テーブル１２２の対応するエントリ
へ挿入される。シヤドウ・セグメント・テーブル
１２１及びシヤドウ・ページ・テーブル１２２
は、第１図ではレベル３におけるユーザｎに関連
するレベル１のシヤドウ・セグメント・テーブル
３及びシヤドウ・ページ・テーブル４として示さ
れている。 かくて、シヤドウ・セグメント・テーブル１２
１及びシヤドウ・ページ・テーブル１２２はそれ
ぞれのユーザからの要求に対する１つのソフトウ
エアTLBを表わし、２回の主記憶アクセス、即
ちこれらのテーブル１２１及び１２２をアクセス
するだけで、以前の２レベル・アドレス変換によ
つて得られたページ・アドレスを与えることがで
きる。 第２Ａ図及び第２Ｂ図に示した２レベル・アド
レス変換及びシヤドウ・テーブル・アクセスのた
めのアルゴリズムは、システム／370モデル１５
８，１６８及び３０３３において、VMAマイク
ロコードによつて実現されている。これらのアル
ゴリズムは、刊行物である。P.H.Tallman et
al：“Virtual Machine Assist Feature
Archtectural Description”，IBM Technical
Report TR00.2506，January ９，1974に記述さ
れている。シヤドウ・ページ・テーブルの各々は
関連するユーザのレベル２におけるページ・テー
ブルと同数のエントリを保持するけれども、前者
のエントリがレベル３からレベル１への２レベ
ル・アドレス変換値を保持するのに対し、これに
対応する後者のエントリはレベル３からレベル２
への１レベル・アドレス変換値を保持するにすぎ
ない。即ち、これらの値は互いに異なつている。 任意の中央プロセツサがVMAマイクロコード
で以て動作する場合、レベル３におけるユーザの
要求に応じてまずホストがTLBをアクセスす
る。TLBでミスが生ずる場合、それぞれのユー
ザのシヤドウ・テーブルが（２回の主記憶アクセ
スを行うことにより）通常の様式でアクセスさ
れ、そしてこれらのテーブルが必要な変換値を保
持するか否かが決定される。たとえば、オペラン
ドを要求するユーザ１からの要求アドレス１１０
Ａ（第２Ｂ図）に応じて、TLBが照会される
（図示せず）。要求された変換値をTLBが保持し
ない場合、ユーザ１のシヤドウ・テーブル１２１
及び１２２がアクセスされ、かくてシヤドウ・ペ
ージ・テーブル１２２が要求されたページを表わ
すエントリを保持するか否かが決定される。もし
このようなエントリが見出され、そしてこのエン
トリが、有効であれば（即ち、そのビツト＝
０）、このエントリの内容であるU1（PFRA）が
要求された仮想アドレス中のバイト変位Ｄと連結
され、これによりユーザ１によつて要求されたデ
ータの主記憶アドレスが発生される。一方、もし
このようなエントリが無効であることが見出され
るならば、シヤドウ・ページ・テーブル１２２の
ミス信号が発生され、これに応じて前述の２レベ
ル・アドレス変換がマイクロコードによつて（第
２Ａ図の最上部に示した同じアドレス１１０Ａ
で）開始される。 レベル３アーキテクチヤ・インタフエースは、
SCPのプログラム構成要素をテストするためにユ
ーザをレベル２でランさせるのに特に有用である
ことがわかつた。テストされるプログラム構成要
素に障害が見つかつた場合は、単に１つのゲスト
を停止させるだけでよく、従つてレベレ２で動作
中の他のゲストについてVMシステムを継続的に
ランさせることができるからである。 〔発明の詳細な説明〕 第３図ないし第５図は、本発明に関連して使用
することができる種々のアドレス変換活動を概略
的に示している。第３図は、レベル２におけるペ
ージ可能ゲストVMの動作を表わす。これはレベ
ル３においてユーザの仮想アドレス空間１３１を
有し、この空間は当該ゲストVMによつて選択さ
れたレベル２のアーキテクチヤに依存して224又
は231バイトの容量を有する。ユーザの仮想アド
レス空間１３１にある任意の4096バイト・ページ
は、このユーザの実エクステント内で割当てられ
た実ページ枠へマツプされる。ここで、このユー
ザの実エクステントは、レベル３からレベル２へ
の変換によつて関係するゲストの仮想アドレス空
間１３２内で、当該ユーザへ割当てられるもので
ある。換言すれば、このユーザの仮想アドレス空
間１３１において当該ユーザが要求したアドレス
はゲスト仮想GVアドレスであつて、ゲストはこ
れをゲスト実GRアドレスへ変換しなければなら
ない。 ホストにとつては、ゲストのアドレス空間はホ
ストの１つの仮想アドレス空間であるように見え
る。従つて、ホストはゲスト実GRページ枠アド
レスを１つのホスト仮想HVページ・アドレス変
換として認識し、対応するホスト実HRアドレス
を見出し、これにプリフイクス値を加算して主記
憶１３３中の絶対アドレスを発生しなければなら
ない。任意のページ可能ゲストによつて使用され
ている主記憶ページ枠は主記憶１３３で連続して
いなくてもよい。 第３図において、矢印１３０は本発明によつて
提供されるハードウエアTLBの動作を表わす。
この動作により、レベル３におけるユーザが要求
したアドレスは、その２レベル・アドレス変換後
にレベル１における同一の主記憶ページ枠へ変換
されることになる。 第３図に最下部に示したアドレス変換シーケン
スは、レベル３におけるユーザが要求したアドレ
スをレベル０における主記憶１３３の絶対アドレ
ス変換するためのものである。ここで使用された
記号Ｔは変換を意味し、Ｐはプリフイクシングを
意味する。 第４図は第３図に要約された概念を拡張するこ
とにより、複数のページ可能ゲストがホストの仮
想アドレス空間で動作するようにした独特の状況
を示す。矢印１３６及び１３７は、ゲスト１のユ
ーザ１及びゲスト２のユーザ１に対するTLBの
動作をそれぞれ表わす。これらのゲスト１及び２
に対する主記憶ページ枠はホストによつて主記憶
中で割当てられうる。また仮想アドレツシングを
使用する所与のシステムでは、多数のゲストVM
が存在することがあり、さらに１つのゲストがレ
ベル３における任意の数のユーザをサポートする
ことがある点に注意すべきである。もつとも、第
４図には各ゲストごとに１つのユーザが示されて
るにすぎない。 第５図には、ページ可能ゲストを有するような
VMシステムにおいて、優先ゲストのため変換動
作が要約されている。１つの優先ゲストはその仮
想アドレス空間を有するものとして示されてお
り、このアドレス空間については当該ゲストの
PSWにおける変換モード・ビツト５（PSWビツ
ト５）がオンされている。仮想アドレツシングに
よれば、優先ゲストの仮想アドレス空間はその優
先ゲストVMによつて選択されるアーキテクチヤ
に依存して224又は231バイトの容量を有する。も
しこのゲストの前記変換モード・ビツト５がオフ
にされているならば、そのレベル２におけるアド
レス空間は実アドレス空間であつて、優先ゲスト
の主記憶エクステントへ直接的にマツプされる。
このような主記憶エクステントは、優先ゲストが
ホストによつて初期設定されるとき、主記憶アド
レス０ないしＫを割当てられるものである。従つ
て、この初期設定の後はホストは主記憶アドレス
ＫないしＭにあるページ枠を使用するように制限
されるので、これらのページ枠にホスト・プログ
ラム及びデータを保持したり、これらのページ枠
を要求に応じてページ可能ゲストへ割当てるとが
できるにすぎない。換言すれば、ホストのSCPは
優先ゲストの主記憶エクステント０ないしＫにあ
るページ枠を割当てることができないのである。
優先ゲストは、そのエクステント内にある主記憶
域を管理する全責任を負う。優先ゲストのPSW
にある変換モード・ビツト５がオフにされている
場合、このゲストのアドレスは必ずしも変換され
ないので、そのアドレス要求は主記憶エクステン
ト０ないしＫで直接的にアクセスされうる。優先
ゲストの前記変換モード・ビツト５がオンされて
いる場合、これは主記憶中にそれ自体のセグメン
ト・テーブル及びページ・テーブル（第１図には
示されていないが、ホストのセグメント・テーブ
ル及びページ・テーブルと類似する）を与えるこ
とにより、当該優先ゲストの要求アドレスをその
エクステント内にある主記憶アドレスへ変換する
ことを可能にする。優先ゲストはページ可能ゲス
トよりも優れた性能を有するが、これは前者が１
レベル・アドレス変換を必要とするのにすぎない
のに対し、後者は８回の主記憶アクセスを不可欠
とするような２レベル・アドレス変換を必要とす
るという理由による。 第１３図には、本発明を使用することができる
多重プロセツサ・システムの例が示されている。
ここには命令実行エレメント（以下IEと略す）
及びバツフア制御エレメントBCEをそれぞれ有
する４つの中央プロセツサCP、２つのシステ
ム・コントローラSC、１つのサービス・プロセ
ツサSVP、２つの外部データ・コントローラ
EXDC、４つの基本記憶モジユール・コントロー
ラBSC及び８つの基本記憶モジユールBSMをそ
れぞれ有する主記憶MSを備えた多重プロセツサ
が図示されているが、本発明は１つの基本記憶モ
ジユール及び１つの外部データ・コントローラへ
接続された１つの中央プロセツサから成る最小の
構成についても動作することができる。 第７図は本発明を包含する中央プロセツサを示
し、これはユニ・プロセツサ又は第１３図に示し
た多重プロセツサのうち任意のものでよい。第７
図の中央プロセツサはIE２０を含み、これは後
述する解釈実行開始（以下SIEと略す）命令２２
を実行する手段が追加されている点を除くと、通
常のものでよい。 VM／370制御プログラムによつて表わされる
型のプログラミンゲ・システム（但し、前記の
SIE命令２２を含むように修正されている）は、
複数のゲストVMを収容するようなホストをサポ
ートするために、システムへロードされる。ま
た、２レベル・アドレス変換を行うために、
VMAマイクロコードを含むマイクロコードがロ
ードされる。 VMの動作は、ホストの制御プログラムにより
通常の様式で指名された任意の命令ストリームに
よつて開始される。第７図において、ホスト・プ
ログラムはホスト命令ストリーム２１によつて表
わされている。ゲストVMの動作はSIE命令２２
を実行するホスト命令ストリーム２１によつて開
始されるSIE命令２２は、そのB2及びD2フイー
ルドによつて位置づけられる状態記述子（以下
SDと略す）のフイールドを、主記憶MSから取出
す。中央プロセツサのIE２０はSIE命令２２を実
行するためにそのB2及びD2フイールドによつて
決定されるアドレスを実主記憶アドレスとして使
用し、主記憶からSDの種々のフイールドを取出
し、これを中央プロセツサに追加されたトリガ及
び回路へロードすることにより、中央プロセツサ
をゲストVMとして動作させる。かくて、SDフイ
ールドは、ゲスト命令ストリーム３３から見た、
ゲストVMのアーキテクチヤを記述する。その
後、中央プロセツサはゲスト・プログラムを実行
している限り、SDフイールドで定義されたゲス
トVMをエミユレートする。かくて、ゲスト命令
ストリーム３３はSIE命令２２の動作にホスト命
令ストリーム２１の下でゲストされたレベルにお
いて開始されるのであり、そしてこのSIE命令２
２が実行されると、ゲストVMをエミユレートす
るように中央プロセツサが変更されるので、これ
はSDフイールドによつて定義されたゲストVMと
して実行する。 SDフイールドによつてロードされる中央プロ
セツサの回路及びトリガには、ゲスト／固有モー
ド・トリガ２６、優先／ページ可能ゲスト・モー
ド・トリガ２７、加速／非−加速優先ゲスト・モ
ード・トリガ２８及びエミユレート／固有アーキ
テクチヤ・トリガ２９が含まれる。SDフイール
ドによつてロードされる中央プロセツサの他のハ
ードウエア３２には、制御レジスタCR、ローカ
ル記憶LS、プリフイクス及びエクステント限界
レジスタ、PSWレジスタ、STOレジスタ、汎用
レジスタGR等があるが、第７図にはこれらの全
部が示されているわけではない。 SIE命令２２が実行されると、ホストの現状態
がIE２０によつて保存される。 第６Ａ図ないし第６Ｃ図の流れ図には、SIE命
令２２をマイクロコードによつて実行する様式が
詳細に示されている。 一旦SIE命令２２によつて開始されると、通知
割込み事象（出口）又は割込み事象が通知割込み
検出器３４又は割込み検出器３５によつて検出さ
れるまで、ゲスト・プログラムはゲストVMにお
けるその実行をゲスト命令ストリーム３３で以て
継続する。割込み事象とは、たとえばホストのプ
ログラミング・サービスを必要とするうなＩ／Ｏ
又は外部割込みである。通知割込み事象とは、た
とえばホストのプログラミング・サービスを必要
とするような多数の命令のうち任意のものをゲス
トによつて実行することである。或る種の特権命
令をゲストが実行しようとするときは強制的な通
知割込み事象が生ずるのに対し、他の特権命令は
SIE命令２２によつて取出されるようなSDフイ
ールドの通知割込みマスクによつて随意にフラグ
されることができ、かくてゲスト命令ストリーム
３３の実行中にフラグされた任意の命令が生ずる
とき通知割込みを生ぜしめる。通知割込み又な割
込み事業が生ずる場合、ゲスト命令ストリーム３
３及びゲストVMが終了し、そしてCPはSIE命令
２２の実行時に保存されたそのホスト状態へ復元
される。即ち、SIE命令２２の最後の実行時にロ
ーカル記憶及び主記憶中のシステム領域に保存さ
れた情報が、中央プロセツサの所要回路にロード
されるのである。次いで、ホストはSIE命令２２
の後にある命令からホスト命令ストリーム２１の
実行を再開する。 中央プロセツサが取りうる種々の固有及びゲス
ト・モードは、以下の表１に示されている。これ
らのモードは、後述する如く第７図のモード・ト
リガ２６ないし２８のセツテイングの組合せによ
つて決定される。
TLBは、仮想計算機VM環境の第２レベルに対す
るシヤドウ・テーブルを排除するために、２レベ
ル・アドレス変換の結果を受取る。各TLBエン
トリは、中央プロセツサの命令実行エレメント
IEによつて変換のために送られたアドレスがゲ
スト又はホスト要求のどちらであるかを指示する
とともに、ゲスト要求についてはこれが実又は仮
想アドレスのどちらであるかを指示する。２レベ
ル・アドレス変換の中間結果は、TLBへのロー
ドを禁示される。TLB中のゲスト・エントリ
は、TLBの任意のホスト・エントリに妨害を与
えることなく、TLBから除去される。中央プロ
セツサの加速（accelerated）ゲスト・モードは
１レベル・アドレス変換を必要とするにすぎない
ので、これは加速ゲスト要求の各々を変換するよ
うに動的アドレス変換DAT加算器を強制する。
これに対し、非−加速ゲスト要求はマイクロコー
ドによつて変換される。また、性能低下を伴うこ
となく優先ゲスト・アドレスを検査するために、
限界検査レジスタが設けられる。 〔発明の分野〕 本発明は多重プログラム可能な計算機システム
において１つ以上のゲスト・アーキテクチヤを効
率的にエミユレートすることに係り、更に詳細に
説明すればかかる計算機システムが複数のアーキ
テクチヤを使用して複数レベルのオペレーテイン
グ・システムを実行している場合の性能を改善す
ることに係る。計算機システムはその固有
（native）アーキテクチヤを使用するときプログ
ラムを最も効率的に実行するように設計されてい
るが、本発明はかかる固有アーキテクチヤと同じ
又は異なつてもよいゲスト計算機のアーキテクチ
ヤを使用するプログラムを、エミユレーシヨン・
サポートによらないで効率的に実行することを可
能にする。 本発明が性能を改善せんとする仮想計算機（以
下VMと略す）システムは複数レベルのアーキテ
クチヤを使用し、その各レベルは動的アドレス変
換（以下DATと略す）を伴なう仮想アドレツシ
ングを使用することができるので、ユーザの記憶
要求は複数レベルのアドレス変換を必要とする。 〔先行技術〕 現存する計算機アーキテクチヤ（たとえば、
IBMシステム／370、システム／360，7090，1401
等）の各々は長年にわたる投資の結果として大量
のプログラム・ライブラリを有する。一方、所与
の計算機システムは、固有アーキテクチヤと呼ば
れるそのハードウエア・アーキテクチヤを使用す
るとき最大の性能を発揮するように設計されてい
る。従つて、非ー固有アーキテクチヤをエミユレ
ートするための手段を含む通常の計算機システム
は、この非ー固有アーキテクチヤのために書かれ
たプログラムを、固有アーキテクチヤでランする
プログラムと同等の効率でランさせることができ
ない。それにも拘わらず、多くの計算機システム
には所与の非ー固有アーキテクチヤを必要とする
プログラムを実行するためにエミユレート手段が
設けられたが、これは多くの既存プログラムを特
定計算機システムの固有アーキテクチヤに合わせ
るように再プログラムすることを避けるためであ
つた。 このような状況は、同一のハードウエア・アー
キテクチヤでランするように設計された種々のオ
ペレーテイング・システム（たとえば、VM／
370と呼ばれる仮想計算機機能／370、MVS／370
と呼ばれる多重仮想記憶機能／370，DOS／370
と呼ばれるデイスク・オペレーテイング・システ
ム／370等）が出現するに及んで、一層複雑にな
つてきた。というのは、複数のプログラムが同一
のハードウエア・アーキテクチヤ（たとえば、同
一の機械命令セツト及び資源によつて規定される
アーキテクチヤ）の下で動作するとしても、これ
らのプログラムが異なるオペレーテイング・シス
テムの下で動作するように書かれている場合に
は、プログラム間の互換性が失われることになる
からである。１例をあげると、DOS／370の下で
動作するように書かれたプログラムはMVS／370
の下では必ずしも動作可能でなく、このことは両
プログラムがシステム／370の機械命令を使用す
るということによつては左右されないのである。
一般に、適用業務プログラムが特定のオペレーテ
イング・システムによつて提供される特殊な制御
プログラミング機能（たとえば、特殊なマクロ命
令、ジヨブ制御言語のステートメント等）に依存
するのはプログラム設計の負担を軽減するためで
あるが、かかる制御プログラミング機能は適用業
務プログラムを特定のオペレーテイング・システ
ムに依存させることになる。 このような状況をさらに複雑にする要因には、
高価な計算機システムを多数のユーザで共有する
にあたり、あたかも各ユーザが計算機システムの
すべての資源（又はその大部分）を占有している
かのようにこれを使いたい、という経済的要請が
ある。この問題を解決した既存の多重プログラミ
ング・システムには、たとえばタイム・シエアリ
ング機能を使用した前掲のMVS／370及びVM／
370がある。既存のVM／370はそのソフトウエア
によつて複数レベルのアーキテクチヤをエミユレ
ートることができるので、そのユーザはシステ
ム／370又はシステム／360のハードウエア・アー
キテクチヤを使用する如き種々のオペレーテイン
グ・システム（たとえば、MVS，DOS，VM等）
のために書かれたプログラムを同時的に且つ効率
的に実行することができる。 このような状況を一層複雑にする他の要因に
は、システム／370の如きハードウエア・アーキ
テクチヤに見出されるDAT機構がある。これは
仮想アドレツシング・アーキテクチヤを提供する
ことにより、非−仮想計算機（たとえば、DAT
機構を備えていないシステム／360又はシステ
ム／370）で不可欠であつた実記憶域の使用をユ
ーザが制御するという必要性を取除き、ユーザに
よるプログラムの作成を容易ならしめるというも
のである。 他の問題は、２レベルの仮想アドレツシング・
アーキテクチヤが使用される場合に生ずる。この
ことが生ずるのは、たとえば第２レベルのシステ
ム／370アーキテクチヤでランしているような１
つのオペレーテイング・システム（たとえば、
MVS／370）の下で所与のユーザ・プログラムを
実行することをVM／370が許容し、そしてこの
第２レベルのシステム／370アーキテクチヤが他
のオペレーテイング・システム（たとえば、
VM／370制御プログラム）をランさせているよ
うな第１レベルのシステム／370アーキテクチヤ
の下でエミユレートされており、しかもこれらの
オペレーテイング・システムが主記憶中の要求デ
ータをアクセスするために当該ユーザ・プログラ
ムによつて要求された各アドレスの２レベル・ア
ドレス変換を行うようにDAT動作を必要とする
場合、たとえば拡張制御モードの形式を有するプ
ログラム・ステータス・ワード（以下PSWと略
す）の変換モード・ビツト５をオンしているよう
な場合である。 このような２レベル・アドレス変換は、当該ユ
ーザ・プログラムを１レベルのオペレーテイン
グ・システムの下でランさせる場合に比較して、
変換オーバヘツドを増大させる。たとえば、１つ
の要求にいて２レベル・アドレス変換を行うには
主記憶中のセグメント・テーブル及びページ・テ
ーブルを８回アクセスすることを必要としうる
が、１レベル・アドレス変換は２回の主記憶アク
セス（即ち、１つのセグメント・テーブル・エン
トリ及び１つのページ・テーブル・エントリ）を
必要とするにすぎない。 VM／370がランされるシステム／370のハード
ウエアは２レベル・アドレス変換を行わないの
で、第２レベルのオペレーテイング・システムが
かかるアドレス変換を必要とするときはソフトウ
エアによつてシヤドウ・テーブル（変換テーブ
ル）が構成される。これらのシヤドウ・テーブル
が与えられると、システム／370のハードウエア
はセグメント・テーブル及びページ・テーブルを
参照する通常の変換プロセスを使用することによ
つて、第２レベルの仮想アドレスを変換すること
ができる。もしシヤドウ・テーブルでページ不在
又はセグメント不在が生ずるならば、ソフトウエ
アは通常の変換例外によつてこの状態を知らさ
れ、そして２レベル・アドレス変換を遂行するこ
とにより正しいシヤドウ・テーブル・エントリを
挿入する。このシヤドウ・テーブルは、前述の如
きアドレス変換を必要とする各ユーザごとに１つ
ずつ設けられる。 ２レベル・アドレス変換を行うためにVM／
370制御プログラムによつてシステム／370の
DAT機構を使用することは、IBM社から発行さ
れた刊行物である“VM／370 Data Areas and
Control Block Logic”，Form No.SY22−0884及
び“VM／370：System Logic and Problem
Determination Guide，Volume １ （CP
Component）”，Form No.SY20−0886にそれぞれ
記述されている。 各シヤドウ・テーブルは、通常の形式を有する
セグメント・テーブル及びページ・テーブルを使
用する。各ユーザのシヤドウ・テーブルはゲスト
による２レベル・アドレス変換の各結果（即ち、
要求された仮想アドレスに対応するページ枠の絶
対アドレス）を受取るので、このエントリがシヤ
ドウ・テーブルから除去されない限り、主記憶に
置かれた同一ページ枠に対する同一ユーザによる
次の要求が１レベル・アドレス変換だけで得られ
ることを可能にする。各ユーザのシヤドウ・テー
ブルは、主記憶に置かれた１つのシヤドウ・セグ
メント・テーブル及び１つ以上のシヤドウ・ペー
ジ・テーブルを含む。これらのシヤドウ・テーブ
ルは変換索引緩衡機構（以下TLBと略す）のよ
うに使用され、この意味でソフトウエアTLBと
呼ばれることもある。各ユーザの要求はまずその
シヤドウ・テーブルに対して行われる。というの
は、もしこの要求が該当するシヤドウ・テーブル
で見出されるならば、要求されたデータに対する
主記憶アドレスを得るために２回の主記憶アクゼ
スが必要となるにすぎないからである。云いかえ
れば、当該ユーザによつて要求されたアドレスが
そのシヤドウ・テーブルに見出されない場合にの
み、ソフトウエアにより２レベル・アドレス変換
を行つて、その変換結果を後の使用のために該当
するシヤドウ・テーブル・エントリへ置くことが
必要となるのである。 従つて、シヤドウ・テーブルは所与のページ枠
のアドレスがそのエントリから除去されない限
り、該アドレスに対する第２及びそれ以後の要求
について主記憶アクセスの回数を８回から２回へ
減少させることができる。シヤドウ・テーブル
は、大型の計算機システムに見出されるTLBの
実質的な拡張部である。前述のソフトウエア
TLBと区別するためにハードウエアTLBとも呼
ばれる後者のTLBは、同一ページ枠に対する追
加的な要求アドレスを受取る場合には、主記憶ア
クセスを全く必要としない。しかしながら、従来
のTLBは中央プロセツサにあるDAT機構によつ
て与えられるような１レベル・アドレス変換値を
保持しうるにすぎない。かくて、１レベル・アド
レス変換によつてシヤドウ・テーブル中に見出さ
れた要求がTLBに置かれると、所与のページ枠
に対する第３の要求は主記憶アクセスを行うこと
なしにその変換アドレスをTLBから得ることが
できる筈である。しかしながら、先行する幾つか
の主記憶アクセス（たとえば、２レベル・アドレ
ス変換による８回の主記憶アクセス及びシヤド
ウ・テーブルの１レベル・アドレス変換による２
回の主記憶アクセス）に応じて複数のエントリが
TLBに置かれる場合、これらのエントリが将来
使用される可能性が小さいにも拘わらず、将来使
用される可能性が大きい他のTLBエントリが破
壊されるという望ましくない事態を生ずることが
ある。 VM／370では、ゲストの主記憶に置かれた任
意のページ枠が当該ゲストによつて無効化される
ときは、ユーザのシヤドウ・テーブルがしばしば
除去される。シヤドウ・テーブル中でページ・テ
ーブル・エントリの選択的な無効化を行なわない
理由は、そうするためにはすべてのゲスト・ペー
ジ・テーブルを探索することにより主記憶から除
去されつつある各ページを特定する必要があり、
従つてすべてのシヤドウ・ページ・テーブルを除
去する場合に比較してソフトウエアのオーバヘツ
ドが著しく大きくなるためである。かくて、
VM／370ではすべてのシヤドウ・テーブルが比
較的高い頻度で除去されるが、このようにすると
除去された多くのエントリを再び復元することが
要求される場合には、２レベル・アドレス変換の
オーバーヘツドが追加されることになる。 VM／370によつて提供される多様なサービス
はユーザにとつては魅力的であり、特にVM／
370で内部的に行われている２レベル・アドレス
変換を知る必要がないユーザについてはそのこと
があてはまる。VM／370の性能は、1974年に発
表された仮想計算機アシスト（以下VMAと略
す）マイクロコードによつて著しく改善された。
特に、このVMAマイクロコードは殆んどの２レ
ベル・アドレス変換をマイクロコードで行うこと
により、シヤドウ・テーブル・エントリを書込む
ことに係るソフトウエアのオーバヘツドを著しく
減少させる。このマイクロコードのプロセスは、
ソフトウエアの割込み処理及びステータスの保
存／復元が必要とされない点を除けば、ソフトウ
エアのプロセスと同じものである。 また、VM／370には、Ｖ＝Ｒゲスト（優先ゲ
スト、予約記憶又は被選択ゲストとも呼ばれる）
によつて表わされる特殊な状況がある。このよう
なシヤドウ・テーブル・バイパス・モードと称す
る特殊な状況では、たとえ優先（preferred）ゲ
ストが第２のアーキテクチヤ・レベルで動作して
いたとしても、１レベル・アドレス変換だけが使
用される。このため、優先ゲストを主記憶中の予
定の下位アドレス・エクステント（範囲）へ割当
てることにより、当該ゲストが変換した実アドレ
スをこのエクステントへ直接的にマツプするよう
にしている。特に、動的に修正されるシステム／
360及びシステム／370のＩ／Ｏチヤネル・プログ
ラムが優先ゲストによつてランされうるが、この
ようなＩ／Ｏチヤネル・プログラムは２レベル・
アドレス変換を使用するページ可能ゲストによつ
ては使用することができないものである。 しかしながら、前記バイパス・モードでは、優
先ゲストのアドレスはもはやホスト・プログラム
によつては有効化されない。というのは、ホスト
は優先ゲストのシヤドウ・テーブルを構成するこ
とを必要としないからである。この結果、優先ゲ
ストの書込みアドレスがエラーを有する場合に
は、ホスト・プログラムが損われることがある。
これらの状況（但しＩ／Ｏに関するものを除く）
の下でホストの保全性を維持するために、前記バ
イパス・モードを使用しないようにするととも
に、優先ゲストによるすべての記憶アクセスをそ
のエクステントへ制限するために当該優先ゲスト
のシヤドウ・テーブルをホストに使用ならしめる
ことが行われる。 前記バイパス・モードが使用される場合であつ
ても、ホストはゲストのページ・テーブルを修正
しなければならない。これは当該ホストの（プレ
フイクスされたページのために使用されうる）絶
対ページ０との衝突を避けるためである。前記バ
イパス・モード及びシヤドウ・テーブル・モード
については、ゲストの実ページ０への参照を変換
するために変換テーブルが使用されるが、これは
（プリフイクシングと同時の結果を与えることに
よつて）単一プロセツサ及び多重プロセツサ上の
VM／370においてホスト及びゲストの両者によ
る絶対ページ０の衝突的な使用を避けるためであ
る。 ホストは優先ゲストのエクステントを超える主
記憶の残りの部分を保持する。主記憶の保持され
た部分にある１セクシヨンはホストによつて直接
的に使用され、ホストのオペレーテイング・シス
テムはこのセクシヨンにおいて仮想アドレツシン
グ・モード又は実アドレツシング・モードでラン
することができる。主記憶の残りの部分はページ
可能ゲストによつて利用することが可能であり、
ホストはこの部分において２レベル・アドレス変
換を使用して各ユーザのシヤドウ・テーブルを与
える。 要約すると、ホストはシヤドウ・テーブルを構
成し、かくて所与のゲストがホストによつて割当
てられた主記憶の対応する部分へ制限されること
を保証するので、これらのシヤドウ・テーブルは
これを使用する任意のゲストによる偶発的な書込
みアクセスからのホストの主記憶を保護するよう
に機能する。第２レベルにおける優先ゲストのシ
ヤドウ・テーブルを使用すると、２レベル・アド
レス変換を必要とするすべてのページ可能ゲスト
についてホストの保全性が与えられる。２レベ
ル・アドレス変換のオーバヘツドを避けるため
に、第２レベルにおける優先ゲストが前記バイパ
ス・モードの使用を許可される場合、ホストはそ
の優先ゲストについて保全性を失うことになる。
というのは、この場合には優先ゲストの主記憶ア
クセスを監視するためにどのシヤドウ・テーブル
も使用されておらず、従つて主記憶中のホスト領
域へ優先ゲストが書込みを行い、これにより
VM／370の動作に妨害を与えることがありうる
からである。 前述のシヤドウ・テーブル・テーブルに類似す
るものは、R.P.Goldbergによる米国特許第
4253145号の第23欄でHV連関器として記述されて
いる。この米国特許に記述された発明は、ホスト
計算機の複製物であるようなVMに制限されてお
り、またホスト計算機に対し帰納的関係を有する
ようなVMに制限されている。 R.P.Goldbergによる1972年10月付のハーバー
ド大学の学位論文“Architectual Principles for
Virtual Computer Systems”はハードウエア仮
想化機構HVをアルゴリズム的及び数学的に記述
しているにすぎず、ハードウエア及びフアームウ
エアによる特定の実現形態を全く記述していな
い。この論文及び前掲の米国特許第4253145号
は、VMシステムの各レベルにそれ自体のｆ−マ
ツプを設けることを意図しているものと考えられ
る。このｆ−マツプは１つのVMレベルを越えて
（即ち、ｎ＋１からｎへ動作するのに対し、シヤ
ドウ・テーブルはこれとは異なりVMシステムに
おける２つ以上のレベルを越えて動作しうる。こ
のように、GoldbergのVMシステムは多数のレベ
ルで同時に存在するような多数のｆ−マツプを有
する。ハードウエア仮想化機構HV中の各エント
リは有効ステータス・ビツトを有し、レベル（ｎ
＋１）のアドレスのセグメント番号及びページ番
号を次の下位レベルであるレベルｎのアドレスと
関係づける。 〔発明の要約〕 本発明の目的・効果は次のとおりである。 １ 複数レベルのアドレス変換を含みうるVMシ
ステム中の複数レベルのアーキテクチヤの下で
ホスト及びゲスト・プログラムを実行するよう
な計算機システムの性能を改善すること。これ
らのアーキテクチヤはサイズの異なるアドレス
を使用することができる。たとえば、一方のア
ーキテクチヤが24ビツトのアドレスを使用する
ことができるのに対し、他方のアーキテクチヤ
は31ビツトのアドレスを使用することができ
る。 ２ ゲストの種々のオペレーテイング・システム
（たとえば、DOS／370、VM／370、MVS／370
等）について所与の計算機システムの性能を一
様に改善すること。本発明によれば、VMシス
テム中の１プロセス又は１ユーザあたり１つず
つ必要とされていたソフトウエアTLBを一掃
することができる。 ３ システム中の１中央プロセツサあたり１つず
つ設けられていたハードウエアTLBを修正
し、このハードウエアTLBを使用して従来必
要とされていたソフトウエアTLBを一掃する
こと。かくて、単一プロセツサのVMシステム
では、１つのハードウエアTLBだけが必要で
あつて、ソフトウエアTLBは全く必要なく、
このとはVMシステム中のVM、プロセス又は
ユーザの数には関係ない。 ４ 所与の計算機で実行されているユーザ・プロ
グラムが、エミユレートされる第２レベルのア
ーキテクチヤでランしているような１つのオペ
レーテイング・システム、又は（仮想アドレツ
シングを使用する他のオペレーテイング・シス
テムをランさせているような）第１レベルの固
有アーキテクチヤの下でランされている固有ア
ーキテクチヤによつて制御されるアドレス変換
を必要としており、そしてこれらのレベルが同
じ計算機ハードウエアを共有しているような場
合に、この計算機システムの性能を改善するこ
と。 ５ シヤドウ・セグメント・テーブル及びシヤド
ウ・ページ・テーブル式のソフトウエアTLB
を一掃するとともに、２レベル・アドレス変換
を使用するときにかかるソフトウエアTLBに
よつて得ていたシステム性能よりも優れたシス
テム性能を与えること。 ６ ２レベル・アドレス変換の結果を直接的に得
ることにより、該変換を行つた後のすべての主
記憶アクセスを取除くこと。 ７ ２レベル・アドレス変換値を直接的に援受す
ることができるハードウエアTLBを提供する
こと。 ８ １レベル・アドレス変換又は２レベル・アド
レス変換を使用するようなゲスト及びホスト・
アーキテクチヤのプログラムによつて共有可能
なTLBハードウエアを提供すること。 ９ ゲストの仮想アドレスによつてアドレス可能
なエントリへ圧縮された２レベル・アドレス変
換値を書込むようにしたハードウエアTLBを
提供すること。 10 ２レベル・アドレス変換値のエントリを保持
することができるハードウエアTLBであつ
て、任意のゲスト・ページが無効化されるか又
は主記憶からページ・アウトされるときこれら
のエントリが全体として除去されないようにし
たハードウエアTLBを提供すること。 11 主記憶中で無効化されたゲスト・ページを表
わす特定の２レベル・アドレス変換エントリを
選択的に除去するようにしたハードウエア
TLBを提供すること。 12 通知割込み（intercept）又は割込みを行わ
れたゲスト・プログラムに関係するすべてのエ
ントリを選択的に除去するとともに、ホスト・
プログラムの動作に関係する他のエントリを除
去しないようにしたハードウエアTLBを提供
すること。 13 ２レベル・アドレス変換動作中に生ずる幾つ
かの中間的な１レベル・アドレス変換結果が有
効なエントリを破壊しないようにするために、
該変換結果のローデイングを禁止するようにし
たハードウエアTLBを提供すること。このよ
うなローデイングによつて有効なTLBエント
リが破壊されると、事後的な再変換が必要とな
つてシステム性能が低下するばかりか、ハード
ウエアTLBが２以下のセツト・アソシアテイ
ビテイを有する場合には少くとも２つの記憶オ
ペランドを必要とする命令についてデツドロツ
ク状況が生じうるからである。 14 要求された仮想アドレスの２レベル・アドレ
ス変換を行うとともに、その結果的な主記憶ア
ドレスを前記仮想アドレスへ割当てられたハー
ドウエアTLBのエントリへ書込むこと。 15 所与の要求がゲスト・プログラム又はホス
ト・プログラムのどちらによるものであるかに
応じて、当該要求へ割当てられたTLBエント
リに書込むべきゲストSTO（セグメント・テ
ーブル起点アドレス）又はホストSTOを選択
すること。 16 ハードウエアTLBに加速（acceleration）手
段を設けることにより、仮想アドレツシングを
使用する優先ゲストがハードウエアTLBに関
連するDAT機構を使用してそのすべてのアド
レス変換を行うことができるようにすること。 17 優先ゲストが変換したアドレスを主記憶の上
限アドレスと比較する上限検査手段を設けて、
優先ゲストの各要求がその割当てられたエクス
テント内にあるか否かを決定することにより、
優先ゲストの動作に対するホストの保全性をシ
ステム性能を低下させることなく維持するこ
と。これに対し、ホストの保全性を維持するた
めに優先ゲストがシヤドウ・テーブルを使用す
ることを不可欠としていた先行技術の技法によ
れば、システム性能が大巾に低下することは避
けられなかつた。 18 加速ゲストに対するプリフイクシングをシユ
ミレートするためにゲストのシヤドウ・ペー
ジ・テーブルを使用すると同時に、ホストのプ
リフイクス値を中央プロセツサのプリフイク
ス・レジスタに永久的に置いておくという不経
済的な技法を使用しないで済むように、中央プ
ロセツサのプリフイクス・レジスタに置かれた
ホスト及び加速ゲストのプリフイクス値の間で
プリフイクス・スイツチングを行うこと。 以下図面を参照して先行技術及び本発明の実施
態様を説明するが、以下では記述を簡潔にするた
め頻度の多い用語についてはできるだけ略語を使
用することにする。これらの略語の内容を本明細
書の末尾に示しておくので、必要に応じて参照さ
れたい。 〔発明の背景〕 第１図は先行技術のVM／370と同等のVMシス
テムを示す。因に、VM／370はソフトウエア・
システムであつて、システム／370モデル１５
８，１６８及び３０３３ではVMAマイクロコー
ドを有する。第１図の破線によつて示された事項
は本発明に従つてVM／370から取除かれた事項
を表わし、これは破線で示した複数のシヤドウ・
テーブルを取除くことを含む。先行技術のVM／
370はシステム／360及びシステム／370型アーキ
テクチヤの複数レベルの動作を提供し、種々のオ
ペレーテイング・システム（たとえば、MVS／
370、DOS／370）がVM／370中の種々のレベル
に与えられるそれぞれのアーキテクチヤの下で動
作することを可能にする。第１図において、最下
位のレベル０はVM／370をサポートする中央プ
ロセツサCPのハードウエア及びマイクロコード
を表わす。レベル０のハードウエアはDAT機構
２及びTLB１を含み、またシステム／360、シス
テム／370及びシステム／370拡張アーキテクチヤ
を含む複数のアーキテクチヤの任意の下で仮想記
憶をサポートするようなマイクロコードを含む。
TBL１はDAT機構２によつて行われた各アドレ
ス変換の結果を受取り、この変換値によつて占有
されたエントリ空間が新しい変換値によつて必要
とされない限り、前者の変換値を該エントリに維
持する。システム／370の大型モデルでは、セツ
ト・アソシアテイブ形式のTLB１が使用されて
いるので、要求されたアドレスに応じてその１つ
のコングルエンス・クラスが指定され、そしてこ
のクラスにある複数のエントリが連想的にテスト
される。たとえば、各クラスが２つのエントリを
含む場合、当該技術分野では周知のように２ウエ
イのセツト・アソシアテイビテイが与えられるこ
とになる。 第１図のレベル１はホストのシステム制御プロ
グラム（以下SCPと略す）並びにこのSCPによつ
て使用されるホストのセグメント・テーブル
（ST）５及びその関連するページ・テーブル
（PT）６を含み、また破線で示した複数のシヤド
ウ・テーブル１ないしＲを含む。レベル３におけ
るユーザ１ないしＲの各々ごとに、１つのシヤド
ウ・テーブル、即ち１つのシヤドウ・セグメン
ト・テーブル３及び１つ以上のシヤドウ・ペー
ジ・テーブル４が設けられる。 シヤドウ・テーブル１ないしＲは、ユーザの仮
想アドレスを２レベル・アドレス変換によつて主
記憶アドレスへ変換するために、ホスト・プログ
ラムによつてソフトウエアTLBとして使用され
る。 またホストはセグメント・テーブル５及びペー
ジ・テーブル６を有し、これを利用して第２レベ
ルの仮想アドレス（ゲストの実アドレス、ホスト
の仮想アドレス）を主記憶アドレスへ変換する。 ホストはレベル０における計算機であつて、そ
のレベル１アーキテクチヤ・インタフエースはホ
ストのSCP、たとえばVM／370制御プログラム
によつて使用される。ホスト・プログラムはレベ
ル１のアーキテクチヤを使用して実計算機を直接
的に制御する。VM／370のレベル０における実
計算機は固有アーキテクチヤを有するとともに、
他の同様のアーキテクチヤをエミユレートするた
めの限られた能力を有する。ホスト・プログラム
はこの固有アーキテクチヤ、たとえばシステム／
370アーキテクチヤを使用する。任意のゲスト
は、この固有アーキテクチヤに限らず、他のアー
キテクチヤをも使用することができる。任意のゲ
ストによつて使用される特定のアーキテクチヤ
は、ホストによつてソフトウエア制御ブロツクで
指定される。VM／370がオフにされていると、
ホストが要求したアドレスは実アドレスとして処
理され、従つて実計算機中の記憶コントローラに
よつて主記憶中の絶対アドレスをアクセスするも
のとして解釈される。即ち、当該中央プロセツサ
が多重プロセツサの環境にあれば、プリフイクス
値が加算されるのである。 システム中のゲストVMは、第１図のレベル２
アーキテクチヤ・インタフエースで動作する。ゲ
ストVMの各々はそれ自体のオペレーテイング・
システムを選択し、これをレベル２アーキテクチ
ヤ・インタフエースで実行することができる。ゲ
ストVMの各々をその使用プログラムから見る
と、前者はホストのシステム・デイレクトリで各
VMごとに割当てられた１組の資源を有するよう
な完全なシステムとして見える。前記システム・
デイレクトリは、各VMのオーナ名、ホストのア
ドレス空間で各VMに割当てられた実記憶域の量
及び各VMに関する他の情報を保持する。また各
ゲストは、制御レジスタCR及びPSWの如き、そ
れ自体がシユミレートする制御ハードウエアを有
する。ゲストVMは、その実記憶域に関係する
PSW中の変換モード・ビツト５（PSW５）オン
又はオフにして動作することができる。たとえ
ば、レベル２におけるゲストVMは、そのユーザ
がレベル２におけるゲストのシユミレートされた
PSWの変換モード・ビツト５をオンにした状態
でランすることを必要とする場合には、レベル３
における複数のユーザをサポートするために
MVS／370を使用することができる。 第１図において、複数のゲスト１ないしｎはペ
ージ可能ゲストであり、ゲスト（ｎ＋１）は優先
ゲストである。 ページ可能ゲストのVMは実記憶域をそれぞれ
割当てられるが、これはホストの仮想記憶域にお
けるそれぞれのエクステントである。従つて、ペ
ージ可能ゲストは、要求に応じてホストのセグメ
ント・テーブル５及びページ・テーブル６を使用
することにより、システムの絶対主記憶域へペー
ジ・インされる。任意のページ可能ゲストは、そ
のユーザに割当てられた実記憶域を直接的に管理
することを許容するか否かに応じて、そのPSW
の変換モード・ビツト５をオフ又はオンにして動
作することができる。たとえば、MVS／370の如
きゲストのオペレーテイング・システムは、各ユ
ーザに対しそれ自体の仮想アドレス空間を与えて
ユーザを互いに分離することにより、そのユーザ
の実記憶域をゲストの実記憶域で管理することが
できる。 第１４図は、VM／370においてゲストの実ア
ドレス空間がホストの主記憶へマツプされる様式
を示す。但し、各ページ可能ゲストの実ページ
GRPは対応する番号を与えられたホストの仮想
ページHVPであり、これは主記憶のページ可能
域における任意のページ枠PFへ変換することが
できる。第１５図は、VM／370においてユーザ
の仮想アドレス空間がその関係するゲストの実ア
ドレス空間へマツプされる様式を示す。ここで、
ユーザの仮想ページGVPはMVS／370実記憶管理
プログラムの割当てに従つてゲストの実ページ
GRPへ変換することができ、そして後者は第１
４図に示すように主記憶へマツプされるものであ
る。 VMシステム中の或るユーザをレベル２におけ
る優先ゲストとして選択するには、ページ可能ゲ
ストについて行われるようにホストの仮想記憶域
の一部を割当てるのではなく、ホストの絶対主記
憶の最下位部分をその優先ゲストに割当てればよ
い。こうするためには、ホストは絶対アドレス０
で開始する連続的な主記憶エクステントを優先ゲ
ストに割当てることにより、このエクステント
（第１ページ枠を除く）がホスト又は他の任意の
ゲストによつて使用されないようにしなければな
らない。優先ゲストは主記憶中のこのエクステン
トを新たに割当てたり管理するというすべての責
任を負わされており、従つてホストの記憶管理機
能を使用しないのである。優先ゲストはその
PSWの変換モード・ビツト５をオフ又はオにし
て動作することができる。或る特殊モードの動作
が選択される場合、命令及びオペランドのアドレ
スは実主記憶アドレスとして直接的に処理され
る。PSWの変換モード・ビツト５がオンされて
いる場合には、優先ゲストのアドレスはそのセグ
メント及びページ・テーブルによつて主記憶中に
ある該ゲストのエクステントへ直接的に変換され
る。或る場合には、ゲストのテーブルはホスト・
プログラムによつて最小限度の範囲内で修正され
る。指名された場合、優先ゲストの変換テーブル
をアクセスするためにそのセグメント・テーブル
起点アドレス（以下STOと略す）が第１制御レ
ジスタ（CR1）８へ直接的に置かれるので、その
変換アドレスは主記憶中にある当該ゲストのエク
ステントへ直接的に供給され、これにより１レベ
ル・アドレス変換を使用するだけでそのデータ及
び命令をアクセスすることができる。このような
１レベル・アドレス変換は、レベル３におけるユ
ーザによつて必要とされる２レベル・アドレス変
換に比較して、一層効率的である。 レベル３アーキテクチヤ・インタフエースは関
係するレベル２のゲストVMによつて制御され、
これはレベル２における他のゲストのユーザ（レ
ベル３）によつて観察されるアーキテクチヤ・イ
ンタフエースと同じでもよいし又は異なつていて
もよい。かくて、レベル３におけるユーザの各組
はレベル２における特定のゲストVMに関係づけ
られる。後者のゲストVMはそれ自体のSCPを有
し、これはレベル２における他のゲストVMによ
つて使用されているSCPと同じでもよいし又は異
なつていてもよい。たとえば、レベル２における
ゲスト１は、レベル３においてそれ自体の仮想ア
ドレス空間をそれぞれ有するような複数のユーザ
１ないしＲをサポートするために、MVS／370の
SCPを使用することができる。 一層詳細に説明すれば、レベル３における各ユ
ーザはそれ自体の変換テーブルの組を有し、これ
を利用してレベル３におけるそれ自体のアドレス
空間を、レベル２における関係するゲストの仮想
アドレス空間において割当てられた実記憶域へ変
換する。またレベル３における各ユーザごとに、
レベル１のホストは主記憶に設けられた対応する
１組のシヤドウ・テーブル（たとえば、３及び
４）を有し、これらのテーブルをソフトウエア
TLBとして使用することにより、レベル３にお
ける各ユーザのアドレス要求をホストが制御する
主記憶中で処理する。たとえば、もしレベル２に
おけるゲスト１がレベル３におけるユーザ１ない
しＲをサポートするためにMS／370のSCPを使用
しており、そしてユーザ１がMVSによつて指名
されるならば、STO１１（これはゲスト１のユ
ーザ１に対するSTOである）がMVSによつてゲ
スト１の実記憶域から取出され、シミユレートさ
れるゲスト１の第１制御レジスタCR1（即ち、
G1（CR1））へ転送されるので、ユーザ１に対す
るアドレス変換をそれ自体のセグメント・テーブ
ルU1（ST）及びページ・テーブルU1（PT）を
使用することによつて制御することができる。 U1（ST）の各エントリはユーザ１のページ・
テーブル起点アドレス（以下PTOと略す）を実
アドレス形式で保持し、かくてユーザ１のペー
ジ・テーブルU1（PT）をゲストの実記憶域で位
置づけることができる。U1（PT）の各エントリ
は所与のページ枠実アドレスを割当てられ、これ
によりゲストの実記憶域において割当てられたペ
ージ枠を位置づけることができる。前述のよう
に、このゲストの実記憶域はホストの仮想記憶域
の一部である。 U1（PT）の変換出力であるページ枠実アドレ
スはページ可能ゲスト１の実アドレスであり、こ
れまでの処はレベル２におけるゲスト１の仮想ア
ドレス空間（これはホストの仮想アドレス空間で
もある。）への１レベル・アドレス変換値を含む
にすぎない。従つて、ユーザ１の結果的なアドレ
スはホストの仮想記憶域における割当てられた１
つのページへマツプされることになり、そしてゲ
スト１からの仮想アドレス要求としてホストVM
によつて受取られるとき、ホストVMによつて必
要な主記憶位置へ変換されねばならない。このホ
ストのアドレス変換は、ホストのPSWにある変
換モード・ビツト５がオンにされているとき、第
１制御レジスタ（CR1）８に置かれたホスト
STOによつて制御される。というのは、このホ
ストSTOはホストのセグメント・テーブル５及
びホストのページ・テーブル６をアクセスするこ
とにより、ユーザが要求したアドレスの次の変換
レベルを与えるからである。 従つて、ゲスト及びホストの変換テーブルは２
レベルのアドレス変換を与え、これはMVSユー
ザの１つのアドレス要求をその実主記憶アドレス
変換するために全体で８回の主記憶アクセスを含
む。第２Ａ図及び第２Ｂ図には、ユーザが要求し
た仮想アドレス１１０Ａに対するこのアドレス変
換プロセスが詳細に示されている。第２Ａ図及び
第２Ｂ図で使用されている記号の意味は次のとお
りである。 Ｄ ＝ページ中のバイト変位 Ｇ ＝ゲスト Ｈ ＝ホスト HS ＝ホスト・シヤドウ・テーブル Ｉ ＝無効 MS ＝主記憶 PFRA＝ページ枠実アドレス PT ＝ページ・テーブル PTE ＝ページ・テーブル・エントリ PTO ＝ページ・テーブル起点アドレス PX ＝ページ・インデツクス RA ＝実アドレス ST ＝セグメント・テーブル STE ＝セグメント・テーブル・エントリ STO ＝セグメント・テーブル起点アドレス SX ＝セグメント・インデツクス VA ＝仮想アドレス 第２Ａ図及び第２Ｂ図において円で囲んだ数字
は、アドレス１１０Ａの変換中に生ずる主記憶の
アクセス順序を表わす。第２Ａ図を参照するに、
ユーザが要求した仮想アドレス１１０Ａをホスト
の仮想アドレス空間においてその実アドレス１１
６へ変換するために、（レベル２における）第１
レベル・アドレス変換の間に６回の主記憶アクセ
スが必要であることがわかる。次いで、このユー
ザの実アドレス１１６（ゲスト実CRアドレス）
がホストへ与えられると、ホストはこれをホスト
仮想HVアドレスとみなし、（レベル１における）
ホストの第２レベル・アドレス変換の間に追加的
な２回の主記憶アクセスを行うことにより、要求
されたユーザ・データに対応するホスト実HRア
ドレス１２０を実主記憶域において与える。 このように、前述の２レベル・アドレス変換は
ユーザの各アドレス要求１１０Ａごとに８回の主
記憶アクセスを含むので、システムに対するその
性能オーバヘツドは極めて大きいものとなる。こ
のオーバヘツドを減少させるため、PSWの変換
モード・ビツト５をオン（これに応じて２レベ
ル・アドレス変換が行われる）にした各ユーザご
とに他の１組のテーブル（たとえば、第１図のシ
ヤドウ・セグメント・テーブル３及びシヤドウ・
ページ・テーブル４）がホストに設けられたので
ある。 任意の２レベル・アドレス変換が完了すると、
その結果として得られる主記憶中のページ枠実ア
ドレスPFRAが第２Ｂ図に示したゲストのシヤド
ウ・ページ・テーブル１２２の対応するエントリ
へ挿入される。シヤドウ・セグメント・テーブル
１２１及びシヤドウ・ページ・テーブル１２２
は、第１図ではレベル３におけるユーザｎに関連
するレベル１のシヤドウ・セグメント・テーブル
３及びシヤドウ・ページ・テーブル４として示さ
れている。 かくて、シヤドウ・セグメント・テーブル１２
１及びシヤドウ・ページ・テーブル１２２はそれ
ぞれのユーザからの要求に対する１つのソフトウ
エアTLBを表わし、２回の主記憶アクセス、即
ちこれらのテーブル１２１及び１２２をアクセス
するだけで、以前の２レベル・アドレス変換によ
つて得られたページ・アドレスを与えることがで
きる。 第２Ａ図及び第２Ｂ図に示した２レベル・アド
レス変換及びシヤドウ・テーブル・アクセスのた
めのアルゴリズムは、システム／370モデル１５
８，１６８及び３０３３において、VMAマイク
ロコードによつて実現されている。これらのアル
ゴリズムは、刊行物である。P.H.Tallman et
al：“Virtual Machine Assist Feature
Archtectural Description”，IBM Technical
Report TR00.2506，January ９，1974に記述さ
れている。シヤドウ・ページ・テーブルの各々は
関連するユーザのレベル２におけるページ・テー
ブルと同数のエントリを保持するけれども、前者
のエントリがレベル３からレベル１への２レベ
ル・アドレス変換値を保持するのに対し、これに
対応する後者のエントリはレベル３からレベル２
への１レベル・アドレス変換値を保持するにすぎ
ない。即ち、これらの値は互いに異なつている。 任意の中央プロセツサがVMAマイクロコード
で以て動作する場合、レベル３におけるユーザの
要求に応じてまずホストがTLBをアクセスす
る。TLBでミスが生ずる場合、それぞれのユー
ザのシヤドウ・テーブルが（２回の主記憶アクセ
スを行うことにより）通常の様式でアクセスさ
れ、そしてこれらのテーブルが必要な変換値を保
持するか否かが決定される。たとえば、オペラン
ドを要求するユーザ１からの要求アドレス１１０
Ａ（第２Ｂ図）に応じて、TLBが照会される
（図示せず）。要求された変換値をTLBが保持し
ない場合、ユーザ１のシヤドウ・テーブル１２１
及び１２２がアクセスされ、かくてシヤドウ・ペ
ージ・テーブル１２２が要求されたページを表わ
すエントリを保持するか否かが決定される。もし
このようなエントリが見出され、そしてこのエン
トリが、有効であれば（即ち、そのビツト＝
０）、このエントリの内容であるU1（PFRA）が
要求された仮想アドレス中のバイト変位Ｄと連結
され、これによりユーザ１によつて要求されたデ
ータの主記憶アドレスが発生される。一方、もし
このようなエントリが無効であることが見出され
るならば、シヤドウ・ページ・テーブル１２２の
ミス信号が発生され、これに応じて前述の２レベ
ル・アドレス変換がマイクロコードによつて（第
２Ａ図の最上部に示した同じアドレス１１０Ａ
で）開始される。 レベル３アーキテクチヤ・インタフエースは、
SCPのプログラム構成要素をテストするためにユ
ーザをレベル２でランさせるのに特に有用である
ことがわかつた。テストされるプログラム構成要
素に障害が見つかつた場合は、単に１つのゲスト
を停止させるだけでよく、従つてレベレ２で動作
中の他のゲストについてVMシステムを継続的に
ランさせることができるからである。 〔発明の詳細な説明〕 第３図ないし第５図は、本発明に関連して使用
することができる種々のアドレス変換活動を概略
的に示している。第３図は、レベル２におけるペ
ージ可能ゲストVMの動作を表わす。これはレベ
ル３においてユーザの仮想アドレス空間１３１を
有し、この空間は当該ゲストVMによつて選択さ
れたレベル２のアーキテクチヤに依存して224又
は231バイトの容量を有する。ユーザの仮想アド
レス空間１３１にある任意の4096バイト・ページ
は、このユーザの実エクステント内で割当てられ
た実ページ枠へマツプされる。ここで、このユー
ザの実エクステントは、レベル３からレベル２へ
の変換によつて関係するゲストの仮想アドレス空
間１３２内で、当該ユーザへ割当てられるもので
ある。換言すれば、このユーザの仮想アドレス空
間１３１において当該ユーザが要求したアドレス
はゲスト仮想GVアドレスであつて、ゲストはこ
れをゲスト実GRアドレスへ変換しなければなら
ない。 ホストにとつては、ゲストのアドレス空間はホ
ストの１つの仮想アドレス空間であるように見え
る。従つて、ホストはゲスト実GRページ枠アド
レスを１つのホスト仮想HVページ・アドレス変
換として認識し、対応するホスト実HRアドレス
を見出し、これにプリフイクス値を加算して主記
憶１３３中の絶対アドレスを発生しなければなら
ない。任意のページ可能ゲストによつて使用され
ている主記憶ページ枠は主記憶１３３で連続して
いなくてもよい。 第３図において、矢印１３０は本発明によつて
提供されるハードウエアTLBの動作を表わす。
この動作により、レベル３におけるユーザが要求
したアドレスは、その２レベル・アドレス変換後
にレベル１における同一の主記憶ページ枠へ変換
されることになる。 第３図に最下部に示したアドレス変換シーケン
スは、レベル３におけるユーザが要求したアドレ
スをレベル０における主記憶１３３の絶対アドレ
ス変換するためのものである。ここで使用された
記号Ｔは変換を意味し、Ｐはプリフイクシングを
意味する。 第４図は第３図に要約された概念を拡張するこ
とにより、複数のページ可能ゲストがホストの仮
想アドレス空間で動作するようにした独特の状況
を示す。矢印１３６及び１３７は、ゲスト１のユ
ーザ１及びゲスト２のユーザ１に対するTLBの
動作をそれぞれ表わす。これらのゲスト１及び２
に対する主記憶ページ枠はホストによつて主記憶
中で割当てられうる。また仮想アドレツシングを
使用する所与のシステムでは、多数のゲストVM
が存在することがあり、さらに１つのゲストがレ
ベル３における任意の数のユーザをサポートする
ことがある点に注意すべきである。もつとも、第
４図には各ゲストごとに１つのユーザが示されて
るにすぎない。 第５図には、ページ可能ゲストを有するような
VMシステムにおいて、優先ゲストのため変換動
作が要約されている。１つの優先ゲストはその仮
想アドレス空間を有するものとして示されてお
り、このアドレス空間については当該ゲストの
PSWにおける変換モード・ビツト５（PSWビツ
ト５）がオンされている。仮想アドレツシングに
よれば、優先ゲストの仮想アドレス空間はその優
先ゲストVMによつて選択されるアーキテクチヤ
に依存して224又は231バイトの容量を有する。も
しこのゲストの前記変換モード・ビツト５がオフ
にされているならば、そのレベル２におけるアド
レス空間は実アドレス空間であつて、優先ゲスト
の主記憶エクステントへ直接的にマツプされる。
このような主記憶エクステントは、優先ゲストが
ホストによつて初期設定されるとき、主記憶アド
レス０ないしＫを割当てられるものである。従つ
て、この初期設定の後はホストは主記憶アドレス
ＫないしＭにあるページ枠を使用するように制限
されるので、これらのページ枠にホスト・プログ
ラム及びデータを保持したり、これらのページ枠
を要求に応じてページ可能ゲストへ割当てるとが
できるにすぎない。換言すれば、ホストのSCPは
優先ゲストの主記憶エクステント０ないしＫにあ
るページ枠を割当てることができないのである。
優先ゲストは、そのエクステント内にある主記憶
域を管理する全責任を負う。優先ゲストのPSW
にある変換モード・ビツト５がオフにされている
場合、このゲストのアドレスは必ずしも変換され
ないので、そのアドレス要求は主記憶エクステン
ト０ないしＫで直接的にアクセスされうる。優先
ゲストの前記変換モード・ビツト５がオンされて
いる場合、これは主記憶中にそれ自体のセグメン
ト・テーブル及びページ・テーブル（第１図には
示されていないが、ホストのセグメント・テーブ
ル及びページ・テーブルと類似する）を与えるこ
とにより、当該優先ゲストの要求アドレスをその
エクステント内にある主記憶アドレスへ変換する
ことを可能にする。優先ゲストはページ可能ゲス
トよりも優れた性能を有するが、これは前者が１
レベル・アドレス変換を必要とするのにすぎない
のに対し、後者は８回の主記憶アクセスを不可欠
とするような２レベル・アドレス変換を必要とす
るという理由による。 第１３図には、本発明を使用することができる
多重プロセツサ・システムの例が示されている。
ここには命令実行エレメント（以下IEと略す）
及びバツフア制御エレメントBCEをそれぞれ有
する４つの中央プロセツサCP、２つのシステ
ム・コントローラSC、１つのサービス・プロセ
ツサSVP、２つの外部データ・コントローラ
EXDC、４つの基本記憶モジユール・コントロー
ラBSC及び８つの基本記憶モジユールBSMをそ
れぞれ有する主記憶MSを備えた多重プロセツサ
が図示されているが、本発明は１つの基本記憶モ
ジユール及び１つの外部データ・コントローラへ
接続された１つの中央プロセツサから成る最小の
構成についても動作することができる。 第７図は本発明を包含する中央プロセツサを示
し、これはユニ・プロセツサ又は第１３図に示し
た多重プロセツサのうち任意のものでよい。第７
図の中央プロセツサはIE２０を含み、これは後
述する解釈実行開始（以下SIEと略す）命令２２
を実行する手段が追加されている点を除くと、通
常のものでよい。 VM／370制御プログラムによつて表わされる
型のプログラミンゲ・システム（但し、前記の
SIE命令２２を含むように修正されている）は、
複数のゲストVMを収容するようなホストをサポ
ートするために、システムへロードされる。ま
た、２レベル・アドレス変換を行うために、
VMAマイクロコードを含むマイクロコードがロ
ードされる。 VMの動作は、ホストの制御プログラムにより
通常の様式で指名された任意の命令ストリームに
よつて開始される。第７図において、ホスト・プ
ログラムはホスト命令ストリーム２１によつて表
わされている。ゲストVMの動作はSIE命令２２
を実行するホスト命令ストリーム２１によつて開
始されるSIE命令２２は、そのB2及びD2フイー
ルドによつて位置づけられる状態記述子（以下
SDと略す）のフイールドを、主記憶MSから取出
す。中央プロセツサのIE２０はSIE命令２２を実
行するためにそのB2及びD2フイールドによつて
決定されるアドレスを実主記憶アドレスとして使
用し、主記憶からSDの種々のフイールドを取出
し、これを中央プロセツサに追加されたトリガ及
び回路へロードすることにより、中央プロセツサ
をゲストVMとして動作させる。かくて、SDフイ
ールドは、ゲスト命令ストリーム３３から見た、
ゲストVMのアーキテクチヤを記述する。その
後、中央プロセツサはゲスト・プログラムを実行
している限り、SDフイールドで定義されたゲス
トVMをエミユレートする。かくて、ゲスト命令
ストリーム３３はSIE命令２２の動作にホスト命
令ストリーム２１の下でゲストされたレベルにお
いて開始されるのであり、そしてこのSIE命令２
２が実行されると、ゲストVMをエミユレートす
るように中央プロセツサが変更されるので、これ
はSDフイールドによつて定義されたゲストVMと
して実行する。 SDフイールドによつてロードされる中央プロ
セツサの回路及びトリガには、ゲスト／固有モー
ド・トリガ２６、優先／ページ可能ゲスト・モー
ド・トリガ２７、加速／非−加速優先ゲスト・モ
ード・トリガ２８及びエミユレート／固有アーキ
テクチヤ・トリガ２９が含まれる。SDフイール
ドによつてロードされる中央プロセツサの他のハ
ードウエア３２には、制御レジスタCR、ローカ
ル記憶LS、プリフイクス及びエクステント限界
レジスタ、PSWレジスタ、STOレジスタ、汎用
レジスタGR等があるが、第７図にはこれらの全
部が示されているわけではない。 SIE命令２２が実行されると、ホストの現状態
がIE２０によつて保存される。 第６Ａ図ないし第６Ｃ図の流れ図には、SIE命
令２２をマイクロコードによつて実行する様式が
詳細に示されている。 一旦SIE命令２２によつて開始されると、通知
割込み事象（出口）又は割込み事象が通知割込み
検出器３４又は割込み検出器３５によつて検出さ
れるまで、ゲスト・プログラムはゲストVMにお
けるその実行をゲスト命令ストリーム３３で以て
継続する。割込み事象とは、たとえばホストのプ
ログラミング・サービスを必要とするうなＩ／Ｏ
又は外部割込みである。通知割込み事象とは、た
とえばホストのプログラミング・サービスを必要
とするような多数の命令のうち任意のものをゲス
トによつて実行することである。或る種の特権命
令をゲストが実行しようとするときは強制的な通
知割込み事象が生ずるのに対し、他の特権命令は
SIE命令２２によつて取出されるようなSDフイ
ールドの通知割込みマスクによつて随意にフラグ
されることができ、かくてゲスト命令ストリーム
３３の実行中にフラグされた任意の命令が生ずる
とき通知割込みを生ぜしめる。通知割込み又な割
込み事業が生ずる場合、ゲスト命令ストリーム３
３及びゲストVMが終了し、そしてCPはSIE命令
２２の実行時に保存されたそのホスト状態へ復元
される。即ち、SIE命令２２の最後の実行時にロ
ーカル記憶及び主記憶中のシステム領域に保存さ
れた情報が、中央プロセツサの所要回路にロード
されるのである。次いで、ホストはSIE命令２２
の後にある命令からホスト命令ストリーム２１の
実行を再開する。 中央プロセツサが取りうる種々の固有及びゲス
ト・モードは、以下の表１に示されている。これ
らのモードは、後述する如く第７図のモード・ト
リガ２６ないし２８のセツテイングの組合せによ
つて決定される。
【表】
非−加速ゲス オン オン オフ
ト・モード
加速ゲスト・ オン オン オン
モード
トリガ２６のゲスト・モード・セツテイングは
SIE命令２２の実行時に生じ、これは該命令の
SDで定義された状態を有するゲスト・アーキテ
クチヤをエミユレートするように中央プロセツサ
がセツトされたことを指示する。トリガ２６の固
有モード・セツテイングはホストが指名されると
き及びゲストが終了されるとき生じ、かくて実行
中プログラムにはホストによつて定義された中央
プロセツサのアーキテクチヤのみが見えることを
指示する。 トリガ２６がゲスト・モードへセツトされる場
合、トリガ２７が有効となる。トリガ２７は、中
央プロセツサが優先ゲストVM又はページ可能ゲ
ストVMのどちらとして動作するかを指示する。 トリガ２７が優先ゲスト・モードを指示する場
合、トリガ２８が有効となる。トリガ２８は、優
先ゲストVMが加速モードで動作するか否かを指
示する。加速モードでは、優先ゲストはバツフア
制御エレメント（以下BCEと略す）３１中の
DAT機構を使用することにより、優先ゲストに
よつて必要とされる１レベル・アドレス変換を行
うことができる。トリガ２８によつて非−加速モ
ードが指示された場合は、優先又はページ可能ゲ
ストのアドレス変換はBCE３１中のDAT機構に
よつて行われず、IEマイクロコードによつて行
われることになり、その結果は第１０図に示した
BCE３１中のTLB１３２へロードされる。 エミユレーシヨン・アーキテクチヤ・トリガ２
９は、現在のゲストによつて使用される中央プロ
セツサのアーキテクチヤが固有アーキテクチヤ又
は（この固有アーキテクチヤとは異なる）エミユ
レーシヨン・アーキテクチヤのどちらであるかを
指示する。本明細書に記述した実施態様では、固
有アーキテクチヤはシステム／370型の命令で31
ビツト・アドレスを使用し、そのPSWの変換モ
ード・ビツト５をオン又はオフにされている。エ
ミユレーシヨン・アーキテクチヤはシステム／
370又はシステム／360型の命令で24ビツト・アド
レスを使用し、前記変換モード・ビツト５をオン
又はオフにされている。従つて、この変換モー
ド・ビツト５がオンにされていると、固有アーキ
テクチヤはそれぞれ231バイトを有する複数のユ
ーザ・アドレス空間をサポートすることができ
る。これに対し、エミユレーシヨン・アーキテク
チヤはそれぞれが224バイトを有する複数のユー
ザ・アドレス空間をサポートすることができる。 トリガ２６ないし２８は、これらのモードを終
了させる通知割込み又は割込みの発生時に、IE
２０から供給されるリセツト信号によつてリセツ
トされる。 第７図のIEアクセス制御３０は、第８図に一
層詳細に示されている。第８図のIEアクセス制
御は第７図のトリガ２６，２８及び２９の出力２
６Ａ，２８Ｂ及び２９Ａをそれぞれ受取るととも
に、第７図からバス２５を介してマイクロオーダ
信号及びPSWの変換モード・ビツト５（PSW
５）を受取る。第８図において、これらの信号と
複数のアクセス・トリガ４１ないし４４との間に
論理回路が設けられている。 トリガ４１ないし４４のセツテイングは、中央
プロセツサの各記憶要求に応答して、第９図の
DAT機構及び第１０図のTLB１３２の動作を制
御する。 これらのトリガは以下の表２に示した７つのマ
イクロオーダ信号のうち任意のものによつてリセ
ツトされ、セツト及びリセツト信号を同時に受取
るときはセツトされる。非−加速ゲスト・アクセ
ス・トリガ４１はAND回路５３によつてセツト
され、該回路はトリガ２６からのゲスト・モード
信号、反転回路を介して与えられるトリガ２８か
らの非ー加速ゲスト・モード信号及びOR回路５
１の出力を受取る。OR回路５１は、以下の表２
に示したマイクロオーダ信号S1ないしS3のうち任
意ののを受取るとき、所与のゲスト要求を通知す
る。 表 ２ 要求タイプ・マイクロオーダ信号 マイクロオーダ 要求タイプ S1 仮想（ホスト又はゲスト） S2 実 （ホスト又はゲスト） S3 論理（ホスト又はゲスト） S4 ホスト論理 S5 ホスト実 S6 ホスト絶対 S7 固有／ホスト・システム領域 第８図の加速ゲスト・アクセス・トリガ４２が
AND回路５６を介してセツトされるのは、トリ
ガ２８によつて加速ゲスト・モード信号が供給さ
れ且つOR回路５１がマイクロオーダ信号S1，S2
又はS3を受取る場合である。AND回路５４は、
トリガ２６からのゲスト・モード信号及びトリガ
２８の反転出力である非−加速ゲスト・モード信
号を受取るとき、TLBロード禁止（以下ITLと略
す）信号を線５４Ａに供給する。このITL信号が
オンであると、DAT機構はTLB１３２への書込
みを行うことができない。 以下の表３にはIE２０からBCE３１へ与えら
れる要求の種々の記憶アクセス・タイプが示され
ており、これらのタイプは非−加速ゲスト・アク
セス・トリガ４１加速ゲスト・アクセス・トリガ
４２のセツテイング並びに線５４ＡのITL信号に
よつて決定される。
ト・モード
加速ゲスト・ オン オン オン
モード
トリガ２６のゲスト・モード・セツテイングは
SIE命令２２の実行時に生じ、これは該命令の
SDで定義された状態を有するゲスト・アーキテ
クチヤをエミユレートするように中央プロセツサ
がセツトされたことを指示する。トリガ２６の固
有モード・セツテイングはホストが指名されると
き及びゲストが終了されるとき生じ、かくて実行
中プログラムにはホストによつて定義された中央
プロセツサのアーキテクチヤのみが見えることを
指示する。 トリガ２６がゲスト・モードへセツトされる場
合、トリガ２７が有効となる。トリガ２７は、中
央プロセツサが優先ゲストVM又はページ可能ゲ
ストVMのどちらとして動作するかを指示する。 トリガ２７が優先ゲスト・モードを指示する場
合、トリガ２８が有効となる。トリガ２８は、優
先ゲストVMが加速モードで動作するか否かを指
示する。加速モードでは、優先ゲストはバツフア
制御エレメント（以下BCEと略す）３１中の
DAT機構を使用することにより、優先ゲストに
よつて必要とされる１レベル・アドレス変換を行
うことができる。トリガ２８によつて非−加速モ
ードが指示された場合は、優先又はページ可能ゲ
ストのアドレス変換はBCE３１中のDAT機構に
よつて行われず、IEマイクロコードによつて行
われることになり、その結果は第１０図に示した
BCE３１中のTLB１３２へロードされる。 エミユレーシヨン・アーキテクチヤ・トリガ２
９は、現在のゲストによつて使用される中央プロ
セツサのアーキテクチヤが固有アーキテクチヤ又
は（この固有アーキテクチヤとは異なる）エミユ
レーシヨン・アーキテクチヤのどちらであるかを
指示する。本明細書に記述した実施態様では、固
有アーキテクチヤはシステム／370型の命令で31
ビツト・アドレスを使用し、そのPSWの変換モ
ード・ビツト５をオン又はオフにされている。エ
ミユレーシヨン・アーキテクチヤはシステム／
370又はシステム／360型の命令で24ビツト・アド
レスを使用し、前記変換モード・ビツト５をオン
又はオフにされている。従つて、この変換モー
ド・ビツト５がオンにされていると、固有アーキ
テクチヤはそれぞれ231バイトを有する複数のユ
ーザ・アドレス空間をサポートすることができ
る。これに対し、エミユレーシヨン・アーキテク
チヤはそれぞれが224バイトを有する複数のユー
ザ・アドレス空間をサポートすることができる。 トリガ２６ないし２８は、これらのモードを終
了させる通知割込み又は割込みの発生時に、IE
２０から供給されるリセツト信号によつてリセツ
トされる。 第７図のIEアクセス制御３０は、第８図に一
層詳細に示されている。第８図のIEアクセス制
御は第７図のトリガ２６，２８及び２９の出力２
６Ａ，２８Ｂ及び２９Ａをそれぞれ受取るととも
に、第７図からバス２５を介してマイクロオーダ
信号及びPSWの変換モード・ビツト５（PSW
５）を受取る。第８図において、これらの信号と
複数のアクセス・トリガ４１ないし４４との間に
論理回路が設けられている。 トリガ４１ないし４４のセツテイングは、中央
プロセツサの各記憶要求に応答して、第９図の
DAT機構及び第１０図のTLB１３２の動作を制
御する。 これらのトリガは以下の表２に示した７つのマ
イクロオーダ信号のうち任意のものによつてリセ
ツトされ、セツト及びリセツト信号を同時に受取
るときはセツトされる。非−加速ゲスト・アクセ
ス・トリガ４１はAND回路５３によつてセツト
され、該回路はトリガ２６からのゲスト・モード
信号、反転回路を介して与えられるトリガ２８か
らの非ー加速ゲスト・モード信号及びOR回路５
１の出力を受取る。OR回路５１は、以下の表２
に示したマイクロオーダ信号S1ないしS3のうち任
意ののを受取るとき、所与のゲスト要求を通知す
る。 表 ２ 要求タイプ・マイクロオーダ信号 マイクロオーダ 要求タイプ S1 仮想（ホスト又はゲスト） S2 実 （ホスト又はゲスト） S3 論理（ホスト又はゲスト） S4 ホスト論理 S5 ホスト実 S6 ホスト絶対 S7 固有／ホスト・システム領域 第８図の加速ゲスト・アクセス・トリガ４２が
AND回路５６を介してセツトされるのは、トリ
ガ２８によつて加速ゲスト・モード信号が供給さ
れ且つOR回路５１がマイクロオーダ信号S1，S2
又はS3を受取る場合である。AND回路５４は、
トリガ２６からのゲスト・モード信号及びトリガ
２８の反転出力である非−加速ゲスト・モード信
号を受取るとき、TLBロード禁止（以下ITLと略
す）信号を線５４Ａに供給する。このITL信号が
オンであると、DAT機構はTLB１３２への書込
みを行うことができない。 以下の表３にはIE２０からBCE３１へ与えら
れる要求の種々の記憶アクセス・タイプが示され
ており、これらのタイプは非−加速ゲスト・アク
セス・トリガ４１加速ゲスト・アクセス・トリガ
４２のセツテイング並びに線５４ＡのITL信号に
よつて決定される。
【表】
ト・アクセ
ス
また第８図の固有アーキテクチヤ・アクセス・
トリガ４３は、要求されたアクセスが固有又はエ
ミユレーシヨン・アーキテクチヤのどちらを使用
しているかを指示する。このトリガ４３は、OR
回路６７がAND回路５７又は６１からの入力を
受取るとき、該OR回路の出力によつてセツトさ
れる。AND回路５７は、OR回路５１の出力信号
及びトリガ２９から反転回路を介して与えられる
固有アーキテクチヤ信号によつて活勢化される。
AND回路６１は、OR回路５２の出力信号とトリ
ガ２９から反転回路を介して与えられる固有アー
キテクチヤ信号又はゲスト・モード・トリガ２６
からの信号を受取るようなOR回路５８の出力信
号とによつて活勢化される。 仮想アクセス・トリガ４４は、AND回路６４
及び６６からの入力を受取るOR回路６８の出力
によつてセツトされる。このことが行われるの
は、OR回路５１又は５２へ加わる任意の仮想要
求マイクロオーダ信号（表２を参照）によつて仮
想アドレスが要求される場合、即ち、OR回路６
３及びAND回路６６に加わるホスト又はゲスト
のPSWビツト５がオンにされた状況で論理要求
が仮想アドレスを供給する場合である。 第１２図は、ゲスト又はホスト要求に関係する
BCE動作を制御するための特殊コマンド回路を
示す。これらの特殊コマンドは、BCEレジスタ
へのローデイング、TLBエントリへの書込み及
びTLBエントリの除去を制御する。第１１図に
おいて、IE２０に設けられたマイクロコード記
憶２０Ａは、各コマンドを１組のマイクロオーダ
信号として、バス２５に供給する。バス２５は第
１２図の特殊アクセス・トリガ８３に至る線１７
３及び１７４を含み、また第１２図の特殊アクセ
ス・マイクロオーダ・レジスタ８２に至る線１７
５を含む。特殊アクセス・トリガ８３が線１７４
のセツト信号によつてセツトされると同時に、線
１７５Ａないし１７５Ｈにマイクロオーダ信号が
供給される。トリガ８３の出力に応じてBCE中
の解読器８４が活勢となり、特殊アクセス・マイ
クロオーダ・レジスタ８２にセツトされたマイク
ロオーダ信号を解読することにより、当該コマン
ドに対応する１つの出力線を活勢化する。解読器
８４の出力９１ないし９８は、本発明に関係して
いる。他の出力は本発明に関係ない機能を与える
ので、その説明を省略する。 線９５又は９６の解読されたコマンド信号は、
ホストSTO又はゲストSTOを第９図のBCE回路
へロードする動作を制御するために、第９図のゲ
ート１２１又は１２３を活勢化してIE記憶デー
タ・バス（SDB）３７からのホストSTO又はゲ
ストSTOを対応するSTOレジスタ１２２又は１
２４へロードさせる。線９７上のコマンド信号
は、第９図のゲート１０６及び９９を介してプリ
フイクス・レジスタ１０７及び上限レジスタ１０
２へのロードを制御する。このようにしてSTO
レジスタ１２２又は１２４及びプリフイクス・レ
ジスタ１０７が初期設定された後、第８図ないし
第１０図のアクセス制御回路は第１０図のTLB
１３２におけるエントリの選択及び読取りを制御
し、TLB１３２におけるエントリの書込みを制
御し、又はTLB動作を低下させるような或る種
のエントリをTLB１３２に書込むことを禁止す
る。第１２図の線９３及び９４の解読されたコマ
ンドは、TLB１３２のエントリを異なる様式で
除去するように制御する。 TLB動作については、まず第８図でホスト又
はゲストSTOが選択されねばならない。STOの
選択は第８図に示した非−加速ゲスト・アクセス
（NAGA）トリガ４１の出力状態によつて制御さ
れる。即ち、トリガ４１はそのNAGA出力４１Ａ
で第９図のゲート１２７又は１２８を活勢化し、
ホストSTO又はゲストSTOを選択することによ
り、TLBエントリの選択的読取り又は書込みの
ために使用される特定のSTOを線１２９Ａを介
して転送させる。 ゲスト又はホストのアドレス変換値を表わす
TLBエントリを識別するために、第８図の線７
２Ａ及び７２ＢにはゲストＧフラグが与えられ
る。Ｇフラグが０ビツトであればホスト・エント
リが指示され、Ｇフラグが１ビツトであればゲス
ト・エントリが指示される。Ｇフラグを発生する
OR回路７３は、当該要求が非−加速ゲストに対
するものであるか否かを指示する非−加速ゲス
ト・アクセス・トリガ４１からの信号、又は仮想
アクセス・トリガ４４及び加速ゲスト・アクセ
ス・トリガ４２に応答して加速ゲストによる仮想
アクセス要求を指示する処のAND回路７７から
の信号を受取る。 線４５Ａ及び４５Ｂに与えられるＲフラグは、
所与のゲスト要求（即ち、Ｇフラグ＝１）が仮想
アドレス又は実アドレスのどをらを供給するかを
識別する。ゲスト要求が仮想アドレスであればＲ
フラグは０ビツトであり、ゲスト要求が実アドレ
スであればＲフラグは１ビツトである。Ｒフラグ
は仮想アクセス・トリガ４４に接続された反転回
路４５の出力である。 第８図の線４２Ａ，４２Ｂ，４３Ａ及び４４Ａ
に与えられる信号は、１レベル・アドレス変換を
必要とする加速ゲスト要求及び固有／ホスト要求
について第９図の回路で行われるようなTLB動
作を制御するためのものである。 線５４Ａを介して第１０図のTLB書込制御１
３１に加わるITL（TLBロード禁止）信号は、現
在のIE要求に対するアドレス変換を選択された
TLBエントリへ書込む動作を制御する。線７２
及び４５は、ゲスト要求に対するTLB動作を制
御するためにＧフラグ及びＲフラグが供給され
る。かくて、Ｇフラグは現要求がゲスト又はホス
トのどちらか与えられたかを指示し、Ｒフラグは
現在のゲスト要求が仮想又は実アドレスのどちら
を使用しているかを指示する。 ゲスト・プリフイクス値を中央プロセツサのプ
リフイクス・レジスタ１０７（第９図）へ切換え
る本発明の方法は新規であり、ゲストの実ページ
０のプリフイクシングをシミユレートするための
ページ・テーブルを使用することを不要にする。 かくて、本発明の実施態様でSIE命令２２（第
７図）が実行される場合、そのマイクロコード
は、(1)第６Ａ図に示すように第９図のプリフイク
ス・レジスタ１０７から中央プロセツサのローカ
ル記憶へホストのプリフイクス値を書込み、(2)第
６Ｂ図に示すように加速モードが使用されるか否
かを決定し、次いで第７図の加速ゲスト・モー
ド・トリガ２８をセツトし、そしてSDから得ら
れる優先ゲストのプリフイクス値をプリフイク
ス・レジスタ１０７へロードする。 通知割込み又は割込みに起因してSIE命令２２
の実行が完了する場合、ホストのプリフイクス値
はローカル記憶からプリフイクス・レジスタ１０
７へ移動される。 ゲストのプリフイクス値がSDからプリフイク
ス・レジスタ１０７へロードされると同時に、ゲ
ストの主記憶エクステント値がSDから第９図の
上限レジスタ１０２へロードされ、そしてこれら
の値はＤレジスタ８１の種々のフイールドを通し
て同時に転送される。 加速ゲスト・モードが存在する間、このゲスト
の変換アドレスについて限界検査及びプリフイク
シングが行われるが、これは従来のVM／370と
は対照的に中央プロセツサの性能を低下させな
い。限界検査は、各要求が最後にロードされた
SIE命令２２のSDによつて優先ゲストのために
与えられた主記憶エクステント内にあるか否かを
決定する。 ホスト・プログラムの記憶参照については、限
界検査は行われない。マイクロコードによつて行
われるホストの主記憶参照はホスト・プリフイク
シングの対象とならないが、その理由はこれらの
参照が主記憶中のプリフイクス又は逆プリフイク
ス領域には置かれていないSDに対するものであ
るという点にある。 第１２図の線９７から第９図へ解読されたプリ
フイクス／限界コマンドが与えられる場合、Ｄレ
ジスタ８１を介してIEによつて送られる種々の
フイールドから上限値及びプリフイクス値が、加
速ゲスト・モード・トリガ２８の制御下で、上限
レジスタ１０２及びプリフイクス・レジスタ１０
７へ転送される。 第８図に示すように１つの活動的な優先ゲスト
が存在することがあり、そして該ゲストの下限は
変位置０であるから、第９図では検査されない。 第９図に示された通常のDAT加算器１１３及
びDAT順序づけ制御１１７は、要求された仮想
アドレスに対する１レベル・アドレス変換を与え
るためのものである。２回の主記憶アクセスを含
む１レベル・アドレス変換については、線１２２
Ａを介してTRレジスタ１１４に与えられるSTO
によつてセグメント・テーブルがアドレスされ、
そして主記憶の記憶バス・アウトSBOからTRレ
ジスタ１１４に与えられるこのセグメント・テー
ブル・エントリ中のPTOによつてページ・テー
ブルがアドレスされる。VASレジスタ１１１は
この変換の間に仮想アドレスのセグメント・イン
デツクス及びページ・インデツクスを受取り、そ
してDAT加算器１１３から与えられる結果的ア
ドレスの各々は主記憶をアクセスするためにＤレ
ジスタ８１を介して転送される。DAT順序づけ
制御１１７は、その入力線の制御下で、DAT動
作を制御する。これらの入力線のうち、線４２Ｂ
は加速ゲストに対する変換を制御し、線４３Ａは
固有／ホスト変換を制御し、線４４Ａは当該要求
が仮想又は実アドレスのどちらであるかを指示
し、線９８はIEが実アドレス・ロードLRA機能
を実行するとき第１２図の解読器８４によつて活
勢化されるような特殊コマンド線である。この場
合、DAT加算器１１３はIEが供給した仮想アド
レスを変換し、その変換出力を主記憶ではなく
IEへ送り返すので、主記憶のアクセスが実際に
行われることはなく、またこの変換出力がTLB
１３２へ記入されることもない。 アドレス変換を必要としいようなホストの実ア
ドレス（即ち、ホストのPSWビツト５がオフ）
はTLB１３２へ記入されない。また、変換を必
要としないような加速ゲストの実アドレス（即
ち、優先ゲストのPSWビツト５がオフ）もTLB
１３２へ記入されない。かくて、仮想アクセス・
トリガ４４によつて指示されるように、アドレス
変換を必要とするホスト／固有又はゲスト要求の
みがTLB１３２に記入される。アドレス変換を
必要としない要求された実アドレスは必要に応じ
てプリフイクス制御１０８の制御下でプリフイク
スされ、そしてアクセスを行うために主記憶に送
られるが、TLB１３２には送られない。 第１０図のTBL１３２は、ゲスト又はホスト
要求について行われた最新のアドレス変換値を保
持する。TLB１３２は、たとえばIBM３０３３で
使用されているTLBと同様に、通常のセツト・
アソシアテイブ形式を有するものと仮定する。し
かしながら、TLB１３２は各エントリにゲスト
Ｇビツト及び実Ｒビツトを保持するという点で従
来のTLBと相違し、これらのビツトに加えて従
来と同様のフイールド、即ち無効Ｉビツト（有効
Ｖビツトと呼ばれることもある）、STOフイール
ド、仮想アドレスVAフイールド及び絶対アドレ
スAAフイールドをも保持する。TLBの各行がコ
ングルエンス・クラスと呼ばれるのは、各行が複
数のエントリを有するものと考えられるからであ
る（もつとも、第１０図では１クラスあたり１つ
のエントリが示されているにすぎない。）。各クラ
スはアドレス解読器１３６の出力によつて選択さ
れ、該解読器はIEが要求した現在の仮想アドレ
スをTLBアドレス・レジスタ１３７から受取
る。 各クラスごとに設けられた１組の比較回路１５
１ないし１５４は、選択されたクラス中の任意の
エントリが要求されたアドレスを表わすか否かを
決定する。（セツト・アソシエイテイブ式TLBに
ついて複数組の比較回路がどのように使用される
かということは、先行技術に教示されている。）
もし要求されたアドレスが選択されたクラス中の
所与のエントリによつて表わされていることを比
較回路１５１ないし１５４が決定するならば、線
１６５にTLBヒツト信号が生ぜられる。さもな
ければ、線１６３Ａ又は１６４ＡにTLBミス信
号が生ぜられる。線１６３ＡのTLBミス信号
は、BCE中のDAT機構による１レベル・アドレ
ス変換を必要とするような、固有／ホスト要求又
は加速ゲストについて生じうる。一方、線１６４
ＡのTBLミス信号は非−加速ゲストのアクセス
要求について生じうる。 所与のミス信号が生ぜられるのは、比較回路１
５１ないし１５４のいずれかが一致出力を一致出
力を与えない場合である。（但し、STOの一致を
必要としないような共通セグメント指示子が含ま
れる場合を除く）。AND回路１５６及び１５８
は、比較回路１５１ないし１５４のすべての一致
出力及び共通セグメント指示子が含まれる場合に
OR回路１５７を通して与えられる強制的な一致
出力を組合わせることにより、ヒツト又はミス出
力を発生する。 一層詳細に説明すれば、比較回路１５１は選択
されたTLBエントリ中のＧビツトと線７２Ａに
与えられる現要求のＧフラグを比較し、比較回路
１５２は選択されたTLBエントリ中のＲビツト
と線４５Ａに与えられる現要求のＲフラグを比較
し、比較回路１５３は選択されたTLBエントリ
中のSTOと第９図のSTOレジスタ１２２又は１
２４から線１２９Ａに選択的に与えられる現要求
のSTOを比較し、比較回路１５４は選択された
TLBエントリ中の仮想アドレス・ビツトと第９
図から線８１Ａに与えられる現要求の対応する仮
想アドレス・ビツトを比較する。かくて、もしす
べての比較回路１５１ないし１５４が一致出力が
与えるならば、現要求に対するビツト信号が線１
６５に生ぜられ、これにより対応するTLBエン
トリが通常の回路（図示せず）によつてアクセス
される。この場合、対応するTLBエントリ中の
絶対アドレスが線１３２Ａを介してキヤシユ・デ
イレクトリ（図示せず）へ送られる。これに対
し、TLBミス信号は反転回路１６２の出力とし
て生ぜられ、そして当該要求が非−加速ゲスト要
求又はホスト／固有若しくは加速ゲストのいずれ
であるかに応じて、AND回路１６３又は１６４
によつて選択される。 もし所与の要求に応答してTLBミスが生ずる
ならば、当該要求の変換値は、TLB１３２の選
択されたクラスにあるエントリのうちLRU回路
（図示せず）によつて通常の様式で選択されたエ
ントリへ、書込まれねばならない。このエントリ
への書込みは、第１０図のTLB書込制御１３１
によつて行われる。TLB書込制御１３１は、３
入力を有するOR回路１３３の出力によつて活動
化される。OR回路１３３の１入力はAND回路１
３４から与えられ、該AND回路は線１１７Ａの
DAT書込信号及び線５４Ａを介してITL信号を
受取る反転回路１３５の出力によつて活勢化され
る。TLB書込制御１３１が活勢化される場合、
第８図及び第９図から加わる無効Ｉビツト線１４
３、Ｇフラグ線７２Ｂ、Ｒフラグ線４５Ｂ、
STO線１２９Ｂ、仮想アドレスVA線１１１Ｂ及
び絶対アドレスAA線１０８Ａに存在する１又は
０状態が選択されたTLBエントリへそれぞれ書
込まれる。この書込中のエントリにおいてＩビツ
トは有効状態にセツトされる。これらの線のうち
任意のものには１又は０状態のいずれでもない中
間状態が存在しうるが、これは書込中のエントリ
にある対応するフイールドを変更しない。 線１６３Ａに生ぜられるTLBミス信号は、第
９図のDAT加算器１１３によるDAT動作を活勢
化するために、第９図のDAT順序づけ制御１１
７へ供給される。ここで、本発明の実施態様が先
行技術と相違するのは、DAT動作を開始し且つ
アドレス変換に使用されるSTOを選択するため
に供給される制御の点にある。 第１０図の線１６４Ａに生ぜられるTLBミス
信号は、ゲスト・アドレスのマイクロコードによ
る変換を開始するために、IEへ供給される。こ
の変換は、要求のタイプに応じて、１レベル又は
２レベル・アドレス変換のいずれでもよい。 IEはゲストSTOを仮想アドレスのセグメン
ト・インデツクスへ加算し、次いでホストオフセ
ツト値を加算してホスト仮想アドレスを得ること
により、ゲスト・セグメント・テーブルの索引を
行う。第１１図において、この結果的なホスト仮
想アドレスはIEによつてOR回路１７２及び線１
７７を介して第９図のＤレジスタ８１へ供給さ
れ、このとき第８図の非−加速ゲスト・アクセ
ス・トリガ４１及び加速ゲスト・アクセス・トリ
ガ４２はリセツトされている。次いで、このアド
レスは、TLBミスが生じた場合にアドレス変換
手順のために、VASレジスタ１１１へゲートさ
れる。ホストSTOレジスタ１２２の内容はTRレ
ジスタ１１４へ置かれ、そしてDAT順序づけ制
御１１７はVASレジスタ１１１からのセグメン
ト・インデツクスを出力するようにゲート１１２
を活勢化するので、DT加算器１１３によつてセ
グメント・テーブル・エントリのアドレスが発生
され、Ｄレジスタ８１に置かれた後、主記憶要求
として線１５１、AND回路１５０及び線１５２
を介して主記憶へ送られる。 このセグメント・テーブル・エントリは主記憶
の記憶バス・アウトSBOを介して戻され、TRレ
ジスタ１１４に置かれる。次いで、DAT順序づ
け制御１１７はVASレジスタ１１１中のペー
ジ・インデツクスを出力するようにゲート１１２
を活勢化し、かくてDAT加算器１１３はペー
ジ・テーブル・エントリのアドレスを発生し、こ
れをＤレジスタ８１を介して主記憶へ送る。この
ようにして、主記憶でページ枠実アドレスがアク
セスされ、その内容が主記憶の記憶データ・バス
SBOを介してTRレジスタ１１４へ戻され、次い
でVASレジスタ１１１からのページ・オフセツ
ト・ビツトとともにDAT加算器１１３を通つて
Ｄレジスタ８１へ供給される。 線５４Ａが活勢であるから、TLB１３２への
書込みが禁止される。この場合、Ｄレジスタ８１
中のアドレスは主記憶要求として主記憶へ送られ
る。この要求に応じてゲスト・セグメント・テー
ブルのエントリがアクセスされ、そしてIEへ戻
される。ゲスト・セグメント・テーブルのエント
リを得るために、これと同様の手順が行われる。
次いで、このアクセスの結果はホスト仮想オフセ
ツトへ加算されたゲスト・ページ・オフセツトと
連結され、その結果が線１７７を介してBCEに
供給される。取出動作の代わりに、第１２図の
LRA（実アドレス・ロード）線９８を介して信
号が発生され、かくてこのページ・テーブル・エ
ントリをIEへ戻すようにDAT順序づけ制御１１
７が制御される。 IEはTLB Ａコマンドと呼ばれる特殊コマンド
を線９１に発生するとともに、線１７７を介して
ゲスト仮想アドレスを供給する。TLB Ａコマン
ドはこの仮想アドレスをVASレジスタ１１１へ
ロツクする。次いで、IEはTLB Ｂコマンドと呼
ばれる特殊コマンドを線９２を介して発生すると
ともに、線１７７を介してホスト絶対アドレスを
供給する。また、非−加速ゲスト・アクセス・ト
リガ４１がゲストのタイアを記述する固有アーキ
テクチヤ・アクセス・トリガ４３及び仮想アクセ
ス・トリガ４４とともにセツトされる。 TLB ＢコマンドはTLB書込制御１３１を活勢
化し、複数の線（１４３，７２Ｂ，４５Ｂ，１２
９Ｂ，１１１Ｂ及び１０８Ａ）に従つて選択され
たTLBエントリの書込みを行わしめることによ
り、TLB１３２において１レベル・アドレス変
換のエントリを完成させる。 DAT機構の動作は固有／ホスト要求によつて
使用され、また加速ゲスト要求によつても使用さ
れる。いずれの場合においても、１レベル・アド
レス変換は同様の高速動作である。 IEは、所与のゲスト要求の変換が加速される
か否かを決定する。すべての固有／ホスト変換は
加速され、即ちBCEハードウエアによつて行わ
れる。 もしこのゲスト要求がBCEハードウエア、即
ちDAT順序づけ制御１１７及びDAT加算器１１
３によつて変換できなければ、非−加速ゲスト要
求が決定される。もし非−加速ゲスト要求がなさ
れるのであれば、IEは加速ゲスト・モード・ト
リガ２８へリセツト信号を供給し、DAT加算器
１１３及びDAT順序＊け制御１１７はそのアド
レス変換を行わないようにされるので、このアド
レス変換はIEマイクロコードによつて行われ
る。非−加速ゲスト要求は、以下の理由により
BCE内で処理できないような優先ゲスト要求を
含む。これらの理由には、たとえば上限レジスタ
１０２のサイズが当該要求の上限を検査するため
には適切でない場合、又は仮想アドレスのサイズ
がDAT加算器１１３のサイズと両立しない（即
ち、DAT加算器１１３の入力が要求された仮想
アドレス中のセグメント・インデツク及びペー
ジ・インデツクスと正しく位置合せされていな
い）場合、等がある。すべての優先ゲストの変換
は（これらの優先ゲスト要求が加速されるか否か
に拘わりなく）２回の主記憶アクセスを含む１レ
ベル・アドレス変換であるが、BCEハードウエ
アは同じ変換を遂行するIEマイクロコードより
も高速で動作するので、BCEはアドレス変換を
「加速」するのである。 本発明の実施態様では、ページ可能ゲストは加
速されることはない、即ちBCE中のDAT加算器
１１３及びDAT順序づけ制御１１７を使用しな
いが、これに代わつてIEマイクロコードを使用
する。従つて、所与のページ可能ゲストは、第１
１図のマイクロコード実行ハードウエア２０Ｂに
おいてVMAタイプのマイクロコードによる２レ
ベル・アドレス変換動作を開始させる。このマイ
クロコードはマイクロコード記憶２０Ａから供給
され、第２図に関連して説明したようにシヤド
ウ・テーブルのローデイングを含む２レベル・ア
ドレス変換を実行するために通常の様式で動作す
ることができる。 しかしながら、本発明によれば、シヤドウ・テ
ーブルは全く使用されない。IEマイクロコード
によつて任意のアドレス変換を実行している間、
線５４Ａを介して第１０図の反転回路１３５へ新
規なITL信号が供給され、かくて非−加速ゲス
ト・モードの存在中にTLB書込制御１３１を禁
止する。このマイクロコードによるアドレス変換
が完了した場合、その結果的な絶対アドレスは第
１１図のIEから絶対アドレス・バス１７９、OR
回路１７２及びバス１７７を介して第９図のＤレ
ジスタ８１へ供給され、そこからさらに線１０８
Ａを介して第１０図のTLB書込制御１３１へ供
給され、またこれと同時に変換された要求に対す
る無効Ｉビツト、Ｇフラグ、Ｒフラグ、STO及
び仮想アドレスVA入力がTLB書込制御１３１に
ついて活勢となる。IEが変換された絶対アドレ
スを供給すると同時に、IEはまた線１７５を介
して第１２図の特殊マイクロコード・レジスタ８
２へ特殊マイクロオーダ信号を供給する。該信号
が解読されると、線９２上のTLBBコマンド信号
が活勢となつて第１０図のOR回路１３３へ供給
され、かくてTLB書込制御１３１を活勢化する
ことにより、この変換値を選択されたTLBエン
トリへ書込ませる。 本発明によれば、IEは、TLB１３２中の任意
のホスト・エントリに影響を与えることがなく、
ゲスト・エントリをTLB１３２から選択的に除
去することができる。ゲスト除去が行われるの
は、たとえば所与のゲスト・プログラムが通知割
込又は割込みに応じてその実行を終了するとき中
央プロセツサがゲスト状態からホスト状態に切換
えられるような場合である。この結果、実行を開
始するホスト・プログラムは、任意のホスト・エ
ントリを無効化することなく、TLB中の利用可
能なTLBエントリを使用することがどきる。こ
のことはシステムの動作効率が潜在的に向上する
ことを意味する。 かくて、所与のゲスト・プログラムが中央プロ
セツサの資源を失う場合、第１１図のIEは第７
図の加速ゲスト・モード・トリガ２６へリセツト
信号を供給するとき常に線１７５にゲストTLB
除去コマンドを自動的に発生することができ、こ
れにより第１２図の線９４にゲストTLB除去コ
マンド信号を生ぜしめる。 第１０図のTLB除去制御１４０は、線９４上
のゲストTLB除去コマンド信号を受取つてTLB
サイクル制御１３８を条件づける。TLBサイク
ル制御１３８はTLB１３２中で可能なすべての
クラス・アドレスを通して循環し、かくて各
TLBエントリの無効Ｉ及びゲストＧビツトを
AND回路１４１へ出力させる。かくて、線９４
上のゲストTLB除去コマンド信号によつて条件
づけられているAND回路１４１は有効ゲスト
TLBエントリ（即ち、Ｉビツト＝１及びＧビツ
ト＝１）の各々によつて付能され、その出力を
OR回路１４２及び反転回路１４４を介して無効
ビツト入力線１４３へ供給する。またOR回路１
４２の出力はOR回路１３３を介してTLB書込制
御１３１を活勢化することにより、現に読取られ
ているエントリのＩビツトを０の無効状態へセツ
トさせる。循環中のクラスがTLBサイクル制御
１３８によつて完了される場合や、すべてのゲス
トTLBエントリが無効化されるが、TLB１３２
中の各ホスト・エントリの状態は影響されない。
というのは、そのＧビツトは０状態にあつて、
AND回路１４１が任意のホスト・エントリによ
つて付能されることを禁止するからである。 もちろん、第１２図の解読器８４から第１０図
へ至るTLB除去線９３を活勢化するような特殊
コマンドによつて、通常のタイプのTLB除去命
令をTLB１３２で実行することもできる。この
場合、線９３はOR回路１４６を介してTLBサイ
クル制御１３８を活勢化し、またOR回路１４２
を活勢化して循環中のすべてのTLBエントリを
無効状態にセツトさせるので、これらのTLBエ
ントリ中のＧ及びＲビツトが無視されることにな
る。 従つて、加速ゲストがアクセス要求を行うとき
は、本発明の実施態様で常に限界検査動作が行わ
れる。このアクセス要求のアドレスは、IEによ
つてＤレジスタ８１へ供給される。もし優先ゲス
トがそのPSWビツト５をオフにされているなら
ば、Ｄレジスタ８１は実アドレスを受取るので、
この限界検査を直ちに行うことができる。もし優
先ゲストがPSWビツト５をオンにされているな
らば、実アドレスが利用可能となるまで、即ちゲ
スト仮想アドレスが変換され且つＤレジスタ８１
から限界検査ハードウエアに供給されるまで、限
界検査は行われないのである。限界検査のタイミ
ングは、AND回路１０４の入力によつて決定さ
れる。線４５ＣはPSWビツト５がオフにされた
状態で要求が受取られる場合を決定し、線１１７
Ａは変換された実アドレスが利用可能な場合を決
定する。線４５Ｃ及び１１７ＡはOR回路１０５
に入力され、該回路の出力はAND回路１０４の
動作時点を決定する。当該要求が指定された上限
を越えるとき、比較器１０３はその出力をAND
回路１０４へ供給する。線４２Ａは、唯１つの加
速ゲストがAND回路１０４を付能しうるよう
に、該AND回路を条件づける。もしすべての優
先ゲスト要求の限界検査を行いうるように限界検
査ハードウエアが構成されていたならば、線４２
Ａを取除くことができる。かくて、アドレスＤが
上限ULより大きいことを比較器１０３が指示す
るならば、実アドレス（又は絶対アドレス）が比
較器１０３でテストされていることを示す線４５
Ｃ及び加速ゲスト・アドレスがテストされている
ことを示す線４２Ａからの優先ゲスト信号につい
て、AND回路１０４から無効アドレス信号が指
示される。AND回路１０４からの無効アドレス
信号に応じて中央プロセツサでアドレス指定例外
が通常の様式で生ぜられ、かくてこれに基いてプ
ログラム割込みを通常の様式で発生することがで
きる。 前述の説明で使用した主要な略語の意味を、参
考のために以下に示す。 BCE：バツフア制御エレメント DAT：動的アドレス変換 DOS：デイスク・オペレーテイング・システム IE ：命令実行エレメント ITL：TLBロード禁止 MVS：多重仮想記憶機能 PSW：プログラム・ステータス・ワード PTO：ページ・テーブル起点アドレス SCP：システム制御プログラム SD ：状態記述子 SIE：解釈実行開始 STO：セグメント・テーブル起点アドレス TLB：変換索引緩衝機構 VM ：仮想計算機（又は仮想計算機機能） VMA：仮想計算機アシスト
ス
また第８図の固有アーキテクチヤ・アクセス・
トリガ４３は、要求されたアクセスが固有又はエ
ミユレーシヨン・アーキテクチヤのどちらを使用
しているかを指示する。このトリガ４３は、OR
回路６７がAND回路５７又は６１からの入力を
受取るとき、該OR回路の出力によつてセツトさ
れる。AND回路５７は、OR回路５１の出力信号
及びトリガ２９から反転回路を介して与えられる
固有アーキテクチヤ信号によつて活勢化される。
AND回路６１は、OR回路５２の出力信号とトリ
ガ２９から反転回路を介して与えられる固有アー
キテクチヤ信号又はゲスト・モード・トリガ２６
からの信号を受取るようなOR回路５８の出力信
号とによつて活勢化される。 仮想アクセス・トリガ４４は、AND回路６４
及び６６からの入力を受取るOR回路６８の出力
によつてセツトされる。このことが行われるの
は、OR回路５１又は５２へ加わる任意の仮想要
求マイクロオーダ信号（表２を参照）によつて仮
想アドレスが要求される場合、即ち、OR回路６
３及びAND回路６６に加わるホスト又はゲスト
のPSWビツト５がオンにされた状況で論理要求
が仮想アドレスを供給する場合である。 第１２図は、ゲスト又はホスト要求に関係する
BCE動作を制御するための特殊コマンド回路を
示す。これらの特殊コマンドは、BCEレジスタ
へのローデイング、TLBエントリへの書込み及
びTLBエントリの除去を制御する。第１１図に
おいて、IE２０に設けられたマイクロコード記
憶２０Ａは、各コマンドを１組のマイクロオーダ
信号として、バス２５に供給する。バス２５は第
１２図の特殊アクセス・トリガ８３に至る線１７
３及び１７４を含み、また第１２図の特殊アクセ
ス・マイクロオーダ・レジスタ８２に至る線１７
５を含む。特殊アクセス・トリガ８３が線１７４
のセツト信号によつてセツトされると同時に、線
１７５Ａないし１７５Ｈにマイクロオーダ信号が
供給される。トリガ８３の出力に応じてBCE中
の解読器８４が活勢となり、特殊アクセス・マイ
クロオーダ・レジスタ８２にセツトされたマイク
ロオーダ信号を解読することにより、当該コマン
ドに対応する１つの出力線を活勢化する。解読器
８４の出力９１ないし９８は、本発明に関係して
いる。他の出力は本発明に関係ない機能を与える
ので、その説明を省略する。 線９５又は９６の解読されたコマンド信号は、
ホストSTO又はゲストSTOを第９図のBCE回路
へロードする動作を制御するために、第９図のゲ
ート１２１又は１２３を活勢化してIE記憶デー
タ・バス（SDB）３７からのホストSTO又はゲ
ストSTOを対応するSTOレジスタ１２２又は１
２４へロードさせる。線９７上のコマンド信号
は、第９図のゲート１０６及び９９を介してプリ
フイクス・レジスタ１０７及び上限レジスタ１０
２へのロードを制御する。このようにしてSTO
レジスタ１２２又は１２４及びプリフイクス・レ
ジスタ１０７が初期設定された後、第８図ないし
第１０図のアクセス制御回路は第１０図のTLB
１３２におけるエントリの選択及び読取りを制御
し、TLB１３２におけるエントリの書込みを制
御し、又はTLB動作を低下させるような或る種
のエントリをTLB１３２に書込むことを禁止す
る。第１２図の線９３及び９４の解読されたコマ
ンドは、TLB１３２のエントリを異なる様式で
除去するように制御する。 TLB動作については、まず第８図でホスト又
はゲストSTOが選択されねばならない。STOの
選択は第８図に示した非−加速ゲスト・アクセス
（NAGA）トリガ４１の出力状態によつて制御さ
れる。即ち、トリガ４１はそのNAGA出力４１Ａ
で第９図のゲート１２７又は１２８を活勢化し、
ホストSTO又はゲストSTOを選択することによ
り、TLBエントリの選択的読取り又は書込みの
ために使用される特定のSTOを線１２９Ａを介
して転送させる。 ゲスト又はホストのアドレス変換値を表わす
TLBエントリを識別するために、第８図の線７
２Ａ及び７２ＢにはゲストＧフラグが与えられ
る。Ｇフラグが０ビツトであればホスト・エント
リが指示され、Ｇフラグが１ビツトであればゲス
ト・エントリが指示される。Ｇフラグを発生する
OR回路７３は、当該要求が非−加速ゲストに対
するものであるか否かを指示する非−加速ゲス
ト・アクセス・トリガ４１からの信号、又は仮想
アクセス・トリガ４４及び加速ゲスト・アクセ
ス・トリガ４２に応答して加速ゲストによる仮想
アクセス要求を指示する処のAND回路７７から
の信号を受取る。 線４５Ａ及び４５Ｂに与えられるＲフラグは、
所与のゲスト要求（即ち、Ｇフラグ＝１）が仮想
アドレス又は実アドレスのどをらを供給するかを
識別する。ゲスト要求が仮想アドレスであればＲ
フラグは０ビツトであり、ゲスト要求が実アドレ
スであればＲフラグは１ビツトである。Ｒフラグ
は仮想アクセス・トリガ４４に接続された反転回
路４５の出力である。 第８図の線４２Ａ，４２Ｂ，４３Ａ及び４４Ａ
に与えられる信号は、１レベル・アドレス変換を
必要とする加速ゲスト要求及び固有／ホスト要求
について第９図の回路で行われるようなTLB動
作を制御するためのものである。 線５４Ａを介して第１０図のTLB書込制御１
３１に加わるITL（TLBロード禁止）信号は、現
在のIE要求に対するアドレス変換を選択された
TLBエントリへ書込む動作を制御する。線７２
及び４５は、ゲスト要求に対するTLB動作を制
御するためにＧフラグ及びＲフラグが供給され
る。かくて、Ｇフラグは現要求がゲスト又はホス
トのどちらか与えられたかを指示し、Ｒフラグは
現在のゲスト要求が仮想又は実アドレスのどちら
を使用しているかを指示する。 ゲスト・プリフイクス値を中央プロセツサのプ
リフイクス・レジスタ１０７（第９図）へ切換え
る本発明の方法は新規であり、ゲストの実ページ
０のプリフイクシングをシミユレートするための
ページ・テーブルを使用することを不要にする。 かくて、本発明の実施態様でSIE命令２２（第
７図）が実行される場合、そのマイクロコード
は、(1)第６Ａ図に示すように第９図のプリフイク
ス・レジスタ１０７から中央プロセツサのローカ
ル記憶へホストのプリフイクス値を書込み、(2)第
６Ｂ図に示すように加速モードが使用されるか否
かを決定し、次いで第７図の加速ゲスト・モー
ド・トリガ２８をセツトし、そしてSDから得ら
れる優先ゲストのプリフイクス値をプリフイク
ス・レジスタ１０７へロードする。 通知割込み又は割込みに起因してSIE命令２２
の実行が完了する場合、ホストのプリフイクス値
はローカル記憶からプリフイクス・レジスタ１０
７へ移動される。 ゲストのプリフイクス値がSDからプリフイク
ス・レジスタ１０７へロードされると同時に、ゲ
ストの主記憶エクステント値がSDから第９図の
上限レジスタ１０２へロードされ、そしてこれら
の値はＤレジスタ８１の種々のフイールドを通し
て同時に転送される。 加速ゲスト・モードが存在する間、このゲスト
の変換アドレスについて限界検査及びプリフイク
シングが行われるが、これは従来のVM／370と
は対照的に中央プロセツサの性能を低下させな
い。限界検査は、各要求が最後にロードされた
SIE命令２２のSDによつて優先ゲストのために
与えられた主記憶エクステント内にあるか否かを
決定する。 ホスト・プログラムの記憶参照については、限
界検査は行われない。マイクロコードによつて行
われるホストの主記憶参照はホスト・プリフイク
シングの対象とならないが、その理由はこれらの
参照が主記憶中のプリフイクス又は逆プリフイク
ス領域には置かれていないSDに対するものであ
るという点にある。 第１２図の線９７から第９図へ解読されたプリ
フイクス／限界コマンドが与えられる場合、Ｄレ
ジスタ８１を介してIEによつて送られる種々の
フイールドから上限値及びプリフイクス値が、加
速ゲスト・モード・トリガ２８の制御下で、上限
レジスタ１０２及びプリフイクス・レジスタ１０
７へ転送される。 第８図に示すように１つの活動的な優先ゲスト
が存在することがあり、そして該ゲストの下限は
変位置０であるから、第９図では検査されない。 第９図に示された通常のDAT加算器１１３及
びDAT順序づけ制御１１７は、要求された仮想
アドレスに対する１レベル・アドレス変換を与え
るためのものである。２回の主記憶アクセスを含
む１レベル・アドレス変換については、線１２２
Ａを介してTRレジスタ１１４に与えられるSTO
によつてセグメント・テーブルがアドレスされ、
そして主記憶の記憶バス・アウトSBOからTRレ
ジスタ１１４に与えられるこのセグメント・テー
ブル・エントリ中のPTOによつてページ・テー
ブルがアドレスされる。VASレジスタ１１１は
この変換の間に仮想アドレスのセグメント・イン
デツクス及びページ・インデツクスを受取り、そ
してDAT加算器１１３から与えられる結果的ア
ドレスの各々は主記憶をアクセスするためにＤレ
ジスタ８１を介して転送される。DAT順序づけ
制御１１７は、その入力線の制御下で、DAT動
作を制御する。これらの入力線のうち、線４２Ｂ
は加速ゲストに対する変換を制御し、線４３Ａは
固有／ホスト変換を制御し、線４４Ａは当該要求
が仮想又は実アドレスのどちらであるかを指示
し、線９８はIEが実アドレス・ロードLRA機能
を実行するとき第１２図の解読器８４によつて活
勢化されるような特殊コマンド線である。この場
合、DAT加算器１１３はIEが供給した仮想アド
レスを変換し、その変換出力を主記憶ではなく
IEへ送り返すので、主記憶のアクセスが実際に
行われることはなく、またこの変換出力がTLB
１３２へ記入されることもない。 アドレス変換を必要としいようなホストの実ア
ドレス（即ち、ホストのPSWビツト５がオフ）
はTLB１３２へ記入されない。また、変換を必
要としないような加速ゲストの実アドレス（即
ち、優先ゲストのPSWビツト５がオフ）もTLB
１３２へ記入されない。かくて、仮想アクセス・
トリガ４４によつて指示されるように、アドレス
変換を必要とするホスト／固有又はゲスト要求の
みがTLB１３２に記入される。アドレス変換を
必要としない要求された実アドレスは必要に応じ
てプリフイクス制御１０８の制御下でプリフイク
スされ、そしてアクセスを行うために主記憶に送
られるが、TLB１３２には送られない。 第１０図のTBL１３２は、ゲスト又はホスト
要求について行われた最新のアドレス変換値を保
持する。TLB１３２は、たとえばIBM３０３３で
使用されているTLBと同様に、通常のセツト・
アソシアテイブ形式を有するものと仮定する。し
かしながら、TLB１３２は各エントリにゲスト
Ｇビツト及び実Ｒビツトを保持するという点で従
来のTLBと相違し、これらのビツトに加えて従
来と同様のフイールド、即ち無効Ｉビツト（有効
Ｖビツトと呼ばれることもある）、STOフイール
ド、仮想アドレスVAフイールド及び絶対アドレ
スAAフイールドをも保持する。TLBの各行がコ
ングルエンス・クラスと呼ばれるのは、各行が複
数のエントリを有するものと考えられるからであ
る（もつとも、第１０図では１クラスあたり１つ
のエントリが示されているにすぎない。）。各クラ
スはアドレス解読器１３６の出力によつて選択さ
れ、該解読器はIEが要求した現在の仮想アドレ
スをTLBアドレス・レジスタ１３７から受取
る。 各クラスごとに設けられた１組の比較回路１５
１ないし１５４は、選択されたクラス中の任意の
エントリが要求されたアドレスを表わすか否かを
決定する。（セツト・アソシエイテイブ式TLBに
ついて複数組の比較回路がどのように使用される
かということは、先行技術に教示されている。）
もし要求されたアドレスが選択されたクラス中の
所与のエントリによつて表わされていることを比
較回路１５１ないし１５４が決定するならば、線
１６５にTLBヒツト信号が生ぜられる。さもな
ければ、線１６３Ａ又は１６４ＡにTLBミス信
号が生ぜられる。線１６３ＡのTLBミス信号
は、BCE中のDAT機構による１レベル・アドレ
ス変換を必要とするような、固有／ホスト要求又
は加速ゲストについて生じうる。一方、線１６４
ＡのTBLミス信号は非−加速ゲストのアクセス
要求について生じうる。 所与のミス信号が生ぜられるのは、比較回路１
５１ないし１５４のいずれかが一致出力を一致出
力を与えない場合である。（但し、STOの一致を
必要としないような共通セグメント指示子が含ま
れる場合を除く）。AND回路１５６及び１５８
は、比較回路１５１ないし１５４のすべての一致
出力及び共通セグメント指示子が含まれる場合に
OR回路１５７を通して与えられる強制的な一致
出力を組合わせることにより、ヒツト又はミス出
力を発生する。 一層詳細に説明すれば、比較回路１５１は選択
されたTLBエントリ中のＧビツトと線７２Ａに
与えられる現要求のＧフラグを比較し、比較回路
１５２は選択されたTLBエントリ中のＲビツト
と線４５Ａに与えられる現要求のＲフラグを比較
し、比較回路１５３は選択されたTLBエントリ
中のSTOと第９図のSTOレジスタ１２２又は１
２４から線１２９Ａに選択的に与えられる現要求
のSTOを比較し、比較回路１５４は選択された
TLBエントリ中の仮想アドレス・ビツトと第９
図から線８１Ａに与えられる現要求の対応する仮
想アドレス・ビツトを比較する。かくて、もしす
べての比較回路１５１ないし１５４が一致出力が
与えるならば、現要求に対するビツト信号が線１
６５に生ぜられ、これにより対応するTLBエン
トリが通常の回路（図示せず）によつてアクセス
される。この場合、対応するTLBエントリ中の
絶対アドレスが線１３２Ａを介してキヤシユ・デ
イレクトリ（図示せず）へ送られる。これに対
し、TLBミス信号は反転回路１６２の出力とし
て生ぜられ、そして当該要求が非−加速ゲスト要
求又はホスト／固有若しくは加速ゲストのいずれ
であるかに応じて、AND回路１６３又は１６４
によつて選択される。 もし所与の要求に応答してTLBミスが生ずる
ならば、当該要求の変換値は、TLB１３２の選
択されたクラスにあるエントリのうちLRU回路
（図示せず）によつて通常の様式で選択されたエ
ントリへ、書込まれねばならない。このエントリ
への書込みは、第１０図のTLB書込制御１３１
によつて行われる。TLB書込制御１３１は、３
入力を有するOR回路１３３の出力によつて活動
化される。OR回路１３３の１入力はAND回路１
３４から与えられ、該AND回路は線１１７Ａの
DAT書込信号及び線５４Ａを介してITL信号を
受取る反転回路１３５の出力によつて活勢化され
る。TLB書込制御１３１が活勢化される場合、
第８図及び第９図から加わる無効Ｉビツト線１４
３、Ｇフラグ線７２Ｂ、Ｒフラグ線４５Ｂ、
STO線１２９Ｂ、仮想アドレスVA線１１１Ｂ及
び絶対アドレスAA線１０８Ａに存在する１又は
０状態が選択されたTLBエントリへそれぞれ書
込まれる。この書込中のエントリにおいてＩビツ
トは有効状態にセツトされる。これらの線のうち
任意のものには１又は０状態のいずれでもない中
間状態が存在しうるが、これは書込中のエントリ
にある対応するフイールドを変更しない。 線１６３Ａに生ぜられるTLBミス信号は、第
９図のDAT加算器１１３によるDAT動作を活勢
化するために、第９図のDAT順序づけ制御１１
７へ供給される。ここで、本発明の実施態様が先
行技術と相違するのは、DAT動作を開始し且つ
アドレス変換に使用されるSTOを選択するため
に供給される制御の点にある。 第１０図の線１６４Ａに生ぜられるTLBミス
信号は、ゲスト・アドレスのマイクロコードによ
る変換を開始するために、IEへ供給される。こ
の変換は、要求のタイプに応じて、１レベル又は
２レベル・アドレス変換のいずれでもよい。 IEはゲストSTOを仮想アドレスのセグメン
ト・インデツクスへ加算し、次いでホストオフセ
ツト値を加算してホスト仮想アドレスを得ること
により、ゲスト・セグメント・テーブルの索引を
行う。第１１図において、この結果的なホスト仮
想アドレスはIEによつてOR回路１７２及び線１
７７を介して第９図のＤレジスタ８１へ供給さ
れ、このとき第８図の非−加速ゲスト・アクセ
ス・トリガ４１及び加速ゲスト・アクセス・トリ
ガ４２はリセツトされている。次いで、このアド
レスは、TLBミスが生じた場合にアドレス変換
手順のために、VASレジスタ１１１へゲートさ
れる。ホストSTOレジスタ１２２の内容はTRレ
ジスタ１１４へ置かれ、そしてDAT順序づけ制
御１１７はVASレジスタ１１１からのセグメン
ト・インデツクスを出力するようにゲート１１２
を活勢化するので、DT加算器１１３によつてセ
グメント・テーブル・エントリのアドレスが発生
され、Ｄレジスタ８１に置かれた後、主記憶要求
として線１５１、AND回路１５０及び線１５２
を介して主記憶へ送られる。 このセグメント・テーブル・エントリは主記憶
の記憶バス・アウトSBOを介して戻され、TRレ
ジスタ１１４に置かれる。次いで、DAT順序づ
け制御１１７はVASレジスタ１１１中のペー
ジ・インデツクスを出力するようにゲート１１２
を活勢化し、かくてDAT加算器１１３はペー
ジ・テーブル・エントリのアドレスを発生し、こ
れをＤレジスタ８１を介して主記憶へ送る。この
ようにして、主記憶でページ枠実アドレスがアク
セスされ、その内容が主記憶の記憶データ・バス
SBOを介してTRレジスタ１１４へ戻され、次い
でVASレジスタ１１１からのページ・オフセツ
ト・ビツトとともにDAT加算器１１３を通つて
Ｄレジスタ８１へ供給される。 線５４Ａが活勢であるから、TLB１３２への
書込みが禁止される。この場合、Ｄレジスタ８１
中のアドレスは主記憶要求として主記憶へ送られ
る。この要求に応じてゲスト・セグメント・テー
ブルのエントリがアクセスされ、そしてIEへ戻
される。ゲスト・セグメント・テーブルのエント
リを得るために、これと同様の手順が行われる。
次いで、このアクセスの結果はホスト仮想オフセ
ツトへ加算されたゲスト・ページ・オフセツトと
連結され、その結果が線１７７を介してBCEに
供給される。取出動作の代わりに、第１２図の
LRA（実アドレス・ロード）線９８を介して信
号が発生され、かくてこのページ・テーブル・エ
ントリをIEへ戻すようにDAT順序づけ制御１１
７が制御される。 IEはTLB Ａコマンドと呼ばれる特殊コマンド
を線９１に発生するとともに、線１７７を介して
ゲスト仮想アドレスを供給する。TLB Ａコマン
ドはこの仮想アドレスをVASレジスタ１１１へ
ロツクする。次いで、IEはTLB Ｂコマンドと呼
ばれる特殊コマンドを線９２を介して発生すると
ともに、線１７７を介してホスト絶対アドレスを
供給する。また、非−加速ゲスト・アクセス・ト
リガ４１がゲストのタイアを記述する固有アーキ
テクチヤ・アクセス・トリガ４３及び仮想アクセ
ス・トリガ４４とともにセツトされる。 TLB ＢコマンドはTLB書込制御１３１を活勢
化し、複数の線（１４３，７２Ｂ，４５Ｂ，１２
９Ｂ，１１１Ｂ及び１０８Ａ）に従つて選択され
たTLBエントリの書込みを行わしめることによ
り、TLB１３２において１レベル・アドレス変
換のエントリを完成させる。 DAT機構の動作は固有／ホスト要求によつて
使用され、また加速ゲスト要求によつても使用さ
れる。いずれの場合においても、１レベル・アド
レス変換は同様の高速動作である。 IEは、所与のゲスト要求の変換が加速される
か否かを決定する。すべての固有／ホスト変換は
加速され、即ちBCEハードウエアによつて行わ
れる。 もしこのゲスト要求がBCEハードウエア、即
ちDAT順序づけ制御１１７及びDAT加算器１１
３によつて変換できなければ、非−加速ゲスト要
求が決定される。もし非−加速ゲスト要求がなさ
れるのであれば、IEは加速ゲスト・モード・ト
リガ２８へリセツト信号を供給し、DAT加算器
１１３及びDAT順序＊け制御１１７はそのアド
レス変換を行わないようにされるので、このアド
レス変換はIEマイクロコードによつて行われ
る。非−加速ゲスト要求は、以下の理由により
BCE内で処理できないような優先ゲスト要求を
含む。これらの理由には、たとえば上限レジスタ
１０２のサイズが当該要求の上限を検査するため
には適切でない場合、又は仮想アドレスのサイズ
がDAT加算器１１３のサイズと両立しない（即
ち、DAT加算器１１３の入力が要求された仮想
アドレス中のセグメント・インデツク及びペー
ジ・インデツクスと正しく位置合せされていな
い）場合、等がある。すべての優先ゲストの変換
は（これらの優先ゲスト要求が加速されるか否か
に拘わりなく）２回の主記憶アクセスを含む１レ
ベル・アドレス変換であるが、BCEハードウエ
アは同じ変換を遂行するIEマイクロコードより
も高速で動作するので、BCEはアドレス変換を
「加速」するのである。 本発明の実施態様では、ページ可能ゲストは加
速されることはない、即ちBCE中のDAT加算器
１１３及びDAT順序づけ制御１１７を使用しな
いが、これに代わつてIEマイクロコードを使用
する。従つて、所与のページ可能ゲストは、第１
１図のマイクロコード実行ハードウエア２０Ｂに
おいてVMAタイプのマイクロコードによる２レ
ベル・アドレス変換動作を開始させる。このマイ
クロコードはマイクロコード記憶２０Ａから供給
され、第２図に関連して説明したようにシヤド
ウ・テーブルのローデイングを含む２レベル・ア
ドレス変換を実行するために通常の様式で動作す
ることができる。 しかしながら、本発明によれば、シヤドウ・テ
ーブルは全く使用されない。IEマイクロコード
によつて任意のアドレス変換を実行している間、
線５４Ａを介して第１０図の反転回路１３５へ新
規なITL信号が供給され、かくて非−加速ゲス
ト・モードの存在中にTLB書込制御１３１を禁
止する。このマイクロコードによるアドレス変換
が完了した場合、その結果的な絶対アドレスは第
１１図のIEから絶対アドレス・バス１７９、OR
回路１７２及びバス１７７を介して第９図のＤレ
ジスタ８１へ供給され、そこからさらに線１０８
Ａを介して第１０図のTLB書込制御１３１へ供
給され、またこれと同時に変換された要求に対す
る無効Ｉビツト、Ｇフラグ、Ｒフラグ、STO及
び仮想アドレスVA入力がTLB書込制御１３１に
ついて活勢となる。IEが変換された絶対アドレ
スを供給すると同時に、IEはまた線１７５を介
して第１２図の特殊マイクロコード・レジスタ８
２へ特殊マイクロオーダ信号を供給する。該信号
が解読されると、線９２上のTLBBコマンド信号
が活勢となつて第１０図のOR回路１３３へ供給
され、かくてTLB書込制御１３１を活勢化する
ことにより、この変換値を選択されたTLBエン
トリへ書込ませる。 本発明によれば、IEは、TLB１３２中の任意
のホスト・エントリに影響を与えることがなく、
ゲスト・エントリをTLB１３２から選択的に除
去することができる。ゲスト除去が行われるの
は、たとえば所与のゲスト・プログラムが通知割
込又は割込みに応じてその実行を終了するとき中
央プロセツサがゲスト状態からホスト状態に切換
えられるような場合である。この結果、実行を開
始するホスト・プログラムは、任意のホスト・エ
ントリを無効化することなく、TLB中の利用可
能なTLBエントリを使用することがどきる。こ
のことはシステムの動作効率が潜在的に向上する
ことを意味する。 かくて、所与のゲスト・プログラムが中央プロ
セツサの資源を失う場合、第１１図のIEは第７
図の加速ゲスト・モード・トリガ２６へリセツト
信号を供給するとき常に線１７５にゲストTLB
除去コマンドを自動的に発生することができ、こ
れにより第１２図の線９４にゲストTLB除去コ
マンド信号を生ぜしめる。 第１０図のTLB除去制御１４０は、線９４上
のゲストTLB除去コマンド信号を受取つてTLB
サイクル制御１３８を条件づける。TLBサイク
ル制御１３８はTLB１３２中で可能なすべての
クラス・アドレスを通して循環し、かくて各
TLBエントリの無効Ｉ及びゲストＧビツトを
AND回路１４１へ出力させる。かくて、線９４
上のゲストTLB除去コマンド信号によつて条件
づけられているAND回路１４１は有効ゲスト
TLBエントリ（即ち、Ｉビツト＝１及びＧビツ
ト＝１）の各々によつて付能され、その出力を
OR回路１４２及び反転回路１４４を介して無効
ビツト入力線１４３へ供給する。またOR回路１
４２の出力はOR回路１３３を介してTLB書込制
御１３１を活勢化することにより、現に読取られ
ているエントリのＩビツトを０の無効状態へセツ
トさせる。循環中のクラスがTLBサイクル制御
１３８によつて完了される場合や、すべてのゲス
トTLBエントリが無効化されるが、TLB１３２
中の各ホスト・エントリの状態は影響されない。
というのは、そのＧビツトは０状態にあつて、
AND回路１４１が任意のホスト・エントリによ
つて付能されることを禁止するからである。 もちろん、第１２図の解読器８４から第１０図
へ至るTLB除去線９３を活勢化するような特殊
コマンドによつて、通常のタイプのTLB除去命
令をTLB１３２で実行することもできる。この
場合、線９３はOR回路１４６を介してTLBサイ
クル制御１３８を活勢化し、またOR回路１４２
を活勢化して循環中のすべてのTLBエントリを
無効状態にセツトさせるので、これらのTLBエ
ントリ中のＧ及びＲビツトが無視されることにな
る。 従つて、加速ゲストがアクセス要求を行うとき
は、本発明の実施態様で常に限界検査動作が行わ
れる。このアクセス要求のアドレスは、IEによ
つてＤレジスタ８１へ供給される。もし優先ゲス
トがそのPSWビツト５をオフにされているなら
ば、Ｄレジスタ８１は実アドレスを受取るので、
この限界検査を直ちに行うことができる。もし優
先ゲストがPSWビツト５をオンにされているな
らば、実アドレスが利用可能となるまで、即ちゲ
スト仮想アドレスが変換され且つＤレジスタ８１
から限界検査ハードウエアに供給されるまで、限
界検査は行われないのである。限界検査のタイミ
ングは、AND回路１０４の入力によつて決定さ
れる。線４５ＣはPSWビツト５がオフにされた
状態で要求が受取られる場合を決定し、線１１７
Ａは変換された実アドレスが利用可能な場合を決
定する。線４５Ｃ及び１１７ＡはOR回路１０５
に入力され、該回路の出力はAND回路１０４の
動作時点を決定する。当該要求が指定された上限
を越えるとき、比較器１０３はその出力をAND
回路１０４へ供給する。線４２Ａは、唯１つの加
速ゲストがAND回路１０４を付能しうるよう
に、該AND回路を条件づける。もしすべての優
先ゲスト要求の限界検査を行いうるように限界検
査ハードウエアが構成されていたならば、線４２
Ａを取除くことができる。かくて、アドレスＤが
上限ULより大きいことを比較器１０３が指示す
るならば、実アドレス（又は絶対アドレス）が比
較器１０３でテストされていることを示す線４５
Ｃ及び加速ゲスト・アドレスがテストされている
ことを示す線４２Ａからの優先ゲスト信号につい
て、AND回路１０４から無効アドレス信号が指
示される。AND回路１０４からの無効アドレス
信号に応じて中央プロセツサでアドレス指定例外
が通常の様式で生ぜられ、かくてこれに基いてプ
ログラム割込みを通常の様式で発生することがで
きる。 前述の説明で使用した主要な略語の意味を、参
考のために以下に示す。 BCE：バツフア制御エレメント DAT：動的アドレス変換 DOS：デイスク・オペレーテイング・システム IE ：命令実行エレメント ITL：TLBロード禁止 MVS：多重仮想記憶機能 PSW：プログラム・ステータス・ワード PTO：ページ・テーブル起点アドレス SCP：システム制御プログラム SD ：状態記述子 SIE：解釈実行開始 STO：セグメント・テーブル起点アドレス TLB：変換索引緩衝機構 VM ：仮想計算機（又は仮想計算機機能） VMA：仮想計算機アシスト
第１図は従来のIBM VM／370システムで見出
されるホスト／ゲストの関係を示す図、第２図は
第２Ａ図及び第２Ｂ図の結合様式を示す図、第２
Ａ図及び第２Ｂ図はゲストの仮想アドレスについ
て必要な２レベル・アドレス変換動作を示す図、
第３図ないし第５図は本発明で使用することがで
きる種々のゲスト動作モードについて見出される
ようなアドレス空間及びアドレス変換の間の関係
を示す図、第６図は第６Ａ図ないし第６Ｃ図の結
合様式を示す図、第６Ａ図ないし第６Ｃ図はSIE
命令の動作を示す図、第７図はゲスト・プログラ
ムを呼出すホスト・プログラムと中央プロセツサ
のマイクロコード、ハードウエア及び主記憶との
間の相互作用を示す図、第８図ないし第１図は本
発明の実施態様を表わす図、第１３図は各中央プ
ロセツサが本発明を包含しうる多重プロセツサを
示す図、第１４図及び第１５図は先行技術の
VM／370で見出されるホスト／ゲストの関係を
示す図である。
されるホスト／ゲストの関係を示す図、第２図は
第２Ａ図及び第２Ｂ図の結合様式を示す図、第２
Ａ図及び第２Ｂ図はゲストの仮想アドレスについ
て必要な２レベル・アドレス変換動作を示す図、
第３図ないし第５図は本発明で使用することがで
きる種々のゲスト動作モードについて見出される
ようなアドレス空間及びアドレス変換の間の関係
を示す図、第６図は第６Ａ図ないし第６Ｃ図の結
合様式を示す図、第６Ａ図ないし第６Ｃ図はSIE
命令の動作を示す図、第７図はゲスト・プログラ
ムを呼出すホスト・プログラムと中央プロセツサ
のマイクロコード、ハードウエア及び主記憶との
間の相互作用を示す図、第８図ないし第１図は本
発明の実施態様を表わす図、第１３図は各中央プ
ロセツサが本発明を包含しうる多重プロセツサを
示す図、第１４図及び第１５図は先行技術の
VM／370で見出されるホスト／ゲストの関係を
示す図である。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つの中央プロセツサ及び少なく
とも１つのゲスト仮想計算機をサポートするため
の主記憶を有し、 (イ) 前記中央プロセツサがホスト・モードにある
かゲスト・モードにあるかを示すモード指示手
段と、 (ロ) ホスト及びゲストを区別してアドレス変換結
果が書込まれる複数のエントリを有し、各該エ
ントリは対応するアドレス変換結果がゲスト実
アドレスによるものかゲスト仮想アドレスによ
るものかを示す実／仮想フイールドを含む変換
索引緩衡機構TLBと、 (ハ) ゲスト要求のアドレスが実アドレスか仮想ア
ドレスを示すフラグ手段と、 (ニ) 前記フラグ手段の内容と前記変換索引緩衡機
構から読出されたエントリ中の実／仮想フイー
ルドの内容とを比較し、ゲスト・モードにおい
てこれらが不一致のときにTLBミスを知らせ
る比較手段と、 を前記中央プロセツサに設けたことを特徴とする
仮想計算機システム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/273,532 US4456954A (en) | 1981-06-15 | 1981-06-15 | Virtual machine system with guest architecture emulation using hardware TLB's for plural level address translations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212680A JPS57212680A (en) | 1982-12-27 |
| JPS6122825B2 true JPS6122825B2 (ja) | 1986-06-03 |
Family
ID=23044327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098587A Granted JPS57212680A (en) | 1981-06-15 | 1982-06-10 | Virtual computer system |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4456954A (ja) |
| EP (1) | EP0067344B1 (ja) |
| JP (1) | JPS57212680A (ja) |
| AU (1) | AU547403B2 (ja) |
| CA (1) | CA1176377A (ja) |
| DE (1) | DE3275771D1 (ja) |
| ES (1) | ES511808A0 (ja) |
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