JPS61227425A - Multiplexing circuit - Google Patents

Abstract

PURPOSE:To generate a multi-value signal having a minimum level number required from the speed of a transmission signal by providing a circuit deciding the identify of a binary code based on a random signal and a circuit controlling the phase of a clock signal until the identity is obtained when the decision circuit decides that there is no identify. CONSTITUTION:A code decision circuit 7 compares an output of a code converting circuit 4 whether the code has the same change or not based on an output 102 of a scrambler circuit 2 or not, and when the change is not identical, the phase of a content processing clock 108 being an output of a phase control circuit 8 is controlled until the code change becomes identical and the data is transmitted in the maximum deviation by bringing the output 105 of a multi-value generating circuit 5 into a binary level at all times. A level control signal 109 is a signal designating the mode fixing the level number of a multi- value level signal or the mode selecting the data into a minimum value in response to the signal speed of the input data 100.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、無線通店機等に用いる多値化回路に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a multivalue circuit used in wireless shopping machines and the like.

（従来の技術） 従来から、高速のディジタル信号を決められた占有帯域
において伝送する場合に多値化することにより可能とす
る方式が取られている。(Prior Art) Conventionally, a method has been adopted in which high-speed digital signals can be transmitted in a predetermined occupied band by multi-leveling.

第３図は従来広く用いられた多値化回路のブロック図、
第４図は第３図回路の各部信号のタイミング図である。Figure 3 is a block diagram of a conventionally widely used multi-level conversion circuit.
FIG. 4 is a timing chart of signals of each part of the circuit of FIG. 3.

この多値化回路はサンプリング回路１、スクランブラ回
路２、クロック発生回路３、符号変換回路４及び多値発
生回路５から構成きれる。This multi-value conversion circuit is composed of a sampling circuit 1, a scrambler circuit 2, a clock generation circuit 3, a code conversion circuit 4, and a multi-value generation circuit 5.

（発明が解決しようとする問題点） しかし、従来の第３図の多値化回路では、多値化レベル
数は固定である。そこで、伝送しようとするディジタル
信号の速度が多値化レベル数を下げて伝送しても十分に
占有帯域幅内に入る場合でも、従来の多値化回路はレベ
ル数固定の多値化処理を行なって伝送していた。このよ
うに伝送信号速度が低い場合には、多値化レベル数を下
げて伝送すれば、受信側での復調信号の信号対雑音比（
Ｓ／Ｎ）が改善され符号再生誤りを軽減できるのに多値
化レベル数が固定である従来回路では伝送信号速度が遅
い場合に期待できる前記の効果が得られない。(Problems to be Solved by the Invention) However, in the conventional multi-value conversion circuit shown in FIG. 3, the number of multi-value conversion levels is fixed. Therefore, even if the speed of the digital signal to be transmitted is sufficiently within the occupied bandwidth even if the number of multi-level quantization levels is reduced, conventional multi-level quantization circuits do not perform multi-level quantization processing with a fixed number of levels. and transmitted it. When the transmission signal speed is low in this way, reducing the number of multilevel levels and transmitting will reduce the signal-to-noise ratio of the demodulated signal on the receiving side (
Although the signal-to-noise ratio (S/N) can be improved and code reproduction errors can be reduced, conventional circuits in which the number of multi-value levels is fixed cannot achieve the above-mentioned effects that can be expected when the transmission signal speed is slow.

そこで、本発明の目的は、上記欠点を解決し、所定周波
数帯域の伝送路において伝送信号の速度から必要とされ
る最小のレベル数の多値信号を生成する多値化回路の提
供にある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a multi-value circuit that solves the above-mentioned drawbacks and generates a multi-value signal with the minimum number of levels required from the speed of a transmission signal in a transmission path of a predetermined frequency band.

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する多値化
回路は、入力ディジタル信号をクロック信号に同期して
サンプリングするサンプリング回路と、このサンプリン
グ回路の出力をランダム信号間変換するスクランブラ回
路と、前記ランダム信号を２進化毎号に変換する符号変
換回路と、前記２進化毎号に応じた多値レベル信号を発
生する回路と、前記ランダム信号に基づき前記２進化毎
号の同一性を判定する回路と、この判定回路が前記同一
性がないと判定したとき前記同一性が得られるまで前記
クロック信号の位相を制御する回路とを備えてなる。(Means for Solving the Problems) In order to solve the above-mentioned problems, the multilevel circuit provided by the present invention includes a sampling circuit that samples an input digital signal in synchronization with a clock signal, and a sampling circuit for sampling the input digital signal in synchronization with a clock signal. a scrambler circuit that converts the output between random signals; a code conversion circuit that converts the random signal into each binary code; a circuit that generates a multi-level signal according to the binary code; It comprises a circuit that determines the identity of each binary coded number, and a circuit that controls the phase of the clock signal until the identity is obtained when the determination circuit determines that there is no identity.

（実施例） 次に本発明の実施例について図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図、第２図は第１
図実施例の各部信号のタイミング図である０本実施例は
、端子１０に入力された伝送ディジタル信号（多値化し
て送信しようとする信号）１００を内部処理クロック１
０８でサンプリングするデータサンプリング回路１と、
データサンプリング回路１からの出力１０１を受信側で
クロック抽出が可能となるようにランダム信号に変換す
るスクランブラ回路２と、処理を行なうための基準クロ
ック１０３を発生させるクロック発生回路３と、スクラ
ンブラ回路２の出力を多値変換するための２進符号化を
行なう符号変換回路４と、符号変換回路４からの２進化
毎号１０４により多値レベル信号１０５を発生する多値
発生回路５と、２進化毎号１０４をスクランブラ回路２
の出力１０２に応じて２値レベルとなるように制御を行
なう変調制御回路６とを備えている。また変調制御回路
６は、符号変換回路４の出力の２進化毎号１０４が２値
レベルとなる符号であるか否かを判定する符号判定回路
７と、符号判定回路７の判定結果及び外部制御端子９に
加えられるレベル数制御信号１０９により内部処理クロ
ック１０８の速度及びクロック１０８の位相を制御する
位相制御回路８とを含み構成される。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
Figure 2 is a timing chart of signals of each part of the embodiment. In this embodiment, a transmission digital signal (a signal to be multivalued and transmitted) 100 inputted to a terminal 10 is converted to an internal processing clock 1.
a data sampling circuit 1 that samples at 08;
A scrambler circuit 2 that converts the output 101 from the data sampling circuit 1 into a random signal so that clock extraction is possible on the receiving side, a clock generation circuit 3 that generates a reference clock 103 for processing, and a scrambler a code conversion circuit 4 that performs binary encoding for multi-value conversion of the output of the circuit 2; a multi-value generation circuit 5 that generates a multi-level signal 105 by a binary code 104 from the code conversion circuit 4; Evolution issue 104 scrambler circuit 2
A modulation control circuit 6 is provided which performs control so that the output 102 becomes a binary level. The modulation control circuit 6 also includes a code determination circuit 7 that determines whether each binary code 104 output from the code conversion circuit 4 is a code having a binary level, and a code determination circuit 7 that receives the determination result of the code determination circuit 7 and an external control terminal. A phase control circuit 8 controls the speed of an internal processing clock 108 and the phase of the clock 108 by a level number control signal 109 applied to a clock 9.

次に第１図に示す実施例の具体的な動作について、従来
の回路例（第３図）と対照しながら、各部の信号波形を
示す第２図及び第４図を参照して説明する。いま、第１
図実施例の内部処理クロック１０Ｂは第３図の従来回路
のクロック１０３の１／２の速度である。このような低
速化されたクロック１０Ｂのもとでは、サンプリング回
路１は、従来回路に比べて１／２の速度でサンプリング
する。同様にスクランブラ回路２及び符号変換回路４も
従来回路の１／２の速度でデータを処理する。従って、
第２図の信号タイミングでは、符号変換回路４の内部処
理タイミング４１において、２進化毎号１０４は常に同
じ値になる。但し、スクランブラ回路２の出力１０２に
対し符号変換回路４の内部処理タイミング４１がずれた
場合、２進化毎号１０４が同一とならず（第２図の２進
化毎号１０４の上段の値と下段の値とが一致せず）、置
火偏移とならない、従って、符号判定回路７により符号
変換回路４の出力の２進化毎号１０４をスクランブラ回
路２の出力１０２を基に符号が同一変化となっているか
比較し、同一でない場合は位相制御回路８の出力である
内部処理クロック１０８の位相を符号が同一変化となる
まで制御し、常に多値発生回路５の出力１０５を２値レ
ベルとすることにより置火偏移でデータ伝送できる様に
動作する。レベル制御信号１０９は、この実施例の作動
モードを指定する信号であって、多値レベル信号のレベ
ル数を固定にするモードか、入力データ１００の信号速
度に応じて最小値に選択するモードを指定する信号であ
り、操作者が指定する。前述の動作説明は後者のモード
にっいて行なった。Next, the specific operation of the embodiment shown in FIG. 1 will be explained with reference to FIGS. 2 and 4, which show signal waveforms at various parts, while contrasting with the conventional circuit example (FIG. 3). Now, the first
The internal processing clock 10B of the illustrated embodiment has a speed 1/2 that of the clock 103 of the conventional circuit shown in FIG. Under such a slow clock 10B, the sampling circuit 1 samples at half the speed of the conventional circuit. Similarly, the scrambler circuit 2 and the code conversion circuit 4 process data at half the speed of the conventional circuit. Therefore,
In the signal timing shown in FIG. 2, at the internal processing timing 41 of the code conversion circuit 4, the binary code 104 always takes the same value. However, if the internal processing timing 41 of the code conversion circuit 4 deviates from the output 102 of the scrambler circuit 2, the binary code 104 will not be the same (the upper value and the lower value of the binary code 104 in FIG. 2). Therefore, the sign determination circuit 7 converts each binary code 104 of the output of the code conversion circuit 4 to the same change in sign based on the output 102 of the scrambler circuit 2. If they are not the same, the phase of the internal processing clock 108, which is the output of the phase control circuit 8, is controlled until the signs change to be the same, and the output 105 of the multi-value generation circuit 5 is always at a binary level. It operates so that data can be transmitted by position shift. The level control signal 109 is a signal that specifies the operating mode of this embodiment, and is a mode in which the number of levels of the multilevel signal is fixed or a mode in which the minimum value is selected according to the signal speed of the input data 100. This is a specified signal and is specified by the operator. The above explanation of the operation was made in the latter mode.

なお、上記実施例は４値伝送につ０て説明したが、８値
伝送においても、入力データ速度に応じ、同じ回路を用
い４値化伝送又は２ｇ！ｉ化伝送が可能であることが容
易類推できる。Although the above embodiment has been explained with reference to 4-value transmission, the same circuit can be used for 4-value transmission or 2G! transmission, depending on the input data rate, in 8-value transmission as well. It can be easily inferred that i-based transmission is possible.

（発明の効果） 以上説明したように、本発明によれば、所定周波数帯域
の伝送路において伝送信号の速度から必要とされる最小
のレベル数の多値信号を生成する多値化回路が提供でき
る０本発明ではディジタル信号の多値化伝送に用いられ
る従来の多値化回路に簡単な回路を付加することによ吟
、低速データ（多値化レベル数を下げても占有帯域幅制
限を超えないデータ）の場合、多値化レベル数を下げて
伝送できる。そこで、本発明回路を用いることにより、
多値化レベル数が固定、の従来回路を用いた場合よりも
受信側での復調信号のＳ／Ｎが改善され、符号再生誤り
を軽減することができる。(Effects of the Invention) As explained above, according to the present invention, a multi-value circuit that generates a multi-value signal with the minimum number of levels required from the speed of a transmission signal in a transmission path of a predetermined frequency band is provided. In the present invention, by adding a simple circuit to the conventional multi-value circuit used for multi-value transmission of digital signals, it is possible to transmit low-speed data (even if the number of multi-value levels is reduced, the occupied bandwidth is not limited). data), the number of multilevel quantization levels can be lowered and transmitted. Therefore, by using the circuit of the present invention,
Compared to the case of using a conventional circuit with a fixed number of multi-value levels, the S/N of the demodulated signal on the receiving side is improved and code reproduction errors can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図はこの
実施例の各部信号のタイミング図、第３図は従来の多値
化回路を示すブロック図、第４図は第３図回路の各部店
号のタイミング図である。 １・・・サンプリング回路、２・・・スクランブラ回路
、３・・・クロック発生回路、４・・・符号変換回路、
５・・・多値発生回路、６・・・変調制御回路、７・・
・符号判定回路、８・・・位相制御回路、９・・・外部
制御端子。 代理人弁理士　　本　庄　伸　介 第１図 第２図 第３図 第４図Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a timing diagram of various signals of this embodiment, Fig. 3 is a block diagram showing a conventional multi-level conversion circuit, and Fig. 4 is a diagram of Fig. 3. FIG. 3 is a timing diagram of each part of the circuit. DESCRIPTION OF SYMBOLS 1... Sampling circuit, 2... Scrambler circuit, 3... Clock generation circuit, 4... Code conversion circuit,
5...Multi-value generation circuit, 6...Modulation control circuit, 7...
- Sign determination circuit, 8... Phase control circuit, 9... External control terminal. Representative Patent Attorney Shinsuke Honjo Figure 1 Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] 入力ディジタル信号をクロック信号に同期してサンプリ
ングするサンプリング回路と、このサンプリング回路の
出力をランダム信号に変換するスクランブラ回路と、前
記ランダム信号を２進化符号に変換する符号変換回路と
、前記２進化符号に応じた多値レベル信号を発生する回
路と、前記ランダム信号に基づき前記２進化符号の同一
性を判定する回路と、この判定回路が前記同一性がない
と判定したとき前記同一性が得られるまで前記クロック
信号の位相を制御する回路とを備える多値化回路。a sampling circuit that samples an input digital signal in synchronization with a clock signal; a scrambler circuit that converts the output of the sampling circuit into a random signal; a code conversion circuit that converts the random signal into a binary code; a circuit that generates a multilevel signal according to the code; a circuit that determines the identity of the binary code based on the random signal; and a circuit that determines the identity of the binary code based on the random signal; and a circuit for controlling the phase of the clock signal until the clock signal is input.