JPS6122500A - Ic testing device - Google Patents

Abstract

PURPOSE:To classify an IC's access time into plural grades in one test by fetching and storing the result of the logical comparison between the response output of an IC to be tested and expected values at different timings and then deciding the grade of the access time in accordance with the storage result. CONSTITUTION:The output of an IC1 to be tested, which reacts in accordance with a pattern signal from a pattern generator 2A, is logically compared with the output of an expected value pattern generator 2B by a logical comparator 3. The result of this comparison is fetched in storage means 41 and 42 by means of a storbe pulse from a strobe pulse generator circuit 2C through delay circuits 5 and 5 different in delay time at different timings. Then the means 41 and 42, which have fetched in an H output of the compared result at the time of the coincidence of the comparator 3, are decided and either of the two grades, etc., into which the access time is classified is decided by an access time deciding means 7. In this manner, the access time of the IC can be classified into plural grades in one test.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体メモリのようなＩＣ＝２試験するＩＣ
試験装置に関する。[Detailed Description of the Invention] "Industrial Application Field" This invention is an IC for testing IC=2, such as a semiconductor memory.
Regarding test equipment.

「発明の背景」 ＩＣ化されたメモリ例えばＲＡＭ　、ＲＯＭ　、Ｅｌ）
　ｌ（、ＯＭのようなメモリはアドレスを与えてから読
出信号が得られるまでの時間、いわゆるアクセスタイム
が短かい方が優れている。同一品種のメモリでも製造工
程のわずかなバラクタ等によりアクセスタイムに差が生
じる。このため従来よりアクセスタイムの違いによって
製品を分類し製品に等縁付けすることを行なっている。"Background of the invention" IC memory (e.g. RAM, ROM, El)
Memory such as OM is better if its access time, which is the time from when an address is given until a read signal is obtained, is short. Even with the same type of memory, the access time may vary due to small varactors in the manufacturing process. For this reason, conventional methods have been to classify products based on differences in access time and to assign equal ties to products.

この発明はアクセスタイムの違いによって製品を等部分
けする部分の改良に関するものである。This invention relates to an improvement in dividing a product into equal parts based on differences in access time.

「従来技術」 第３図に従来のＩＣ試験装置を示す。図中ＩＦｉ被試験
ＩＣ・を示す。この例では被試験ＩＣとして１（、Ａ　
Ｍの場合を例示して説明する。被試験ＩＣＩにはパター
ン発生器２人からパターン信号を与え、被試験ＩＣ１に
パターン信号を書込む動作と読出す動作を行なわせる。"Prior Art" Figure 3 shows a conventional IC testing device. The IFi IC under test is shown in the figure. In this example, the IC under test is 1 (, A
The case of M will be explained as an example. A pattern signal is given to the ICI under test from two pattern generators, and the IC under test 1 is caused to write and read the pattern signal.

３は論理比較器を示す。この論理比較器３は被試験ＩＣ
Ｉの応答出力と期待値パターン発生器２Ｂから出力され
る期待値パターン信号とを比較し、一致不一致を検出す
る回路である。図には被試験ＩＣＩの一つの端子に関す
る部分だけを示している。3 indicates a logical comparator. This logic comparator 3 is the IC under test.
This circuit compares the response output of I and the expected value pattern signal output from the expected value pattern generator 2B and detects a match or mismatch. The figure shows only a portion related to one terminal of the ICI under test.

論理比較器３は入力部分に被試験ＩＣＩの応答出力が正
規の電圧レベルｖＯＨとＶＯＬｉ持つＨ論理信号とＬ論
理信号を出力しているか否かを判定するレベル判定器３
Ａ、３Ｂ６有し、このレベル判定器３Ａ、３Ｂによって
正規の電圧レベル■ＯＨとＶＯＬ−ｉ持つＨ論理信号と
Ｌ論理信号を出力していることを判定し、その判定出力
をマルチプレクサ３Ｃに与える。The logic comparator 3 is a level determiner 3 that determines whether the response output of the ICI under test is outputting an H logic signal and an L logic signal having normal voltage levels vOH and VOLi at the input part.
The level determiners 3A and 3B determine that the H logic signal and L logic signal having the normal voltage levels OH and VOL-i are being output, and the determination output is given to the multiplexer 3C. .

マルチプレクサ３Ｃの入力端子ＡとＢにレベル判定器３
Ａと３Ｂの判定出力を与え、端子Ｓに期待値パターン発
生器２Ｂから期待値パターンを与える。マルチプレクサ
３Ｃは期待値パターンがＨ論理のとき入力端子Ａに入力
された信号を出力端子Ｃに出力し、期待値パターンがＬ
論理のとき、入力端子Ｂに入力された信号を出力端子Ｃ
に出力する。マルチプレクサ３Ｃの出力は例えば排他的
論理和回路によって構成した一致検出器３Ｄの一方の入
力端子に与える。この一致検出器３Ｄの他方の入力端子
には期待値パターンを与える。従って期待値パターンが
Ｈ論理のとき一致検出器３Ｄはレベル判定器３Ａの出力
と期待値、Ｓターンとを比較し、期待１直パターンがＬ
論理のときレベル判定器３Ｂの出力と期待値パターンと
を比較する。Level determiner 3 is connected to input terminals A and B of multiplexer 3C.
The judgment outputs of A and 3B are given, and the expected value pattern is given to the terminal S from the expected value pattern generator 2B. The multiplexer 3C outputs the signal input to the input terminal A to the output terminal C when the expected value pattern is H logic, and when the expected value pattern is L logic.
When it is logic, the signal input to input terminal B is output to output terminal C.
Output to. The output of the multiplexer 3C is applied to one input terminal of a coincidence detector 3D configured by, for example, an exclusive OR circuit. An expected value pattern is given to the other input terminal of this coincidence detector 3D. Therefore, when the expected value pattern is H logic, the coincidence detector 3D compares the output of the level judger 3A with the expected value and the S turn, and the expected 1 straight pattern is L.
In the case of logic, the output of the level determiner 3B is compared with the expected value pattern.

一致検出回路３Ｄの出力はこの例では反転出力端”子か
ら取り出し、期待値パターンと被試験ＩＣＩの応答出力
が一致したときＨ論理を出力するように構成した場合を
示す。従って一致検出回路３ＤからＩ−１論理が出力さ
れたとき良、Ｌ論理が出力されたとき不良と判定する。In this example, the output of the coincidence detection circuit 3D is taken out from the inverting output terminal ``,'' and the case is shown in which it is configured to output H logic when the expected value pattern and the response output of the ICI under test match.Therefore, the coincidence detection circuit 3D When the I-1 logic is output from the circuit, it is determined to be good, and when the L logic is output, it is determined to be defective.

一致検出回路３Ｄの出力は記憶手段４に与える。The output of the coincidence detection circuit 3D is applied to the storage means 4.

記憶手段４は二つのＤ形フリップフロップ４Ａ。The storage means 4 is two D-type flip-flops 4A.

４Ｂを縦続接続して構成することができる。前段の１）
形フリップフロップ４Ａのデータ入力端子りに一致検出
器３Ｄの出力を与えると共にクロック端子ＣＫにストロ
ーブパルス発生器２Ｃからストローブパルスを与える。4B can be connected in cascade. First part 1)
The output of the coincidence detector 3D is applied to the data input terminal of the flip-flop 4A, and the strobe pulse from the strobe pulse generator 2C is applied to the clock terminal CK.

５ばこのストローブパルスを遅延させる遅延回路を示す
。この遅延回路５の遅延時間は論理比較器３における遅
延時間に等しく選定する。5 shows a delay circuit that delays the strobe pulse of a cigarette. The delay time of this delay circuit 5 is selected to be equal to the delay time of the logic comparator 3.

前段に配置したＤ形フリップフロップ４Ａの出力は次段
に配置したＤ形フリップフロップ４Ｂのクロック端子Ｃ
Ｋに与える。次段のＤ形フリップフロップ４Ｂのデータ
入力端子りにはＨ論理信号を与えておき前段のフリップ
フロップ４Ａの出力がＨ論理に反転したときＨ論理を読
込む動作を行なう。The output of the D-type flip-flop 4A placed in the previous stage is connected to the clock terminal C of the D-type flip-flop 4B placed in the next stage.
Give to K. An H logic signal is applied to the data input terminal of the D-type flip-flop 4B at the next stage, and when the output of the previous stage flip-flop 4A is inverted to H logic, an operation of reading H logic is performed.

艷憶手段４に記憶した判定結果は読込ゲート６を通じて
アクセスタイム判定手段７に入力される。The determination result stored in the storage means 4 is inputted to the access time determination means 7 through the reading gate 6.

「従来技術の動作」 第３図に示す回路において被試験ＩＣＩのアクセスタイ
ムの違いを判別する動作について説明する。第４図Ａに
被試験ＩＣに与えるアドレス信号を、同図Ｂは被試験■
Ｃ１の読出出力を示す。この例ではアドレス信号ＡＤＲ
ｉ与え始めた時点から時間ｔが経過した時点で被試験Ｉ
ＣＩから読出信号Ｍが読み出された場合を示す。つまり
アクセスタイムがｔの場合を示す。"Operation of Prior Art" The operation of determining the difference in access time of the ICI under test in the circuit shown in FIG. 3 will be described. Figure 4A shows the address signal given to the IC under test, and Figure B shows the address signal given to the IC under test.
The read output of C1 is shown. In this example, address signal ADR
When time t has elapsed since the beginning of i, test subject I
A case is shown in which a read signal M is read out from CI. In other words, the case where the access time is t is shown.

ここで第１回目の試験ではストローブノくルス発生器２
Ｃから第４図Ｃに示すタイミングτ１だけ遅れだストロ
ーブパルスＳＴＢ、を出力させ、このストローブパルス
５ＴＢＩによって記憶手段４に論理比較器３の比較結果
を読込ませる。この例でにτ１＜ｔであるから不良と判
定される。Here, in the first test, the strobe pulse generator 2
A strobe pulse STB delayed by timing τ1 shown in FIG. In this example, since τ1<t, it is determined to be defective.

次に２回目の試験では遅延時間がτ２に選定されたスト
ローブパルス５ＴＢ２によって試験を行なう。図の例で
はτ２　＞　ｔであるから記憶手段４ニストロープパル
ス５ＴＢ２が与えられる時点では論理比較器３は被試験
■Ｃ１の応答信号Ｍを出力している。よって記憶手段４
はＨ論理を取込み良と判定する。このときアクセスタイ
ム判定手段７は被試験ＩＣＩのアクセスタイムの等級を
２等級と判定する・ このようにして従来はストローブ／クルレスの遅延時間
をτｌ〜τ４に順次変化させて試験を行ないストローブ
パルス５ＴＢ４によって良と判定されない素子を最終的
に不良と判定し、被試験ＩＣのアクセスタイム別に１等
級から４等級に等級分けを行なっている。Next, in the second test, a test is performed using a strobe pulse 5TB2 whose delay time is set to τ2. In the example shown in the figure, since τ2 > t, the logical comparator 3 outputs the response signal M of the test object ■C1 at the time when the storage means 4 is given the nistlope pulse 5TB2. Therefore, storage means 4
It is determined that the H logic is accepted. At this time, the access time determining means 7 determines that the access time class of the ICI under test is class 2. In this way, in the past, the test was carried out by sequentially changing the strobe/clueless delay time from τl to τ4, and the strobe pulse 5TB4 Elements that are not determined to be good are ultimately determined to be defective, and are graded from 1st to 4th grade according to the access time of the IC under test.

「発明が解決しようとする問題点」 上述したように従来は被試験ＩＣＩのアクセスタイム別
の等級分けを行なう方法として一つのストローブパルス
ＳＴＢの遅延時間を順次ずらして試験する方法であるた
めアクセスタイムを例えば上記したように４等級に分け
る場合は試験を４回行なわなくてはならない。このため
に−回に例えば１０００個のＩＣを試験するものとする
と延べで４０００個分のＩＣを試験しなければならなく
なる。この結果試験に要する時間が長くなり多量にＩＣ
を試験しなければならない要求に対して障害となってい
る。"Problems to be Solved by the Invention" As mentioned above, the conventional method of grading ICIs under test according to access time is to sequentially shift the delay time of one strobe pulse STB. For example, when dividing into four grades as mentioned above, the test must be conducted four times. For this reason, if, for example, 1000 ICs are to be tested each time, a total of 4000 ICs must be tested. As a result, the time required for testing becomes longer and a large amount of IC is required.
This poses an impediment to the requirement to test

「問題点を解決するための手段」 この発明では論理比較器３の比較結果を取込む記憶手段
を複数設け、この複数の記憶手段に遅延時間が異なるス
トローブパルスを与え、どのストローブパルスによって
良を取込んだかを判定することにより被試験ＩＣのアク
セスタイムの等級分けを行なうように構成したものであ
る。"Means for Solving the Problem" In the present invention, a plurality of storage means are provided to receive the comparison results of the logical comparator 3, strobe pulses with different delay times are applied to the plurality of storage means, and which strobe pulse is used to determine the quality. The access time of the IC under test is classified by determining whether the IC has been taken in or not.

従ってこの発明によれば一度に複数の等級分けを行なう
ことができ試験の回数を少なくすることができる。Therefore, according to the present invention, a plurality of grades can be performed at once, and the number of tests can be reduced.

「発明の実施例」 第１図にこの発明の一実施例を示す。第１図において１
は被試験ＩＣ１２人はパターン発生器、２Ｂは期待値パ
ターン発生器、２Ｃはストローブパルス発生器、３は論
理比較器、６は読込ゲート、７は等級判定手段を示して
いることは従来と同じである。"Embodiment of the Invention" FIG. 1 shows an embodiment of the invention. In Figure 1, 1
12 ICs under test are pattern generators, 2B is an expected value pattern generator, 2C is a strobe pulse generator, 3 is a logic comparator, 6 is a read gate, and 7 is the grade determination means, which is the same as before. It is.

この発明においては論理比較器３の出力側に複数の記憶
手段を設けた構造を特徴とするものである。この例では
二つの記憶手段４１と４２を設けた場合を示す。二つの
記憶手段４１と４２には１回目の試験では遅延時間が第
２図ＣとＤに示すτｌとτ２のストローブパルス５ＴＢ
１　と５ＴＢ２を与える。２回目の試験では第２図Ｅと
Ｆに示す遅延時間τ３とて４を持つストローブパルス５
ＴＢ１／と５ＴＢ２′を与える。The present invention is characterized by a structure in which a plurality of storage means are provided on the output side of the logical comparator 3. This example shows a case where two storage means 41 and 42 are provided. In the first test, the two storage means 41 and 42 store strobe pulses of 5TB with delay times τl and τ2 as shown in FIG. 2C and D.
Give 1 and 5TB2. In the second test, strobe pulses 5 with delay times τ3 and 4 as shown in Fig. 2E and F are used.
Give TB1/ and 5TB2'.

「発明の動作」 この結果この発明によるＩＣ試験装置によれば１回目の
試験で被試験ＩＣＩのアクセスタイムｔはｔくτ１とτ
１＜ｔ〈τ２と、ｔ〉τ２の三つの等級分けを行なうこ
とができる。"Operation of the Invention" As a result, according to the IC testing apparatus according to the present invention, the access time t of the ICI under test in the first test is t, τ1, and τ.
Three classifications can be made: 1<t<τ2 and t>τ2.

１回目の試験結果がｔ〈τ】とτ１〈ｔ〈τ２に判定し
た場合はその素子は等級が決定されるから次回の試験対
称から外される。If the first test result is determined to be t<τ] and τ1<t<τ2, the grade of that element is determined and it is removed from the next test.

二回目の試験ではストローブパルスの遅延時間を第２図
ＥとＦに示すようにて３とτ４を持つストローブパルス
ＳＴＢ、’、５ＴＢ２’にし、１回目の試験と２回目の
試験でｔくτ１　、τ＋＜１＜τ２゜τ２くｔ〈τ３．
τ３くｔ〈τ４．ｔ〉τ４の５等級に分類する。In the second test, the delay time of the strobe pulse is set to STB,',5TB2' with strobe pulse delay time 3 and τ4 as shown in Fig. 2E and F, and in the first and second tests, t and τ1 are set. , τ+<1<τ2゜τ2×t<τ3.
τ3kut〈τ4. Classified into 5 grades of t>τ4.

この分類はアクセスタイム判定手段７によって行なわれ
る。アクセスタイム判定手段７は読込ゲート６Ａと６Ｂ
の出力が第１回目の試験のとき６Ａと６Ｂが共にＨ論理
であればそのときの被試験ＩＣ１のアクセスタイムｔは
ｔくτｌであり１等級に分類する。This classification is performed by the access time determining means 7. The access time determination means 7 includes reading gates 6A and 6B.
If the outputs of 6A and 6B are both H logic during the first test, the access time t of the IC 1 under test at that time is t<τl, and it is classified as 1st grade.

７１：た１回目の試験で読込ゲート６ＡがＬ論理を出力
し、読込ゲート６ＢがＨ論理名ト曇幕ｉを出力した場合
はアクセスタイムｔＨτ１〈ｔくτ２であり判定手段７
は２等級と判定する。また１回目の試験で読込ゲー）６
Ａと６Ｂの双方がＬ論理全出力した場合はアクセスタイ
ムｔはｔ〉τ２に分類され次の試験に回わされる。71: In the first test, if the read gate 6A outputs L logic and the read gate 6B outputs H logic name to cloud screen i, the access time tHτ1<t×τ2, and the determination means 7
is judged to be grade 2. Also, the first exam was a reading game) 6
When both A and 6B output full L logic, the access time t is classified as t>τ2 and is passed to the next test.

２回目の試験は１回目の試験で等級が決定されなかった
ＩＣだけを試験する。つまり２回目の試験において読込
ゲート６Ａと６Ｂが共にＨ論理を出力した場合はアクセ
スタイムｔはτ２〈ｔ〈τ３に分類し、３等級と判定す
る。また読込ゲート６ＡがＬ論理を出力し、６ＢがＨ論
理を出力した場合はアクセスタイムｔはτ３〈ｔくτ４
に分類し、４等級と判定する。２回目の試験において読
込ゲ・−ト５　Ａと６Ｂが共にＬ論理を出力した場合は
アクセスタイムｔはｔ〉τ４と判定し不良と判定する。The second test tests only those ICs whose grades were not determined in the first test. That is, if both read gates 6A and 6B output H logic in the second test, the access time t is classified as τ2<t<τ3, and is determined to be grade 3. Furthermore, when the read gate 6A outputs L logic and the read gate 6B outputs H logic, the access time t is τ3<t×τ4
It is classified as 4th grade. In the second test, if read gates 5A and 6B both output L logic, the access time t is determined to be t>τ4, and it is determined to be defective.

「発明の効果」 以上説明したようにこの発明によれば一度に複数のアク
セスタイムの等級分けを行なうことができるから、短時
間に多くのＩＣを試験することができる効果が得られる
。"Effects of the Invention" As explained above, according to the present invention, it is possible to classify multiple access times at once, and therefore it is possible to test many ICs in a short time.

「発明の変形実施例」 第１図では記憶手段を二つ設けた場合を説明したが、２
個以上の記憶手段を設けてもよい。例えば４個の記憶手
段を設けることにより一度に４つの等級分けを行なうこ
とができる。"Modified embodiment of the invention" In Fig. 1, the case where two storage means are provided is explained.
More than one storage means may be provided. For example, four gradings can be performed at once by providing four storage means.

また上述では被試験ＩＣとしてＲＡＭを例示して説明し
たがＲＯＭ　、ＥＰＲＯＭ等の他のＩＣメモリを試験す
ることもできる。Further, in the above description, RAM was exemplified as the IC to be tested, but other IC memories such as ROM and EPROM can also be tested.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を説明するだめのブロック
図、第２図はこの発明によるＩＣ試験装置の動作を説明
するための波形図、第３図は従来のＩＣ試験装置を説明
するだめのブロック図、第４図は従来のＩＣ試験装置の
動作を説明するための波形図である。 １：被試験ＩＣ１２人：パターン発生器、２Ｂ＝期待値
パターン発生器、２Ｃニストロ一プパルス発生器、３：
論理比較器、４１，４２：記憶手段、５：遅延回路、６
Ａ、６Ｂ：読込ゲート、７：アクセスタイム判定手段。FIG. 1 is a block diagram for explaining an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of an IC test device according to the present invention, and FIG. 3 is a diagram for explaining a conventional IC test device. The block diagram in FIG. 4 is a waveform diagram for explaining the operation of the conventional IC testing device. 1: IC under test 12 people: pattern generator, 2B = expected value pattern generator, 2C Nistro pulse generator, 3:
Logical comparator, 41, 42: Storage means, 5: Delay circuit, 6
A, 6B: Read gate, 7: Access time determination means.

Claims (1)

【特許請求の範囲】[Claims] （１）Ａ、被試験ＩＣにパターン信号を与えるパターン
発生器と、 Ｂ、被試験ＩＣの応答出力に対応する期待値パターン信
号を発生する期待値パターン発生器と、 Ｃ、被試験ＩＣの応答出力と期待値パターン信号とを比
較する論理比較器と、 Ｄ、この論理比較器の比較結果を異なるタイミングで取
込む複数の記憶手段と、 Ｅ、この複数の記憶手段の記憶結果から被試験ＩＣのア
クセスタイムの判別を行なうアクセスタイム判定手段と
、 から成るＩＣ試験装置。(1) A. A pattern generator that provides a pattern signal to the IC under test. B. An expected value pattern generator that generates an expected value pattern signal corresponding to the response output of the IC under test. C. Response of the IC under test. A logical comparator that compares the output with an expected value pattern signal; D. A plurality of storage means that capture the comparison results of this logical comparator at different timings; E. An IC under test from the storage results of the plurality of storage means. An IC testing device comprising: access time determining means for determining the access time of an IC.