JPS61221845A - Producing system for invalidated address of buffer memory - Google Patents
Producing system for invalidated address of buffer memoryInfo
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- JPS61221845A JPS61221845A JP60043404A JP4340485A JPS61221845A JP S61221845 A JPS61221845 A JP S61221845A JP 60043404 A JP60043404 A JP 60043404A JP 4340485 A JP4340485 A JP 4340485A JP S61221845 A JPS61221845 A JP S61221845A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
一般に、中央処理装置（ＣＰＵ） 、チャネル処理装置
（ＣＨＰ ）からの主記憶装置ｆｆｉ （ＭＳＵ ）へ
のアクセス要求単位は、バッファメモリのプロ、ツタサ
イズよりも小さく、主記憶制御装置（ＭＣＵ ’）が主
記憶装置（ＭＳＵ ）へ送出するアクセス要求単位に等
しいか、又は大きいことに着目して、主記憶制御装ｉ
（ＭＣＵ ）からの主記憶装置（ＭＳｔｌ ”）に対す
る書き込みアクセス要求単位が、主記憶装置（ＭＳＵ
）を連続してアクセスする場合、該連続したアクセスの
アドレスからバッファメモリのブロックアドレスを検出
して、同一ブロック内アドレスならば、各中央処理装置
（ＣＰＵ）での無効化処理の為の無効化アドレスの送出
（Ｂｌ処理）を一度で済ませるようにしたものである。[Detailed Description of the Invention] [Summary] Generally, the unit of an access request from the central processing unit (CPU) or channel processing unit (CHP) to the main storage device ffi (MSU) is smaller than the size of the buffer memory. , the main memory controller i
(MCU) to the main memory (MStl ”) is a write access request unit from the main memory (MSU
), the block address of the buffer memory is detected from the addresses of the consecutive accesses, and if the address is within the same block, it is invalidated for invalidation processing in each central processing unit (CPU). This allows address sending (Bl processing) to be completed only once.
本発明は、バッファメモリを備えた複数の中央処理袋！
（ＣＰＵ）と、複数のチャネル処理装置（Ｃ）ＩＰ）と
、主記憶装置（ＭＳＵ ） 、及び主記憶制御装置（Ｍ
ＣＵ ）からなる情報処理システムにおいて、１つの処
理装置が主記憶装置（ＭＳＵ ）に対する書き込みアク
セスを連続して行った時、他の中央処理装置（ＣＰＵ）
が持つバッファメモリの当該データブロックを無効化す
る時の無効化アドレス生成方式に関する。The present invention provides a plurality of central processing bags equipped with buffer memories!
(CPU), a plurality of channel processing units (C) IP), a main storage unit (MSU), and a main storage control unit (MSU).
In an information processing system consisting of a central processing unit (CU), when one processing unit continuously performs write access to the main storage unit (MSU), other central processing units (CPU)
This invention relates to an invalidation address generation method when invalidating a data block in a buffer memory held by a computer.
一般に、中央処理装置（ＣＰＵ）には、主記憶装置（Ｍ
ＳＵ ＞に対する見掛は上のアクセスタイムを短くして
、処理能力を向上させることを目的として、バッファメ
モリ （キャッシュメモリ）が備えられている。Generally, a central processing unit (CPU) has a main memory (M
A buffer memory (cache memory) is provided for the purpose of shortening the apparent access time for SU> and improving processing performance.
複数個の中央処理装置（ＣＰＵ） 、チャネル処理装置
（ＣＩ（Ｐ ’）とを有する情報処理システムにおいて
は、他の中央処理装置（ＣＰＵ） 、又はチャネル処理
装置（ＣＦＩＰ ）が主記憶装置（ＭＳＵ ）の内容を
書き替えた場合、該バッファメモリの内容をブロック単
位（例えば、３２バイト６４バイト）で更新する必要が
あるが、該更新動作としては、一度該ブロックの無効化
を行った後、本中央処理装置（ＣＰＵ）がその内容を必
要とする時点で、再びロードする方式が一般的に採られ
ている。In an information processing system having multiple central processing units (CPUs) and channel processing units (CI(P')), other central processing units (CPUs) or channel processing units (CFIPs) are connected to the main storage unit (MSU). ), it is necessary to update the contents of the buffer memory in block units (for example, 32 bytes and 64 bytes), but the update operation requires that after invalidating the block, A method is generally adopted in which the contents are loaded again when the central processing unit (CPU) needs the contents.
上記無効化（ＢＩ）処理は、例えば、ある中央処理装置
（ＣＰＵ）が主記憶装置（ＭＳＵ ）の内容を書き替え
ると、主記憶制御装置（ＭＣＵ ）はそのアドレスを無
効化（Ｂｌ）アドレスとして、他の総ての中央処理装置
（ＣＰＵ）へ送出する処理である。In the above invalidation (BI) process, for example, when a certain central processing unit (CPU) rewrites the contents of the main storage unit (MSU), the main memory control unit (MCU) uses that address as an invalidation (BI) address. , is a process that is sent to all other central processing units (CPUs).
各中央処理装置（ＣＰＵ）は受は取ったアドレスでバッ
ファメモリを参照し、そのアドレスに対応するデータブ
ロックがロードされていると、該ブロックを無効化する
と云う処理を行う。Each central processing unit (CPU) refers to the buffer memory using the received address, and if a data block corresponding to that address has been loaded, it performs processing to invalidate the block.
各中央処理装置（ＣＰＵ）における上記無効化処理の為
のバッファメモリ参照は、該中央処理装置（ＣＰＵ）の
処理速度を低下させる作用があるので、該無効化処理に
よって中央処理装置（ＣＰＵ）の処理速度が低下するの
を防ぐ為には、該無効化処理の為のバッファメモリ参照
頻度を低くすることが要求される。Referring to the buffer memory for the above-mentioned invalidation processing in each central processing unit (CPU) has the effect of reducing the processing speed of the central processing unit (CPU), so the invalidation processing causes the central processing unit (CPU) to In order to prevent the processing speed from decreasing, it is required to reduce the frequency of reference to the buffer memory for the invalidation process.
第４図は、バッファメモリを備えた中央処理装置（ＣＰ
Ｕ）を複数個有する情報処理システムのシステム構成の
概略を示したもので、主記憶制御装置（以下、ＭＣＩと
云う）２は、各処理装置１からのアクセス要求を、該処
理装置に対応するボートで受は付け、優先順位選択回路
による優先順位に従って、該ボートから１つ宛アクセス
要求を選択し、主記憶装置（以下、ＭＳＵと云う）３に
起動をかけるように動作する。FIG. 4 shows a central processing unit (CP) equipped with a buffer memory.
A main memory control unit (hereinafter referred to as MCI) 2 handles access requests from each processing device 1 in a manner that corresponds to the processing device. The port accepts the request, selects one destination access request from the port according to the priority determined by the priority selection circuit, and activates the main storage unit (hereinafter referred to as MSU) 3.
一般に、各中央処理装置（ＣＰＵ） 、チャネル処理装
置（ＣＩＩＰ ’） １からのＭＣＵ ２へのアクセス
要求単位（アクセスＡ）は、バッファメモリのブロック
サイズより小さく 、ＭＣＵ ２がＭＳＵ ３へ出すア
クセス要求単位（アクセスＢ）に等しいか、又は大きい
５従って、従来方式においては、各処理装置１から、Ｍ
Ｃｔｌ ２へアクセス要求を送出した場合、ＭＣＵ ２
はＭＳＵ ３を連続して起動することがある。Generally, the access request unit (access A) from each central processing unit (CPU) or channel processing unit (CIIP') 1 to MCU 2 is smaller than the block size of the buffer memory, and the access request issued by MCU 2 to MSU 3 is smaller than the buffer memory block size. 5 equal to or greater than the unit (access B) Therefore, in the conventional method, from each processing device 1, M
When an access request is sent to Ctl 2, MCU 2
may start MSU 3 consecutively.
第５図は、従来方式によるＭＣＵ ２の概略をブロック
図で示したもので、各処理装置（１−ｎ）１からのアク
セス要求を、該処理装置に対応するボート２０で受は付
けると、優先順位選択回路２１によって、優先順位に従
って、該ボート２０から１つ宛該アクセスを選択し、Ｍ
ＳＵ ３に対して起動をかけると共に、パイプライン２
２に該アクセス情報を投入する。FIG. 5 is a block diagram showing an outline of the MCU 2 according to the conventional method. When an access request from each processing device (1-n) 1 is received by a boat 20 corresponding to the processing device, The priority selection circuit 21 selects one access from the boats 20 according to the priority, and
In addition to starting SU 3, pipeline 2
The access information is entered in 2.
今、ＭＣＵ ２がＭＳＵ ３に起動をかけるアクセス単
位がｎバイトで、各処理装置（１〜ｎ）１からＭＣＩ２
に対しては、連続する２ｎバイトの書き込みを要求する
アクセスがあるとする。Now, the access unit in which MCU 2 activates MSU 3 is n bytes, and each processing unit (1 to n) 1 to MCI 2
Assume that there is an access requesting writing of 2n consecutive bytes to .
ＭＣＵ ２において、優先順位選択回路２１で、この２
ｎバイトの書き込みアクセスを選択した時、連続して２
回ＭＳＵ ３を起動し、同時にパイプライン２２にも該
アクセス情報を連続２回投入する。従って、該パイプラ
イン２２には該アクセス要求のｎバイト単位のアドレス
を含む制御情報が保持されていることになる。In the MCU 2, the priority selection circuit 21 selects these two
When n-byte write access is selected, 2 consecutive
At the same time, the access information is input to the pipeline 22 twice in succession. Therefore, the pipeline 22 holds control information including the n-byte address of the access request.
バッファ無効化アドレス生成処理（以下、ＢＩ処理と云
う）部２３は、該Ｂｌ処理を行うタイミングで、パイプ
ライン２２より該書き込みアクセスのアドレスを選択し
、そのブロックアドレスを、当該書き込みアクセスを要
求した中央処理装置（ＣＰＵ） １と異なる他の中央処
理装置（ＣＰＵ） １に対して、バッファ無効化アドレ
ス（以下、ＢＩアドレスと云う）として送出する。The buffer invalidation address generation processing (hereinafter referred to as BI processing) unit 23 selects the address for the write access from the pipeline 22 at the timing of performing the BI processing, and uses that block address as the block address requested for the write access. It is sent as a buffer invalidation address (hereinafter referred to as BI address) to another central processing unit (CPU) 1 different from the central processing unit (CPU) 1.
該ＢＩアドレスを受信した各中央処理装置（ＣＰＵ）１
においては、該ＢＩアドレスを使用して、自装置内のバ
ッファメモリを参照し、当該ブロックアドレスのデータ
が存在すると、該ブロックに対応するタグ部のバリッド
ピット（Ｖ ）を無効化する。Each central processing unit (CPU) 1 that received the BI address
uses the BI address to refer to the buffer memory within the own device, and if data of the block address exists, invalidates the valid pit (V) of the tag portion corresponding to the block.
従って、従来方式においては、ＭＣＵ ２は連続した書
き込みアクセスがあると、各中央処理装置（ＣＰＩ）
１に対して、Ｂｌアドレスを複数回（本例では、２回）
送出することになり、該Ｂｌアドレスが同一ブロック内
のアドレスに対するものであると、同一ブロックに対し
て、複数回ＢＩ処理を行う場合が起こりうろことになる
。Therefore, in the conventional method, when there are consecutive write accesses, MCU 2 writes to each central processing unit (CPI).
1, the Bl address multiple times (in this example, twice)
If the Bl address is for an address within the same block, BI processing may be performed multiple times for the same block.
前述のように、処理装置１からＭＣＵ ２へのアクセス
要求単位は、バッファメモリのブロックサイズより小さ
く 、ＭＣＵ ２力＜ＭＳＵ ３へ出すアクセス要求単
位に等しいか、又は大きいので、実際に同一ブロックを
複数回アクセスする頻度は無視できないものとなる。As mentioned above, the unit of access request from processing device 1 to MCU 2 is smaller than the block size of the buffer memory, and is equal to or larger than the unit of access request issued to MCU 2 < MSU 3, so it is difficult to actually access the same block. The frequency of multiple accesses cannot be ignored.
又、各中央処理装置（ＣＰＵ）における上記無効化処理
の為のバッファメモリの参照は、当該中央処理装置（Ｃ
ＰＵ） １の処理速度を低下させる作用があるので、一
度無効化処理を施したブロックに対する無駄な無効化処
理は、該中央処理装置（ＣＰＵ） １にとって大きな損
失となる問題があった。In addition, reference to the buffer memory for the above invalidation process in each central processing unit (CPU) is performed by the central processing unit (CPU).
Since this has the effect of reducing the processing speed of the central processing unit (CPU) 1, there is a problem in that unnecessary invalidation processing for a block that has been once invalidated results in a large loss for the central processing unit (CPU) 1.
本発明は上記従来の欠点に鑑み、中央処理装置（ＣＰＵ
）のバッファメモリの同一ブロックに対する、前記旧処
理を効率化して、該中央処理装置（ＣＰＩＩ）での無効
化処理の為のバッファメモリ参照頻度を減らし、処理能
力の向上を図る方法を提供することを目的とするもので
ある。In view of the above-mentioned conventional drawbacks, the present invention provides a central processing unit (CPU)
) to improve the efficiency of the old processing for the same block of buffer memory, reduce the frequency of reference to the buffer memory for invalidation processing in the central processing unit (CPII), and improve processing capacity. The purpose is to
第１図は本発明のＢＩ処理機構の原理ブロック図を示し
たもので、ＭＣ１ｌ ２のパイプラインに投入されてい
るＭＳＵ ３に対する書き込みアクセスのアドレスから
、バッファメモリの同一ブロックに対するアドレスを検
出する回路（ＤＥＴ ） ２４を設け、該検出回路ＣＤ
ＥＴ ）２４によって、連続した書き込みアクセスが同
一ブロックに対するものであることを検知した時には、
検知信号りによってＢｌ処理部２３を制御し、ＢＩアド
レスの送出が一度で済むように構成されている。FIG. 1 shows a principle block diagram of the BI processing mechanism of the present invention, in which a circuit detects an address for the same block in the buffer memory from the address of a write access to MSU 3 input into the pipeline of MC 1l 2. (DET) 24 is provided, and the detection circuit CD
ET ) 24 detects that consecutive write accesses are to the same block,
The BI processing unit 23 is controlled by the detection signal, and the BI address is configured to be sent only once.
即ち、本発明によれば、ＭＣＵ ２からｌ’ｌｓＵ ３
に対する連続した書き込みアクセスのブロックアドレス
が、同一ブロックに対するものであると、各中央処理装
置（ＣＰＵ） １に対するＢＩアドレスの送出を一度に
済ませるように制御されるので、各中央処理装置（ＣＰ
Ｕ） １において、バッファメモリを無効化する為のバ
ッファメモリに対する参照頻度が減り、該中央処理装置
（ＣＰＵ） １の処理速度を向上させることができる効
果がある。That is, according to the invention, from MCU 2 to l'lsU 3
If the block addresses of consecutive write accesses are to the same block, the control is such that the BI address is sent to each central processing unit (CPU) 1 at once.
U) In 1, the frequency of reference to the buffer memory for invalidating the buffer memory is reduced, and the processing speed of the central processing unit (CPU) 1 can be improved.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例をブロック図で示したもので
あり、第３図は本発明の他の実施例をブロック図で示し
たものである。本図において、第５図と同じ符号は同じ
対象物を示し、第２図におけるアドレス比較回路２４゛
、及び第３図におけるパイプライン２２のフラグビット
２２０．及びｒ２ｎバイト書き込みアクセス検出回路」
２４”が本発明を実施するのに必要な機能ブロックであ
る。FIG. 2 is a block diagram showing one embodiment of the present invention, and FIG. 3 is a block diagram showing another embodiment of the present invention. In this figure, the same reference numerals as in FIG. 5 indicate the same objects, such as the address comparison circuit 24' in FIG. 2 and the flag bit 220 of the pipeline 22 in FIG. 3. and r2n byte write access detection circuit”
24'' are functional blocks necessary to implement the present invention.
本実施例においても、ＭＣＵ ２がＭＳＵ ３に起動を
かけるアクセス単位がｎバイトで、各処理装置ｌからＭ
Ｃ１ｌ ２に対しては、連続する２ｎバイトの書き込み
を要求するアクセスがあるものとする。In this embodiment as well, the unit of access from which MCU 2 activates MSU 3 is n bytes, and each processing unit l to M
Assume that there is an access to C1l2 that requests writing of 2n consecutive bytes.
先ず、第２図の実施例について、上記アドレス比較回路
２４゛の動作を中心に説明する。First, the embodiment shown in FIG. 2 will be described with a focus on the operation of the address comparison circuit 24'.
Ｂｌ処理部２３においては、ＢＩ処理を行うタイミング
で、パイプライン２２から書き込みアクセスのアドレス
を選択してくる時に、アドレス比較回路２４”において
、一つ前の書き込みアクセスのアドレス比較して、若し
該２つの書き込みアクセスのアドレスが、バッファメモ
リの同一ブロック内アドレスであることを検知すると、
制御信号Ｃによって、各中央処理装置（ＣＰＵ） １に
対するＢｌアドレスの送出を抑止するように制御する。In the Bl processing unit 23, when an address for write access is selected from the pipeline 22 at the timing of performing BI processing, the address comparison circuit 24'' compares the address of the previous write access, and When it is detected that the addresses of the two write accesses are within the same block of the buffer memory,
Control signal C is used to suppress the sending of Bl addresses to each central processing unit (CPU) 1.
次に、第３図の実施例について、「２ｎバイト書き込み
アクセス検出回路」２４”の動作を中心に説明する。Next, the embodiment of FIG. 3 will be explained, focusing on the operation of the "2n byte write access detection circuit"24''.
先ず、ＭＣＵ ２は優先順位選択回路２１において、上
記２ｎバイトの書き込みアクセスを選択した時、ＭＳ［
Ｉ ３に対するアクセスを１回起動する。First, when the MCU 2 selects the above 2n byte write access in the priority selection circuit 21, the MCU 2 selects the write access of the 2n bytes.
Activate access to I3 once.
この時、該書き込みアクセスの「オペコード」で、２ｎ
バイト書き込みアクセスが指定され、ＭＳＵ３は当該２
０バイトの書き込み処理を行うものとする。At this time, the "opcode" of the write access is 2n
Byte write access is specified and MSU3
Assume that 0 byte write processing is performed.
一方、パイプライン２２には、該アクセス情報と共に、
該アクセスが２ｎバイトの書き込みアクセスであること
を示すフラグ２２０が投入される。（このフラグは、種
々の制御情報として使用される）Ｂｌ処理部２３におい
て、Ｂｌ処理を行うタイミングで、パイプラインから書
き込みアクセスのアドレスを選択する時、上記ｒ２ｎバ
イト書き込みアクセス検出回路」２４”では、上記フラ
グを見て２ｎバイトの書き込みアクセスであることを認
識し、Ｂｌ処理部２３に制御信号Ｂｌを送出するので、
該ＢＩ処理部２３では、該書き込みアドレスからブロッ
クアドレスを抽出して、−回のＢｌアドレスの送出を行
うように機能する。On the other hand, in the pipeline 22, along with the access information,
A flag 220 is thrown indicating that the access is a 2n byte write access. (This flag is used as various control information) When the Bl processing unit 23 selects a write access address from the pipeline at the timing of Bl processing, the r2n byte write access detection circuit "24" , recognizes that it is a write access of 2n bytes by looking at the above flag, and sends a control signal Bl to the Bl processing unit 23, so that
The BI processing unit 23 functions to extract a block address from the write address and send the Bl address - times.
このように９本発明においては、各処理装置からのＭＣ
Ｕ ２に対するアクセスが、連続した書き込みアクセス
の時、パイプラインに投入されている書き込みアドレス
、又はフラグビット等から、バッファメモリの同一ブロ
ックに対する書き込みアクセスであることを検知して、
各中央処理装置（ＣＰＵ） ｉに対するＢＩアドレスの
送出を一度に済ませるようにする所に特徴がある。In this way, in the present invention, the MC from each processing device is
When the access to U2 is a continuous write access, it is detected from the write address input to the pipeline or the flag bit, etc. that it is a write access to the same block of the buffer memory,
The feature is that the BI address is sent to each central processing unit (CPU) i at once.
以上、詳細に説明したように、本発明のバッファメモリ
無効化処理方式は、主記憶制御装置（ＭＣＵ）２から主
記憶装置（ＭＳＵ ） ３に対する連続した書き込みア
クセスのブロックアドレスが、同一ブロックに対するも
のであると、各中央処理装置（ＣＰＵ） １に対するＢ
ｌアドレスの送出を一度に済ま垂るように制御されるの
で、各中央処理装置（ＣＰＵ）１において、バッファメ
モリを無効化する為のバッファメモリに対する参照頻度
が減り、該中央処理装置（ＣＰＵ） １の処理速度を向
上させることができる効果がある。As described above in detail, the buffer memory invalidation processing method of the present invention is such that block addresses of consecutive write accesses from the main memory control unit (MCU) 2 to the main memory unit (MSU) 3 are for the same block. , B for each central processing unit (CPU) 1
Since the control is such that the sending of l addresses is completed at once, the frequency of reference to the buffer memory for invalidating the buffer memory is reduced in each central processing unit (CPU) 1, and This has the effect of improving the processing speed of No. 1.
第１図は本発明のＢｌアドレス送出機構の原理ブロック
図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は本発明の他の実施例をブロック図で示した図。
第４図は一般の情報処理システムの概略構成図。
第５図は従来方式による主記憶制御装置（ＭＣＩ＋ ）
の概略図。
である。
図面において、
１は中央処理装置（ＣＰＵ） 、処理装置（１〜ｎ）。
２は主記憶制御装置（１’ｌｃＵ ）。
３は主記憶装置（ＭＳＵ） 。
２０はボート２１は優先順位選択回路。
２２はパイプライン、２３はＢｌ処理部。
２４は同一アドレス検出回路（ＤＥＴ ）。
２４゛ はアドレス比較回路。
２４″はｒ２ｎバイト書き込みアクセス検出回路」２２
０はフラグビット。
をそれぞれ示す。
序（ご■のＥ３Ｉ’７ドレス江ム２碌′専の原ην）゛
ロッ７凹茅 １ 図FIG. 1 is a principle block diagram of the Bl address sending mechanism of the present invention. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 3 is a block diagram showing another embodiment of the present invention. FIG. 4 is a schematic configuration diagram of a general information processing system. Figure 5 shows a conventional main memory control unit (MCI+)
Schematic diagram. It is. In the drawings, 1 represents a central processing unit (CPU) and processing devices (1 to n). 2 is a main memory control unit (1'lcU). 3 is the main storage unit (MSU). 20 is a boat 21 is a priority selection circuit. 22 is a pipeline, and 23 is a Bl processing section. 24 is a same address detection circuit (DET). 24゛ is an address comparison circuit. 24" is r2n byte write access detection circuit"22
0 is a flag bit. are shown respectively. Introduction (E3I'7 Dress Emu 2'Special Original ην) ゛Rot 7 Concave 1 Figure
Claims (1)
置（ＣＰＵ）と、複数のチャネル装置（ＣＨ）を制御す
るチャネル処理装置（ＣＨＰ）と、主記憶装置（ＭＳＵ
）と、主記憶アクセス制御並びに中央処理装置（ＣＰＵ
）とチャネル処理装置（ＣＨＰ）間のインタフェース制
御を行う主記憶制御装置（ＭＣＵ）からなり、 １つの処理装置が主記憶装置（ＭＳＵ）の内容を書き替
えた場合、他の中央処理装置（ＣＰＵ）が自分の持つバ
ッファメモリ内の当該データブロックを無効化するのに
、主記憶制御装置（ＭＣＵ）が該無効化すべきブロック
のアドレスを該中央処理装置（ＣＰＵ）に対し、無効化
（ＢＩ）アドレスとして送出する処理（ＢＩ処理）を行
う機能を備えた情報処理システムにおいて、 上記１つの処理装置からの主記憶装置（ＭＳＵ）への書
き込みアクセス要求が、該主記憶装置（ＭＳＵ）を連続
してアクセスする場合、該書き込みアクセスのアドレス
から、バッファメモリの同一ブロックに対するアドレス
であることを検出する手段（２４）を設け、該検出手段
（２４）から上記書き込みアクセスが同一ブロックに対
する書き込みアクセスであることが検出された時、各中
央処理装置（ＣＰＵ）に対する上記ＢＩ処理を一度で済
ませるように制御することを特徴とするバッファメモリ
無効化アドレス生成方式。[Claims] At least a plurality of central processing units (CPUs) equipped with buffer memories, a channel processing unit (CHP) that controls a plurality of channel units (CH), and a main storage unit (MSU).
), main memory access control and central processing unit (CPU
) and a channel processing unit (CHP), and if one processing unit rewrites the contents of the main storage unit (MSU), the other central processing unit (CPU) ) invalidates the data block in its own buffer memory, the main memory control unit (MCU) sends the address of the block to be invalidated to the central processing unit (CPU) via invalidation (BI). In an information processing system that is equipped with a function to perform processing (BI processing) that is sent as an address, a write access request to the main storage unit (MSU) from one of the above-mentioned processing units continuously writes the main storage unit (MSU). When the write access is performed, a means (24) is provided for detecting from the address of the write access that the address is to the same block of the buffer memory, and the detecting means (24) detects that the write access is a write access to the same block. A buffer memory invalidation address generation method is characterized in that when this is detected, the BI processing for each central processing unit (CPU) is controlled to be completed at once.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043404A JPH071487B2 (en) | 1985-03-05 | 1985-03-05 | Buffer memory invalidation address generation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043404A JPH071487B2 (en) | 1985-03-05 | 1985-03-05 | Buffer memory invalidation address generation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221845A true JPS61221845A (en) | 1986-10-02 |
| JPH071487B2 JPH071487B2 (en) | 1995-01-11 |
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ID=12662824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043404A Expired - Fee Related JPH071487B2 (en) | 1985-03-05 | 1985-03-05 | Buffer memory invalidation address generation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071487B2 (en) |
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| JPS5613576A (en) * | 1979-07-11 | 1981-02-09 | Fujitsu Ltd | Memory access control system |
| JPS57195375A (en) * | 1981-05-27 | 1982-12-01 | Mitsubishi Electric Corp | Channel controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155457A (en) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Memory access control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH071487B2 (en) | 1995-01-11 |
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