JPS61216471A - 双方向性サイリスタの製造方法 - Google Patents
双方向性サイリスタの製造方法Info
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- JPS61216471A JPS61216471A JP5781185A JP5781185A JPS61216471A JP S61216471 A JPS61216471 A JP S61216471A JP 5781185 A JP5781185 A JP 5781185A JP 5781185 A JP5781185 A JP 5781185A JP S61216471 A JPS61216471 A JP S61216471A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66386—Bidirectional thyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は双方向性サイリスタの製造方法に関する。
（従来の技術）
一般に、双方向性サイリスタ（以下トライアックと称す
）は交流電流の制御を行う電子スイッチとして家電製品
のそ一ター制御、温度制御等の回路に組込まれ利用され
ているが、近年、家電製品の高付加価値化、電力削減化
の動向の中でマイクロコンビ、−夕と組合わせた回路で
電子炊飯器。
）は交流電流の制御を行う電子スイッチとして家電製品
のそ一ター制御、温度制御等の回路に組込まれ利用され
ているが、近年、家電製品の高付加価値化、電力削減化
の動向の中でマイクロコンビ、−夕と組合わせた回路で
電子炊飯器。
電気洗濯機等に使用され始めている。この場合、マイク
ロコンビ、−夕の出力電流をトランジスタで増幅し、ト
ライアックのゲート入力信号電流１々Ｔとして用いられ
るのが一般的で、又はマイクロコンビ、−タ出力電流に
余裕があれば、直接トライアックのゲート端子へ接続さ
れる。いづれの場合も消費電力削減の意味ではゲート入
力信号電流ＩＧＴが小さい方が良い。
ロコンビ、−夕の出力電流をトランジスタで増幅し、ト
ライアックのゲート入力信号電流１々Ｔとして用いられ
るのが一般的で、又はマイクロコンビ、−タ出力電流に
余裕があれば、直接トライアックのゲート端子へ接続さ
れる。いづれの場合も消費電力削減の意味ではゲート入
力信号電流ＩＧＴが小さい方が良い。
一方、トライアックの特性の一つに転流時臨界オフ電圧
上昇率（ｄＶ／ｄｔ）ｃという項目があシ、交流電流制
御時の一方向に電流上所要時間流した後に逆電圧を印加
−した時、逆方向に電流が流れ出さない最低の電圧上昇
率を保証している。これは電流の流れる回路にＬ負荷が
ある場合には特に重要な項目で（ｄＶ／ｄ−ｔ）ｃの値
が不充分な時は逆電流が常時流れっばなしとなシ、電流
制御が不可能となる。
上昇率（ｄＶ／ｄｔ）ｃという項目があシ、交流電流制
御時の一方向に電流上所要時間流した後に逆電圧を印加
−した時、逆方向に電流が流れ出さない最低の電圧上昇
率を保証している。これは電流の流れる回路にＬ負荷が
ある場合には特に重要な項目で（ｄＶ／ｄ−ｔ）ｃの値
が不充分な時は逆電流が常時流れっばなしとなシ、電流
制御が不可能となる。
一般的１ｔＣ，ＩＧＴ ト（ｄ Ｖ／ｄ ｔ ） ｃ
Ｏ相ＷＪハＩＧＴが大きくなれば（ｄＶ／ｄｔ）ｃ耐量
は高くなる。
Ｏ相ＷＪハＩＧＴが大きくなれば（ｄＶ／ｄｔ）ｃ耐量
は高くなる。
従りて、トライアック設計の上では（ｄＶ／ｄｔ）Ｃ耐
食管確保しりつＩａ？−ｉｅ下げる事が有利となる。
食管確保しりつＩａ？−ｉｅ下げる事が有利となる。
マイクロコンビ、−夕との共用回路の中では（ｄＶ／ｄ
ｔ）ｃ≧ｌＧＶ／ａｓｆＩｏＴ≦１０ｍλノ特性が望ま
しい。
ｔ）ｃ≧ｌＧＶ／ａｓｆＩｏＴ≦１０ｍλノ特性が望ま
しい。
第１図はプレーナ盤トライアックの一例の断面図である
。
。
このトライブックは次のようにして製造される。
Ｎ＠シリコン基板１１にＰ型の絶縁層１２ｔ−設けてト
ライアック素子として分離しＰｆｉのベース領域１３．
１４及びＮ型エミッタ領域１５，１６゜１７１−形成後
ゲート電極１８及び電流を流すＴ工電極１９ 、 Ｔ、
電極２０ｔ−設けた後、絶縁層１２の中央を切ることに
よシ個々のチップが得られる。
ライアック素子として分離しＰｆｉのベース領域１３．
１４及びＮ型エミッタ領域１５，１６゜１７１−形成後
ゲート電極１８及び電流を流すＴ工電極１９ 、 Ｔ、
電極２０ｔ−設けた後、絶縁層１２の中央を切ることに
よシ個々のチップが得られる。
（発明が解決しようとする問題点）
トライブックのゲート入力信号電流Ｉ Ｇ？ Ｏｎｌ性
は、第１図のＰ型ベース領域１３．１４の不純物濃度及
びＮ型エミッタ領域１５，１６．１７の深さＸＪＮとＰ
型ベース領域１３．１４との深さＸＪＰの差（ｘ４ｔ）
と強い相関関係があＩ’ｌｌベース領域の平均電気伝導
度σとＸ１４の積に対して第２図に示す関係がある（エ
ミッタのパターン構造は同一として）。従うて、ＩＱ’
ｒ≦ＩＱｍＡｔ−満足する為にはσＸ Ｘ ３ ＠値１
１０ＸＩＯΩ 程度に制御すれば良い事となる。この場
合、σを下げる方法とＸＪｔｔ下げる方法の２通シの組
合わせとなるが％ＸＪ、 ｒｅ小さくし過ぎみとトライ
アックの阻止電圧特性に不利となる為ｂＸｊｔ値は１５
〜２５μｍ１平均値的には２０μｍが望ましい。従って
、σ値は５ （Ｑ 番ｅｓ ） とｔ、ｂ。一方、
（ｄＶ／ｄｔ）ｃ値としては同じく第２図にσ×ｘｊｔ
との相関を示しているが１０ｖ／μ３以上會得る為には
３０Ｘ１０ Ω 程度に押える必要がラシ相反する
状態であった。
は、第１図のＰ型ベース領域１３．１４の不純物濃度及
びＮ型エミッタ領域１５，１６．１７の深さＸＪＮとＰ
型ベース領域１３．１４との深さＸＪＰの差（ｘ４ｔ）
と強い相関関係があＩ’ｌｌベース領域の平均電気伝導
度σとＸ１４の積に対して第２図に示す関係がある（エ
ミッタのパターン構造は同一として）。従うて、ＩＱ’
ｒ≦ＩＱｍＡｔ−満足する為にはσＸ Ｘ ３ ＠値１
１０ＸＩＯΩ 程度に制御すれば良い事となる。この場
合、σを下げる方法とＸＪｔｔ下げる方法の２通シの組
合わせとなるが％ＸＪ、 ｒｅ小さくし過ぎみとトライ
アックの阻止電圧特性に不利となる為ｂＸｊｔ値は１５
〜２５μｍ１平均値的には２０μｍが望ましい。従って
、σ値は５ （Ｑ 番ｅｓ ） とｔ、ｂ。一方、
（ｄＶ／ｄｔ）ｃ値としては同じく第２図にσ×ｘｊｔ
との相関を示しているが１０ｖ／μ３以上會得る為には
３０Ｘ１０ Ω 程度に押える必要がラシ相反する
状態であった。
従来のトライブックの場合、上記不具合を改善する為Ｔ
□電極１９とゲート電極１８の間に電気的にはＴ１電極
、ゲート電極とは独立したＮ層を設けるとか、Ｔ１−ゲ
ート電極間のＰ裂ベース領域をエツチングする事によシ
Ｔ１電極−ゲート電極間抵抗を高めてＩｃＴ［ｔ−下げ
る提案がなされている。又、（ｄＶ／ｄｔ）ｃ ［を上
げる方策としてＮ型ベース領域１１の電子のライフタイ
ムを下げる事によシ可能な為、重金属の拡散（例えば金
）、電子線、ｒ線等の照射工程を付加する提案がなされ
ている。これらの場合、チップサイズが大きくなる事、
製造工程の追加等従来に較べ経済的に不利であるという
問題点がある。
□電極１９とゲート電極１８の間に電気的にはＴ１電極
、ゲート電極とは独立したＮ層を設けるとか、Ｔ１−ゲ
ート電極間のＰ裂ベース領域をエツチングする事によシ
Ｔ１電極−ゲート電極間抵抗を高めてＩｃＴ［ｔ−下げ
る提案がなされている。又、（ｄＶ／ｄｔ）ｃ ［を上
げる方策としてＮ型ベース領域１１の電子のライフタイ
ムを下げる事によシ可能な為、重金属の拡散（例えば金
）、電子線、ｒ線等の照射工程を付加する提案がなされ
ている。これらの場合、チップサイズが大きくなる事、
製造工程の追加等従来に較べ経済的に不利であるという
問題点がある。
本発明の目的は、上記問題点を解決し、ゲート入力信号
電流ｘｃ’ｒｔ−下げかつ転流時臨界オフ電圧上昇率（
ｄＶ／ｄｉ）ｃｌ［１−上げることのできる双方向性サ
イリスタの製造方法を提供することにある。
電流ｘｃ’ｒｔ−下げかつ転流時臨界オフ電圧上昇率（
ｄＶ／ｄｉ）ｃｌ［１−上げることのできる双方向性サ
イリスタの製造方法を提供することにある。
（問題点を解決するための手段）
本発明の双方向性サイリスタの製造方法は、−導電型半
導体基板に平均電気伝導率が５０国 以下の反対導電型
のベース領域を形成する工程と、前記ベース領域内に一
導電屋エミッタ領域をその下のベース幅が１５〜２５μ
ｍとなるように形成する工程と、少くとも最終の拡散工
程における熱冷却速度ｔ−２０〜ｂ 結晶欠陥を誘起せしめる工程とを含んで構成される。
導体基板に平均電気伝導率が５０国 以下の反対導電型
のベース領域を形成する工程と、前記ベース領域内に一
導電屋エミッタ領域をその下のベース幅が１５〜２５μ
ｍとなるように形成する工程と、少くとも最終の拡散工
程における熱冷却速度ｔ−２０〜ｂ 結晶欠陥を誘起せしめる工程とを含んで構成される。
（実施例）
次に、本発明の実施例について第１図を用いて説明する
。
。
まず、８塁シリコン基板１１にＰｆｉの絶縁層１２を設
けてトライブック素子とし、Ｐ型ベース領域１３．１４
１−形成する。ここで、Ｐ型入−ス層１３の平均電気伝
導度σｔ−２，５〜５（Ω・−） の範゛囲になるよう
に拡散を行う。次に、Ｎ型エミッタ領域１５，１６．ｌ
’ｌ拡散によシ形成する。このとき、Ｐ型ベース領域１
３．１４の深さｘｊｐとＮｆｉエミッタ領域１５，１６
．１７の深さＸＪＮとの深さの差ｘ４．が１５〜２５μ
ｍの範囲内に制御し、ｆｆ Ｘ Ｘ ３ ＠値ｔ−５〜
１０×１００ となるようにする。σ×ｘ□値の下限
は（ｄＶ／ｄ ｔ ） ｃ値の下限を押えるためのもの
である。
けてトライブック素子とし、Ｐ型ベース領域１３．１４
１−形成する。ここで、Ｐ型入−ス層１３の平均電気伝
導度σｔ−２，５〜５（Ω・−） の範゛囲になるよう
に拡散を行う。次に、Ｎ型エミッタ領域１５，１６．ｌ
’ｌ拡散によシ形成する。このとき、Ｐ型ベース領域１
３．１４の深さｘｊｐとＮｆｉエミッタ領域１５，１６
．１７の深さＸＪＮとの深さの差ｘ４．が１５〜２５μ
ｍの範囲内に制御し、ｆｆ Ｘ Ｘ ３ ＠値ｔ−５〜
１０×１００ となるようにする。σ×ｘ□値の下限
は（ｄＶ／ｄ ｔ ） ｃ値の下限を押えるためのもの
である。
（ｄＶ／ｄｔ）ｃ値を改善するため、最終拡散工程でシ
リコン基板ｔ−１１５０℃〜１２５０℃より冷却する際
、２０〜ｂ ン基板に熱歪みを与え、電子のライフタイムを低減する
。これによ）、（ｄＶ／ｄｔ）ｃ（［は、第２図に破線
で示したよりなσＸ Ｘ １ ＠との相関となシ、特性
が改善される。また、従来の製法と比べて工楊の追加が
ある訳でなく、経済的な欠点がない。
リコン基板ｔ−１１５０℃〜１２５０℃より冷却する際
、２０〜ｂ ン基板に熱歪みを与え、電子のライフタイムを低減する
。これによ）、（ｄＶ／ｄｔ）ｃ（［は、第２図に破線
で示したよりなσＸ Ｘ １ ＠との相関となシ、特性
が改善される。また、従来の製法と比べて工楊の追加が
ある訳でなく、経済的な欠点がない。
（発明の効果）
以上説明したように１本発明によれば、ゲート入力信号
電流を下げ、転流時臨界オフ電圧上昇率を上げることの
できる双方向性サイリスタを製造することができる。
電流を下げ、転流時臨界オフ電圧上昇率を上げることの
できる双方向性サイリスタを製造することができる。
第１図はプレーナー製双方向性サイリスタの一例の断面
図、第２図は本発明と従来の双方向性サイリスタの電気
的特性を示す特性図である。１１・・・・・・Ｎｆｆ１
シリコン基板（Ｎｉｌベース領域）、１２・・・・−ｐ
型絶縁分離層、１３．１４・・・・・・Ｐ型ベース領域
、１５，１６．１７・・・・・・Ｎ型エミッタ領域。 １８・・・・・・ゲート電極％ １９・・・・・・Ｔ８
８電極２０・・・・・・Ｔ２電極。
図、第２図は本発明と従来の双方向性サイリスタの電気
的特性を示す特性図である。１１・・・・・・Ｎｆｆ１
シリコン基板（Ｎｉｌベース領域）、１２・・・・−ｐ
型絶縁分離層、１３．１４・・・・・・Ｐ型ベース領域
、１５，１６．１７・・・・・・Ｎ型エミッタ領域。 １８・・・・・・ゲート電極％ １９・・・・・・Ｔ８
８電極２０・・・・・・Ｔ２電極。
Claims (1)
- 一導電型半導体基板に平均電気伝導率が５Ωｃｍ以下の
反対導電型のベース領域を形成する工程と、前記ベース
領域内に一導電型エミッタ領域をその下のベース幅が１
５〜２５μｍとなるように形成する工程と、少くとも最
終の拡散工程における熱冷却速度を２０〜８０℃／分に
して熱歪みによる結晶欠陥を誘起せしめる工程とを含む
ことを特徴とする双方向性サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781185A JPS61216471A (ja) | 1985-03-22 | 1985-03-22 | 双方向性サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781185A JPS61216471A (ja) | 1985-03-22 | 1985-03-22 | 双方向性サイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216471A true JPS61216471A (ja) | 1986-09-26 |
Family
ID=13066304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5781185A Pending JPS61216471A (ja) | 1985-03-22 | 1985-03-22 | 双方向性サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114792721A (zh) * | 2022-06-23 | 2022-07-26 | 南京融芯微电子有限公司 | 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 |
-
1985
- 1985-03-22 JP JP5781185A patent/JPS61216471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114792721A (zh) * | 2022-06-23 | 2022-07-26 | 南京融芯微电子有限公司 | 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 |
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