JPS61208255A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS61208255A JPS61208255A JP60049972A JP4997285A JPS61208255A JP S61208255 A JPS61208255 A JP S61208255A JP 60049972 A JP60049972 A JP 60049972A JP 4997285 A JP4997285 A JP 4997285A JP S61208255 A JPS61208255 A JP S61208255A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に関し、特にキャパシタを改
良したダイナミックＲＡＭ （ｄＲＡＭ）のメモリセル
に係わる。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device, and particularly to a dynamic RAM (dRAM) memory cell with an improved capacitor.
近年、ｄＲＡＭは集積度が一層向上しており、これに伴
うで益々メモリセルのキャパシタ面積が小さくなってい
る。かかるｄＲＡＭでは、α線によるンフトエラーを防
止するためにはメモリセルのキャパシタ容量として最低
限５０〜６０ｆＦの値が必要となる。In recent years, the degree of integration of dRAM has been further improved, and as a result, the area of the capacitor of the memory cell has become smaller and smaller. In such a dRAM, the capacitor capacity of the memory cell needs to have a minimum value of 50 to 60 fF in order to prevent a phasing error due to alpha rays.
このようなことから、最近、第２図に示すように半導体
基板に溝を設けることににより、キャパシタ容量を増大
させることが試みられている。即ち、第２図中の１は例
えばｐ型シリコン基板であリ、この基板１表面にはセル
間分離絶縁膜２が設けられている。この分離絶縁ｍ２で
囲まれた基板１領域（メモリセル領域）の表面には、ゲ
ート酸化ｒｙＡ３を介して例えば多結晶シリコンからな
るトランスファーゲート電極４が設けられている。前記
メモリセル領域の基板１の一部には、溝５が開口されて
いる。この溝５内面を含む基板１表面には、キャパシタ
酸化膜６が形成されており、かつ該キャパシタ酸化膜６
上には例えば多結晶シリコンからなるキャパシタ電極７
が設けられている。For this reason, attempts have recently been made to increase the capacitance of a capacitor by providing a groove in a semiconductor substrate as shown in FIG. That is, 1 in FIG. 2 is, for example, a p-type silicon substrate, and an inter-cell isolation insulating film 2 is provided on the surface of this substrate 1. A transfer gate electrode 4 made of, for example, polycrystalline silicon is provided on the surface of the substrate 1 region (memory cell region) surrounded by this isolation m2 via a gate oxide ryA3. A groove 5 is opened in a part of the substrate 1 in the memory cell area. A capacitor oxide film 6 is formed on the surface of the substrate 1 including the inner surface of the groove 5.
On top is a capacitor electrode 7 made of polycrystalline silicon, for example.
is provided.
このキャパシタ電極７は、前記セル間分離絶縁膜２上に
延出され、複数のメモリセル領域に厘って配置されてい
る。更に、前記トランスファーゲート電極４の両側の基
板１表面にはソース、ドレインとなるｎ４型拡散領域８
．９が設けられている。This capacitor electrode 7 extends over the intercell isolation insulating film 2 and is arranged over a plurality of memory cell regions. Further, on the surface of the substrate 1 on both sides of the transfer gate electrode 4, there are n4 type diffusion regions 8 which become sources and drains.
．． 9 is provided.
こうしたｄＲＡＭでは、溝５の内面にキャパシタを形成
することができるため、キャパシタの面積増大を招くこ
となく、実効的にキャパシタ容量を増加させることがで
きる。In such a dRAM, since a capacitor can be formed on the inner surface of the trench 5, the capacitance of the capacitor can be effectively increased without increasing the area of the capacitor.
ところで、ｄＲＡＭの集積度を更に向上させ、かつキャ
パシタ容量を一定値以上に保つようにしてソフトエラー
を防止するためには、前述した第２図示の構造では溝の
深さを深くする必要が必る。By the way, in order to further improve the degree of integration of dRAM and to prevent soft errors by keeping the capacitor capacitance above a certain value, it is necessary to increase the depth of the groove in the structure shown in the second diagram. Ru.
例えば、溝の開口部をａμｍｘａμｍの正方形パターン
、深さを１４ｍとすると、溝の表面積は４ａｈ＋８２と
なる。この場合、１個の溝当りの容量を所定値に維持し
つつ開口部の面積を微細化していくと、深さｈをより深
くする必要がおる。For example, if the opening of the groove is a square pattern of a μm x a μm and the depth is 14 m, the surface area of the groove is 4ah+82. In this case, if the area of the opening is made finer while maintaining the capacitance per groove at a predetermined value, the depth h needs to be made deeper.
しかしながせら、溝の深さを深くしようとすると、溝内
面の洗浄の問題等が大きくなり量産技術の点から相当困
難となる。However, if an attempt is made to increase the depth of the groove, problems such as cleaning the inner surface of the groove will become serious, making it considerably difficult from the point of view of mass production technology.
一方、キャパシタ酸化膜の膜厚を薄くすることにより、
キャパシタ容量を一定値以上に保ことか考えられる。し
かしながら、キャパシタ酸化膜の膜厚は溝のエツジにお
ける電界集中によるトンネル電流等のリーク特性の劣化
を防止する観点から自ずと限界があり、あまり薄くする
ことができない。On the other hand, by reducing the thickness of the capacitor oxide film,
One possibility is to keep the capacitor capacity above a certain value. However, there is a limit to the thickness of the capacitor oxide film from the viewpoint of preventing deterioration of leak characteristics such as tunnel current due to electric field concentration at the edge of the trench, and it cannot be made very thin.
本発明は、量産化が容易で、ソフトエラーに対する耐性
が高く、かつ高集積化を達成した半導体記憶装置を提供
しようとするものである。The present invention aims to provide a semiconductor memory device that is easy to mass produce, has high resistance to soft errors, and achieves high integration.
本発明は、第１導電型の半導体基板の表面に設けられた
セル間分離絶縁膜と、この分離絶縁膜で囲まれた前記基
板領域表面に第１の絶縁膜を介して設けられたセルプレ
ート電極と、このセルプレート電極及び第１の絶縁膜を
貫通するホールと、少なくとも前記セルプレート上及び
ホール内に第２の絶縁膜を介して設けられ、一部が該ホ
ールを通して前記基板に接続した電極とを具備したこと
を特徴とするものである。かかる本発明によれば、既述
の如くソフトエラーに対する耐性が高く、かつ高集積化
を達成した半導体記憶装置を得ることができる。The present invention includes an intercell isolation insulating film provided on the surface of a semiconductor substrate of a first conductivity type, and a cell plate provided on the surface of the substrate region surrounded by the isolation insulating film via a first insulating film. an electrode, a hole penetrating the cell plate electrode and the first insulating film, and at least provided on the cell plate and in the hole via a second insulating film, and a part of the cell plate electrode is connected to the substrate through the hole. The device is characterized by comprising an electrode. According to the present invention, as described above, it is possible to obtain a semiconductor memory device that has high resistance to soft errors and achieves high integration.
以下、本発明の実施例を第１図を参照して説明する。 Embodiments of the present invention will be described below with reference to FIG.
図中の１１は、例えばｐ型シリコン基板であり、この基
板１１表面にはセル間分離絶縁＃Ｉ４１２が設けられて
いる。この分離絶縁膜１２で囲まれた基板１１領域（メ
モリセル領域）の表面の一部には、ゲート酸化膜１３を
介して例えば多結晶シリコンからなるトランスファーゲ
ート電極１４が設けられている。前記メモリセル領域の
基板１１表面には、第１の絶縁膜としての熱酸化ｖＡ
１５１．１５２を介して例えば多結晶゛シリコンからな
るセルプレート電極１６１，１６２が設けられている。Reference numeral 11 in the figure is, for example, a p-type silicon substrate, and an inter-cell isolation insulator #I412 is provided on the surface of this substrate 11. A transfer gate electrode 14 made of, for example, polycrystalline silicon is provided on a part of the surface of the substrate 11 region (memory cell region) surrounded by this isolation insulating film 12 with a gate oxide film 13 interposed therebetween. On the surface of the substrate 11 in the memory cell area, a thermally oxidized vA is applied as a first insulating film.
Cell plate electrodes 161 and 162 made of polycrystalline silicon, for example, are provided through electrodes 151 and 152.
このセルプレート電極１６１．１６２は、一端側が前記
トランスファーゲート電極１４と所定路離隔てて配置さ
れていると共に、他端側か前記セル間分離絶縁膜１２上
に延出されている。なお、前記トランスファーゲート電
極１４とセルプレート電極１６１．１６２とは同一のプ
ロセスにより形成される。また、前記セルプレート電極
１６１．１６２と熱酸化膜１５１．１５２に亙ってホー
ル１７が開口されている。前記セルプレート電極１６１
．１６２の大部分の表面及び前記ホール１７内に第２の
絶縁膜としての例えばＣＶＯ−Ｓ ｉ ０２膜１８１．
１８２を介して例えば多結晶シリコンからなる電極１９
が設けられている。この電極１９は、前記ホール１７を
通して前記基板１１表面に形成されたｎ＋型拡散領域２
０に接続されている。なお、この電極１９には電圧は印
加されず、フローティング状態となっている。更に、前
記トランスファーゲート電極１４の両側の基板１１表面
にはソース、ドレインとなるｎ＋型拡散領域２１．２２
が設けられている。The cell plate electrodes 161 and 162 are arranged such that one end side thereof is spaced apart from the transfer gate electrode 14 by a predetermined distance, and the other end side extends onto the cell isolation insulating film 12. Note that the transfer gate electrode 14 and the cell plate electrodes 161 and 162 are formed by the same process. Further, a hole 17 is opened across the cell plate electrode 161, 162 and the thermal oxide film 151, 152. The cell plate electrode 161
．． For example, a CVO-S i 02 film 181 .
An electrode 19 made of polycrystalline silicon, for example, is connected via 182.
is provided. This electrode 19 is connected to an n+ type diffusion region 2 formed on the surface of the substrate 11 through the hole 17.
Connected to 0. Note that no voltage is applied to this electrode 19 and it is in a floating state. Further, on the surface of the substrate 11 on both sides of the transfer gate electrode 14, n+ type diffusion regions 21 and 22 which become the source and drain are formed.
is provided.
このような構成によれば、セルプレート電極１６１．１
６２に所定の電圧を印加することにより、１つのメモリ
セルでのキャパシタ容量は、セルプレート電極１６１．
１６２と基板１１間の熱酸化膜１５１．１５２と、セル
プレート電極１６１．１６２と電極１９（７）ｆＪ（７
） ＣＶＤ−３ｉ０２膜１８１．１Ｂ２の容量の和と
なる。その結果、従来の平面キャパシタの容量よりも３
〜５倍のキャパシタ容量の増大を達成できる。従って、
α線等により発生する基板中の少数キャリアが及ぼす影
響を極めて小ざくでき、ソフトエラーに対する耐性を向
上できる。According to such a configuration, the cell plate electrode 161.1
By applying a predetermined voltage to cell plate electrodes 161 .
The thermal oxide film 151.152 between 162 and the substrate 11, and the cell plate electrode 161.162 and the electrode 19(7)fJ(7
) is the sum of the capacitances of the CVD-3i02 film 181.1B2. As a result, the capacitance of a conventional planar capacitor is 3
~5 times increase in capacitor capacity can be achieved. Therefore,
The influence of minority carriers in the substrate generated by α rays, etc. can be minimized to a minimum, and resistance to soft errors can be improved.
また、本発明のメモリセルでは基板に溝を形成していな
いため、溝内の洗浄等の問題を解消でき、量産化が容易
となる。Further, since the memory cell of the present invention does not have a groove formed in the substrate, problems such as cleaning inside the groove can be solved, and mass production becomes easy.
なお、上記実施例ではＮ極１９を基板１１表面とホール
１７を通して接続する場合、該基板１１にｎ＋型拡散領
域２０を形成したが、該拡散領域を形成せずに基板に電
極を直接接続するようにしてもよい。但し、ｎ＋型拡散
領域２０を形成することにより、電極１９からの基板１
への不純物の混入、汚染等を防止できる。In addition, in the above embodiment, when the N electrode 19 is connected to the surface of the substrate 11 through the hole 17, the n+ type diffusion region 20 is formed on the substrate 11, but the electrode is directly connected to the substrate without forming the diffusion region. You can do it like this. However, by forming the n+ type diffusion region 20, the substrate 1 from the electrode 19
It is possible to prevent contamination, contamination, etc. from being mixed with impurities.
上記実施例では、第２の絶縁膜としてＣＶＤ−３ｉＯ２
を使用したが、これに限定されない。例えば、シリコン
窒化膜や、セルプレート電極を多結晶シリコンで形成し
た場合、熱酸化処理で形成された酸化膜を使用したり、
又は該酸化膜とシリコン窒化膜との複合膜を使用しても
よい。In the above embodiment, CVD-3iO2 is used as the second insulating film.
was used, but is not limited to this. For example, if a silicon nitride film or a cell plate electrode is formed of polycrystalline silicon, an oxide film formed by thermal oxidation treatment may be used.
Alternatively, a composite film of the oxide film and a silicon nitride film may be used.
上記実施例において、セルプレート電極下の基板表面に
基板と逆導電型の拡散領域を形成してもよい。このよう
にセルプレート電極下に拡散領域を設けることによって
、該電極に電圧を印加した場合、第１の絶縁膜近傍の基
板表面に空乏層が拡がることによるキャパシタ容量の低
下を防止できる。In the above embodiments, a diffusion region having a conductivity type opposite to that of the substrate may be formed on the surface of the substrate under the cell plate electrode. By providing a diffusion region under the cell plate electrode in this way, when a voltage is applied to the electrode, it is possible to prevent a decrease in capacitor capacity due to the spread of a depletion layer on the substrate surface near the first insulating film.
（発明の効果）
以上詳述した如く、本発明によれば量産化が容易で、ソ
フトエラーに対する耐性が高く、かつ高集積化を達成し
たｄＲＡＭ等の半導体記憶装置を提供できる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to provide a semiconductor memory device such as a dRAM that is easy to mass produce, has high resistance to soft errors, and achieves high integration.
リセルを示す断面図である。
１１・・・ｐ型シリコン基板、１２・・・セル間分離絶
縁膜、１３・・・ゲート酸化膜、１４・・・トランスフ
ァーゲート電極、１５１．１５２・・・熱酸化膜（第１
の絶縁膜＞、１６１．１６２・・・セルプレート電極、
１７・・・ホール、 １８１．１８２・・・ ＣＶＤ−
３ｉＯ２膜（第２の絶縁膜）、１９・・・電極、２０〜
２２・・・ｎ＋型拡散領域。
第１図
第２図It is a sectional view showing a recell. DESCRIPTION OF SYMBOLS 11... P-type silicon substrate, 12... Cell isolation insulating film, 13... Gate oxide film, 14... Transfer gate electrode, 151.152... Thermal oxide film (first
Insulating film>, 161.162...Cell plate electrode,
17...Hall, 181.182...CVD-
3iO2 film (second insulating film), 19... electrode, 20-
22...n+ type diffusion region. Figure 1 Figure 2
Claims (4)
間分離絶縁膜と、この分離絶縁膜で囲まれた前記基板領
域表面に第１の絶縁膜を介して設けられたセルプレート
電極と、このセルプレート電極及び第１の絶縁膜を貫通
するホールと、少なくとも前記セルプレート上及びホー
ル内に第２の絶縁膜を介して設けられ、一部が該ホール
を通して前記基板に接続した電極とを具備したことを特
徴とする半導体記憶装置。(1) An intercell isolation insulating film provided on the surface of a semiconductor substrate of a first conductivity type, and a cell plate electrode provided on the surface of the substrate region surrounded by this isolation insulating film via a first insulating film. and a hole penetrating the cell plate electrode and the first insulating film, and an electrode provided at least on the cell plate and in the hole via a second insulating film, and a part of which is connected to the substrate through the hole. A semiconductor memory device comprising:
電型の第１拡散領域が設けられていることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein a first diffusion region of the second conductivity type is provided in a surface portion of the semiconductor substrate to which the electrode is connected.
第２拡散領域を設けたことを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。(3) A semiconductor memory device according to claim 1, characterized in that a second diffusion region of a second conductivity type is provided on the surface of the semiconductor substrate under the first insulating film.
型の第３拡散領域を設けたことを特徴とする特許請求の
範囲第２項又は第３項記載の半導体記憶装置。(4) A semiconductor memory device according to claim 2 or 3, characterized in that a third diffusion region of the first conductivity type is provided in the semiconductor substrate under the first and second diffusion regions.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049972A JPS61208255A (en) | 1985-03-13 | 1985-03-13 | Semiconductor memory device |
| EP86103362A EP0194682B1 (en) | 1985-03-13 | 1986-03-13 | Semiconductor memory device |
| DE8686103362T DE3677030D1 (en) | 1985-03-13 | 1986-03-13 | SEMICONDUCTOR STORAGE DEVICE. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049972A JPS61208255A (en) | 1985-03-13 | 1985-03-13 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208255A true JPS61208255A (en) | 1986-09-16 |
Family
ID=12845929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049972A Pending JPS61208255A (en) | 1985-03-13 | 1985-03-13 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208255A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5312769A (en) * | 1990-11-15 | 1994-05-17 | Matsushita Electric Ind Co Ltd | Method of making a semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658255A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Mos type semiconductor memory device |
| JPS5694767A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor device |
| JPS59104156A (en) * | 1982-12-07 | 1984-06-15 | Toshiba Corp | Multilayer capacitor |
-
1985
- 1985-03-13 JP JP60049972A patent/JPS61208255A/en active Pending
Patent Citations (3)
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