JPS61205994A - Luquid crystal display controller - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、上下２分割された液晶パネルと、このパネ
ルの行１列電極を駆動する駆動回路とからなる液晶モジ
ュールを駆動制御する液晶表示コントローラに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a liquid crystal display that drives and controls a liquid crystal module consisting of a liquid crystal panel divided into upper and lower halves and a drive circuit that drives electrodes of one row and one column of this panel. Regarding the controller.

〔従来技術〕[Prior art]

近年の液晶表示装置は、通常第６図の構成が採られる。 Recent liquid crystal display devices usually have the configuration shown in FIG.

この図において、１はＣＰＵ（中央処理装置）、２は液
晶表示コントローラ、３は表示用メモリ、４は液晶モジ
ュールである。また、液晶上ジュール４は、第７図に示
すように液晶パネル５と、その周辺に設げられたパネル
駆動回路６とから構成されている。液晶パネル５は、例
えば横６４０本、縦２００本の電極を有し、６４０Ｘ２
００ドツトによる画像表示を行う。また、この液晶パネ
ル５は表示ブロックＡＪ３に分割され、２個のパネルと
して駆動される。シフトレジスタ７　ａ　（６４０ピツ
ト）、ラッチ８ａ（６４０ピツト）、電極駆動回路９＆
は各々表示ブロック八〇列電極を駆動する回路、シフト
レジスタ７ｂ（６４０ビツト）、ラッチ８ｂ（６４０ビ
ツト）、電極駆動回路９ｂは各々表示ブロックＢの列電
極を駆動する回路、シフトレジスタｌｌａ、ｌ１ｂ（各
１００ビツト）および電極駆動回路１２ａ、１２ｂは各
々行電極を駆動する回路である。なお、この液晶モジュ
ール４は通常パネルメーカにおいて製造、販売すれる。In this figure, 1 is a CPU (central processing unit), 2 is a liquid crystal display controller, 3 is a display memory, and 4 is a liquid crystal module. Further, the liquid crystal module 4 is composed of a liquid crystal panel 5 and a panel drive circuit 6 provided around the liquid crystal panel 5, as shown in FIG. The liquid crystal panel 5 has, for example, 640 electrodes horizontally and 200 electrodes vertically, and has a size of 640×2.
An image is displayed using 00 dots. Further, this liquid crystal panel 5 is divided into display blocks AJ3 and driven as two panels. Shift register 7a (640 pits), latch 8a (640 pits), electrode drive circuit 9&
are circuits that drive the 80 column electrodes of the display block, shift register 7b (640 bits), latch 8b (640 bits), electrode drive circuit 9b are circuits that drive the column electrodes of display block B, and shift registers lla and l1b. (100 bits each) and electrode drive circuits 12a and 12b are circuits that drive row electrodes, respectively. Note that this liquid crystal module 4 is normally manufactured and sold by a panel manufacturer.

以上の構成において、ＣＰＵＩ（第６図）は画像データ
を表示用メモリ３内に書込み、そして、液晶表示コント
ローラ２へ表示指令を出力する。In the above configuration, the CPUI (FIG. 6) writes image data into the display memory 3 and outputs a display command to the liquid crystal display controller 2.

液晶表示コントローラ２は、この表示指令を受け、表示
用メモリ３から画像データを読出し、読出した画像デー
タに基づいて表示データＬＤａ、ＬＤｂ（シリアルデー
タ）を作成し、シフトクロックＳＣＫと共に液晶モジュ
ール４へ出力する。これにより、表示データＬ　Ｄ　ａ
　ｓ　　Ｌ　Ｄ　ｂが各々シフトレジスタ７＆および７
ｂに順次読込まれる。そして、表示データＬＤａ、ＬＤ
ｂ（各６４０ビツト）が各々シフトレジスタ７ａ、７ｂ
に読込まれた時点で、液晶表示コントローラ２がラッチ
クロックＬＣおよびフレーム信号ＦＬＭを各々出力する
。Upon receiving this display command, the liquid crystal display controller 2 reads the image data from the display memory 3, creates display data LDa and LDb (serial data) based on the read image data, and sends them to the liquid crystal module 4 together with the shift clock SCK. Output. As a result, display data L Da
s L D b are respectively shift registers 7 & and 7
b sequentially. Then, the display data LDa, LD
b (640 bits each) are respectively shift registers 7a and 7b.
At the time when the data is read, the liquid crystal display controller 2 outputs the latch clock LC and the frame signal FLM, respectively.

出力されたラッチクロックＬＣはラッチ８ａ、８ｂの各
ロード端子およびシフトレジスタｌ　ｌ　ａ、ＩＴ。The output latch clock LC is applied to each load terminal of the latches 8a and 8b and to the shift registers lla and IT.

の各クロック端子へ印加され、また、フレーム信号ＦＬ
Ｍは上フレーム信号ＦＬＭａ、下フレーム信号ＦＬＭｂ
としてシフトレジスタ１１　ａ、ｌｌｂの各データ入力
端子へ印加される。これにより、シフトレジスタ７ａ、
７ｂ内のデータがラッチ＆。is applied to each clock terminal of the frame signal FL.
M is the upper frame signal FLMa and the lower frame signal FLMb
The signal is applied to each data input terminal of the shift registers 11a and 11b as a signal. As a result, the shift register 7a,
The data in 7b is latched &.

８ｂに読込まれ、またシフトレジスタ１１　ａ、ｌｌｂ
の第０番目の記憶セル内に“１′信号が読込まれ、液晶
パネル５の第０行（最上性）および第１００行のドツト
表示が行われる。次に液晶表示コントローラ２は第１行
および第１０１行の各ドツトを表示させるためのデータ
ＬＤａ、ＬＤｂを各々シフトクロックＳＣＫと共に出力
し、シフトレジスタ７ａ、７ｂ内圧全データ（６４０ビ
ツト）が読込まれた時点でラッチクロックＬＣを出力す
る。8b, and also shift register 11a, llb
The "1' signal is read into the 0th memory cell of the LCD panel 5, and the 0th row (topmost) and 100th row of the liquid crystal panel 5 are displayed as dots. Next, the liquid crystal display controller 2 Data LDa and LDb for displaying each dot on the 101st row are output together with a shift clock SCK, and a latch clock LC is output when all internal pressure data (640 bits) of shift registers 7a and 7b are read.

これにより、シフトレジスタ７ａ、７ｂ内のデータがラ
ッチ８ａ、８ｂ内に読込まれ、また、シフトレジスタｌ
ｌａ、ｌｌｂの第１番目の記憶セル内に“１２信号が読
込まれ、液晶パネル５の第１行および第１０１行のドツ
ト表示が行われる。以下、上記の過程が繰返えされてパ
ネル表示が行われる。なお、フレーム信号ＦＬＭは１フ
レーム走査につき１回（走査開始時点）出力される。ま
た、フレーム周波数は通常７０Ｈｚである。As a result, the data in the shift registers 7a and 7b are read into the latches 8a and 8b, and the data in the shift register l
The ``12'' signal is read into the first memory cell of ``la'' and ``llb'', and the dot display on the 1st row and the 101st row of the liquid crystal panel 5 is performed.The above process is repeated and the panel display is performed. Note that the frame signal FLM is output once per frame scan (at the start of scanning).Furthermore, the frame frequency is normally 70 Hz.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、液晶パネルには、縦電極の数が上述した２０
０本のものの他、１９２本のもの、２０４本のもの等種
々のものがある。いま、ＣＰＵＩのプログラムが６４０
Ｘ２０４ドツトの液晶パネルを対象としたプログラムで
あった場合、そのプログラムによって６４０Ｘ１９２ド
ツトの液晶パネルを駆動すると、勿論、表示画像の一部
が欠け、満足な表示はできない。一方、ＣＰＵ１のプロ
グラムが６４０Ｘ１９２ドツトのパネルを対象としたプ
ログラムの場合に、そのプログラムで６４０×２０４ド
ツトの液晶パネルを駆動すると、一応の表示は行えるが
、次の様な問題が発生する。By the way, in a liquid crystal panel, the number of vertical electrodes is 20 as mentioned above.
In addition to 0 pieces, there are various types such as 192 pieces, 204 pieces, etc. Currently, the CPUI program is 640.
If a program is intended for a 640 x 192 dot liquid crystal panel and the program is used to drive a 640 x 192 dot liquid crystal panel, a portion of the displayed image will of course be missing and a satisfactory display will not be possible. On the other hand, if the program of the CPU 1 is a program intended for a 640 x 192 dot panel, if that program drives a 640 x 204 dot liquid crystal panel, a certain display can be made, but the following problem will occur.

すなわち、前述したように液晶パネル５は上下の表示ブ
ロックＡ、　　Ｂに分割され、各表示ブロックＡ、　　
Ｂが別個のパネルとして駆動される。また、各表示ブロ
ックＡ、　　Ｂの各行電極は最も上のものから順次駆動
される。この結果、６４０Ｘ１９２ドツトのプログラム
で６４０Ｘ２０４ドツトのパネルを駆動すると、上下の
表示ブロックＡ、　　Ｂが各々９６行しか駆動されない
ため、第８図に示すように表示ブロックへの画像と表示
ブロックＢの画像との間に隙間ができてしまう。したが
って、従来、６４［］Ｘ１９２ドツトのプログラムが既
に出来ている場合において、６４０Ｘ２０４ドツトのパ
ネルしか用意できなかった場合は、既に完成しているプ
ログラムを変更しなげればならなかった。またこの場合
、表示用メモリ３には、パネルの非表示領域（６４０Ｘ
１９２ドツト以外の領域）に対応する記憶エリア内にブ
ランクデータを書き込んでおかなければならず、メモリ
容量の点でも無駄であった。That is, as described above, the liquid crystal panel 5 is divided into upper and lower display blocks A and B, and each display block A,
B is driven as a separate panel. Further, each row electrode of each display block A, B is sequentially driven from the top one. As a result, when a 640 x 204 dot panel is driven by a 640 x 192 dot program, only 96 lines each of the upper and lower display blocks A and B are driven. There will be a gap between the two. Therefore, in the past, if a 64 [] x 192 dot program had already been prepared, but only a 640 x 204 dot panel could be prepared, the already completed program had to be changed. In addition, in this case, the display memory 3 contains the non-display area of the panel (640X
Blank data had to be written in the storage area corresponding to the area other than 192 dots, which was wasteful in terms of memory capacity.

そこでこの発明は、パネルの行電極の数が増えた場合に
おいて、もとのプログラムをほとんど変更することなく
正しい表示を行うことができ、かつ、表示用メモリに余
分なブランクデータを１込む必要もない液晶表示コント
ローラを提供することを目的としている。Therefore, this invention makes it possible to perform correct display with almost no changes to the original program when the number of row electrodes on the panel increases, and also eliminates the need to store extra blank data in the display memory. It is not intended to provide an LCD display controller.

〔問題を解決するための手段〕[Means to solve the problem]

この発明は、外部（ＣＰＵ）からのデータが書込まれる
レジスタと、下表示ブロック用の上フレーム信号を、下
表示ブロック用の下フレーム信号よりレジスタ内のデー
タに対応するラッチ信号周期だけ前の時点で出力するフ
レーム信号出力手段とを有してなるものである。In this invention, the register into which data from the outside (CPU) is written and the upper frame signal for the lower display block are set so that the lower frame signal for the lower display block is preceded by a latch signal period corresponding to the data in the register. and a frame signal output means for outputting the frame signal at the same time.

〔作用〕[Effect]

上記レジスタ内に、予め行電極の相違数に対応するデー
タを書込んでおく。例えば、６４０Ｘ１９２ドツトのプ
ログラムで６４０Ｘ２０４ドツトのパネルを駆動する場
合、行電極の相違数１２忙対応するデータ（例えば“１
，１”）をレジスタ内に書込んでお（。これにより、上
フレーム信号が下フレーム信号よりデータ“１，１２に
対応するラッチ信号周期（この場合、６周期）だけ前に
出力される。この結果、下表示ブロックの６本の行電極
が駆動された後、下表示ブロックの行電極の駆動が開始
される。下表示ブロックの表示データを下表示ブロック
の表示データと同タイミングで出力すれば、下表示ブロ
ックが９６本の行電極のパネルとして使用されることに
なり、上下間に隙間ができることはない。Data corresponding to the number of different row electrodes is written in the register in advance. For example, when driving a 640x204 dot panel with a 640x192 dot program, the number of row electrode differences is 12, and the corresponding data (for example, "1
, 1'') in the register (. As a result, the upper frame signal is outputted a latch signal period (in this case, 6 periods) corresponding to the data "1, 12" earlier than the lower frame signal. As a result, after the six row electrodes of the lower display block are driven, the row electrodes of the lower display block start to be driven.The display data of the lower display block is output at the same timing as the display data of the lower display block. For example, the lower display block is used as a panel of 96 row electrodes, and there is no gap between the upper and lower sides.

〔実施例〕〔Example〕

第１図はこの発明の一実施例による液晶表示コントロー
ラ１５を適用した液晶表示装置の構成を示すブロック図
である。この図に示すコントローラ１５は６４０Ｘ１９
２ドツト、６４０Ｘ２００ドツト、＋５４０Ｘ２０４ド
ツトの各液晶パネルを各々駆動し得るようになっており
、さらに、６４０Ｘ１９２ドツトのプログラムによって
６４０Ｘ２００ドツトおよび６４０Ｘ２０４ドツトの液
晶パネルを、また、６４０Ｘ２００ドツトのプログラム
によって６４０Ｘ２０４ドツトの液晶パネルを駆動でき
るようになっている。FIG. 1 is a block diagram showing the configuration of a liquid crystal display device to which a liquid crystal display controller 15 according to an embodiment of the present invention is applied. The controller 15 shown in this figure is 640x19
It is designed to drive 2-dot, 640x200-dot, and +540x204-dot liquid crystal panels, and furthermore, a 640x192-dot program can drive a 640x200-dot and 640x204-dot liquid crystal panel, and a 640x200-dot program can drive a 640x204-dot liquid crystal panel. It is capable of driving a liquid crystal panel.

以下詳述すると、第１図において符号１６はＣＰＵ、１
７はメモリであり、このメモリエフはＣＰＵＩ　６にお
いて用いられるプログラムが記憶されたＲＯＭおよびデ
ータ記憶用のＲＡＭから構成される。１８はＣＰＵ１６
から出力される表示データが書込まれる表示用メモリ、
４は第７図に示す液晶モジュールである。表示用メモリ
１８は１６にバイトのＲＡＭであり、このメモリ１８の
各ビットが液晶パネル５の各ドツトに対応している。第
２図はこのメモリ１８の記憶状態を示す図であり、この
図に示すように、０番地には表示ブロックＡの第０ドツ
ト（最上性最左端のドツト）〜第７ドツト（最上行左か
ら８番目のドツト）の表示データが“１″または０″で
記憶され、１番地には第８ドツト〜第１５ドツトの表示
データが記憶され、以下、表示ブロックＡの各ドツトの
表示データが順次記憶される。そして、この表示ブロッ
クへの各表示データに続いて表示ブロックＢの第０ドツ
ト、第１ドツト・・・の各表示データが順次記憶される
。したがって、液晶パネル５が（Ｓ４０Ｘ１９２ドツト
の場合は、０番地から、８０Ｘ９６Ｘ２＝１５３６０　
　Ｃバイト）の間に表示データが記憶される。ここで、
８０（バイト）は１行（６４０ドツト）の表示データが
記憶されるメモリ容量である。同様に、液晶パネル５が
６４０Ｘ２００ドツトの場合は、０番地から、 ８０Ｘ１０’０Ｘ２＝１６０００　　（バイト）の間に
、６４０Ｘ２０４ドツトの場合は、８０ＸＩＱ２Ｘ２＝
１６１２　　（バイト）の間に表示データが記憶される
。また、表示データとしては、そのドツトを表示させる
場合に“１′が、非表示の場合に“０″が各々記憶され
る。To explain in detail below, in FIG.
Reference numeral 7 denotes a memory, which is composed of a ROM in which programs used in the CPUI 6 are stored and a RAM for data storage. 18 is CPU16
display memory into which the display data output from is written;
4 is a liquid crystal module shown in FIG. The display memory 18 is a 16-byte RAM, and each bit of this memory 18 corresponds to each dot on the liquid crystal panel 5. FIG. 2 is a diagram showing the storage state of this memory 18. As shown in this figure, the 0th dot (the leftmost dot on the top row) to the 7th dot (the leftmost dot on the top row) of the display block A are stored at address 0. The display data of the 8th to 15th dots are stored as "1" or 0", and the display data of the 8th to 15th dots are stored at address 1. Hereinafter, the display data of each dot in display block A will be stored as "1" or 0". Then, following each display data for this display block, each display data for the 0th dot, 1st dot, etc. of display block B is stored in order.Therefore, the liquid crystal panel 5 (S40X192 For dots, starting from address 0, 80X96X2=15360
Display data is stored between C bytes). here,
80 (bytes) is the memory capacity in which one line (640 dots) of display data is stored. Similarly, if the liquid crystal panel 5 is 640x200 dots, it will be between address 0 and 80x10'0x2 = 16000 (bytes), and if it is 640x204 dots, it will be 80xIQ2X2 =
Display data is stored between 1612 (bytes). Further, as display data, "1" is stored when the dot is to be displayed, and "0" is stored when the dot is not to be displayed.

次に、コントローラ１５において、表示制御回路１９は
、表示用メモリ１８内の各データを読出し、読出したデ
ータを表示データＬＤａ、ＬＤｂとして出力する。なお
、詳細は後述する。クロックパルス発生器２０は、基本
クロックパルスｙ５０およびこのクロックパルスゲＯを
％に分周したクロックパルスゲ１（第３図（イ）、（ロ
）参照）を発生する回路である。フリップフロップ（以
下、ＦＦと略称する）２１はクロックパルスゲ１によッ
テトリガされるＦＦであり、そのＱ出力はクロックパル
スゲ２（第３図（ハ）参照）として出力される。水平カ
ウンタ２２はクロックパルスゲ２の立下りにおいてトリ
ガされる７ビツトのアップカウンタであり、そのリセッ
ト端子Ｒへ供給される信号ＴＧの立下りにおいてリセッ
トされる。デコーダ２３は水平カウンタ２２のカウント
出力が「３」。Next, in the controller 15, the display control circuit 19 reads each data in the display memory 18 and outputs the read data as display data LDa, LDb. Note that details will be described later. The clock pulse generator 20 is a circuit that generates a basic clock pulse y50 and a clock pulse 1 (see FIGS. 3(a) and 3(b)) obtained by dividing the frequency of this clock pulse y50 into %. A flip-flop (hereinafter abbreviated as FF) 21 is an FF triggered by a clock pulse gate 1, and its Q output is outputted as a clock pulse gate 2 (see FIG. 3(c)). The horizontal counter 22 is a 7-bit up counter that is triggered at the falling edge of the clock pulse G2, and is reset at the falling edge of the signal TG supplied to its reset terminal R. In the decoder 23, the count output of the horizontal counter 22 is "3".

ｒ８３Ｊ、ｒ８５Ｊの時各出力端から“１２信号を出力
するデコーダである。２４はアンドゲート、２６はＦＦ
である。このＦＦ２６は、そのセット端子Ｓ、リセット
端子Ｒへ各々供給される信号の立下りにおいて、セット
／リセットされる。２９は入力される信号をクロックパ
ルス９６２を１周期遅延させて出力するＤ型フリップフ
ロップ（以下、Ｄ−ＦＦと略称する）、３０〜３２はア
ンドゲートである。For r83J and r85J, it is a decoder that outputs 12 signals from each output terminal. 24 is an AND gate, 26 is an FF
It is. This FF 26 is set/reset at the falling edge of the signals supplied to its set terminal S and reset terminal R, respectively. 29 is a D-type flip-flop (hereinafter abbreviated as D-FF) which outputs an input signal by delaying the clock pulse 962 by one cycle, and 30 to 32 are AND gates.

次に、垂直カウンタ３５は信号ＴＧの立下りにおいてト
リガされ、リセット端子Ｒへ供給される信号の立下りに
おいてリセットされる７ビツトのアップカウンタであり
、そのカウント出力はデコーダ３Ｇへ供給されると共に
、表示制御回路１９へ供給される。デコーダ３６は垂直
カウンタ３５のカウント出力が「１１−７Ｊ、　　ｒｌ
　２　３Ｊ＊「１２−５Ｊ、ｒｌ３−１Ｊの時各出力端
から“１″信号を出力するデコーダである。なお、「１
１−３Ｊとは、垂直カウンタ３５の上位４ピツトの出力
データが「１１」で、下位３ビツトの出力データが「３
」であることを意味する。他についても同様である。３
８〜４０はＦＦ２６と同じフリップフロップ、４１〜４
３はアンドゲート、４４はオアゲート、４５はレジスタ
である。このレジスタ４５は５ビツトのレジスタであり
、　ＣＰＵ１６から出力される３ビツトのパネルデータ
ＰＤが書込まれる。ここで、ＣＰＵ１６のプログラムが
６４０Ｘ１９２ドツトの液晶パネルを対象にしたプログ
ラムの場合は、レジスタ４５にパネルデータＰＤとして
“００１”（第０ピツトが“１″）が書込まれ、６４０
Ｘ２００ドツトのプログラムの場合は“０１０”が書込
まれ、６４０Ｘ２０４ドツトのプログラムの場合は、′
１００”が書込まれる。そして、このレジスタ４５に書
込まれたデータＰＤの第０ピツトＰＤＯがアンドゲート
４３へ供給され、第１ビットＰＤＩ、第２ビツトＰＩ）
２が各々アンドゲート４２，４１へ供給される。Next, the vertical counter 35 is a 7-bit up counter that is triggered at the falling edge of the signal TG and reset at the falling edge of the signal supplied to the reset terminal R, and its count output is supplied to the decoder 3G and , are supplied to the display control circuit 19. The decoder 36 detects that the count output of the vertical counter 35 is “11-7J, rl
2 3J* This is a decoder that outputs a "1" signal from each output terminal when "12-5J, rl3-1J".
1-3J means that the output data of the upper 4 pits of the vertical counter 35 is "11" and the output data of the lower 3 bits is "3".
” means. The same applies to others. 3
8-40 are the same flip-flops as FF26, 41-4
3 is an AND gate, 44 is an OR gate, and 45 is a register. This register 45 is a 5-bit register, into which 3-bit panel data PD output from the CPU 16 is written. Here, if the program of the CPU 16 is a program for a 640 x 192 dot liquid crystal panel, "001" (0th pit is "1") is written to the register 45 as panel data PD, and 640
For a program with 200 x 200 dots, “010” is written, and for a program with 640 x 204 dots, ’
100'' is written. Then, the 0th pit PDO of the data PD written in this register 45 is supplied to the AND gate 43, and the 1st bit PDI, the 2nd bit PI)
2 are supplied to AND gates 42 and 41, respectively.

次に、４７，４８はアンドゲート、４９は３ピツトのア
ップカウンタである。このカウンタ４９は、そのクロッ
ク端子ＣＫへ供給される信号の立下りにおいてトリガさ
れ、そのリセット端子Ｒへ供給される信号の立下りにお
いてセットされる。Next, 47 and 48 are AND gates, and 49 is a 3-pit up counter. This counter 49 is triggered on the falling edge of the signal supplied to its clock terminal CK and is set on the falling edge of the signal supplied to its reset terminal R.

５０〜５３はアンドゲート、５４はノアゲート、５５〜
５７はインバータ、５９は比咬器である。50-53 are AND gates, 54 are NOAH gates, 55-
57 is an inverter, and 59 is an articulator.

この比較器５９はカウンタ４９のカウント出力の第１ビ
ツト、第２ビツトとインバータ５６，５７の出力信号と
を比較し、両者が一致した時一致信号ＥＱ（“１″信号
）を出力する。６０は２ビツトのレジスタであり、ＣＰ
ＵＩ　６かも出力される２ビツトの相違数データＤ　Ｅ
’−が書込まれる。ここで、相違数デ・−タＤＦとは、
ＣＰＵ１６のプログラムにおいて使用が予定されている
液晶パネルの行電極数と、実際に使用する液晶パネルの
行電極数との差に対応するデータであり、この実施例で
は次Ｇように定められている。This comparator 59 compares the first and second bits of the count output of the counter 49 with the output signals of the inverters 56 and 57, and outputs a match signal EQ (a "1" signal) when the two match. 60 is a 2-bit register, and CP
2-bit difference number data outputted from UI 6 D E
'- is written. Here, the difference number data DF is
This data corresponds to the difference between the number of row electrodes of the liquid crystal panel scheduled to be used in the program of the CPU 16 and the number of row electrodes of the liquid crystal panel actually used, and in this example, it is determined as follows. .

行電極数の差　　ＤＦＩ　　　ＤＦＯ ｌ　２　　　　　　　　１　　　　　　　　１次に、上
記構成によるコントローラ１５の動作を第３図〜第５図
に示すタイミング図を参照して説明する。Difference in number of row electrodes DFI DFO l 2 1 1 Next, the operation of the controller 15 having the above configuration will be explained with reference to the timing diagrams shown in FIGS. 3 to 5.

まず、クロックパルスｙ５０を第３図（イ）に示すもの
とすると、クロックパルス５ｉ１．ｐ２は各々、同図（
ロ）、（ハ）に示す波形となり、クロックパルスゲ２に
よってトリガされる水平カウンタ２２のカウント出力は
第６図に）に示すように変化する。次に、ＦＦ２６は、
デコーダ２３の出力端子（３）の信号によってセットさ
れ、デコーダ２３の出力端子（８３）の信号によってリ
セットされる。したがって、とのＦＦ２６の出力端子Ｑ
から出力される信号ＨＤは第３図（ホ）に示す波形とな
り、またＤ−ＦＦ２９の出力は第３図（へ）に示す波形
となる。次に、アンドゲート２４はデコーダ２３の出力
端子（８５）ノ信号ト、クロックパルスダ２とのアンド
をとる回路であり、したがって、その出力信号ＴＧは第
３図（ト）に示す波形となる。そして、この信号ＴＧの
立下りにおいて水平カウンタがリセットされ、また垂直
カウンタ３５がトリガされる。したがって、垂直カウン
タ３５の出力が第３図（イ）に示すように変化する。な
お、この第３図（１）において、「−」の左側の数字が
垂直カウンタ３５の上位４ビツトを、また右側の数字が
下位３ピツトを示している。次に、アンドゲート４７は
信号ＴＧとクロックパルスｙ５１とのアンドをとる回路
であり、したがって出力信号は第３図（す）忙示す波形
となる。First, assuming that the clock pulse y50 is shown in FIG. 3(a), the clock pulse 5i1. p2 is shown in the same figure (
The waveforms are shown in (b) and (c), and the count output of the horizontal counter 22 triggered by the clock pulse G2 changes as shown in FIG. 6). Next, FF26 is
It is set by the signal at the output terminal (3) of the decoder 23, and reset by the signal at the output terminal (83) of the decoder 23. Therefore, the output terminal Q of FF26 with
The signal HD outputted from the D-FF 29 has a waveform shown in FIG. 3 (e), and the output of the D-FF 29 has a waveform shown in FIG. 3 (f). Next, the AND gate 24 is a circuit that takes the AND signal of the output terminal (85) of the decoder 23 and the clock pulser 2, so that its output signal TG has the waveform shown in FIG. 3 (G). . Then, at the fall of this signal TG, the horizontal counter is reset and the vertical counter 35 is triggered. Therefore, the output of the vertical counter 35 changes as shown in FIG. 3(a). In FIG. 3(1), the numbers to the left of "-" indicate the upper four bits of the vertical counter 35, and the numbers to the right indicate the lower three pits. Next, the AND gate 47 is a circuit that ANDs the signal TG and the clock pulse y51, so that the output signal has the waveform shown in FIG.

そして、この信号がラッチクロックＬＣとして液晶モジ
ュール４へ供給される。This signal is then supplied to the liquid crystal module 4 as a latch clock LC.

次に、垂直カウンタ３５は傷゛号ＴＧＫよってトリガさ
れ、デコーダ３６の出力端子（１３−１）の信号の立下
りでリセットされる。したがって、信号ＴＧ（第３ｍ（
ト）参照）を第４Ｔ８！Ｊ←）に示すものとすれば、垂
直カウンタ３５のカウント出力は第４図（ハ）に示すよ
うに変化する。なお、第４図（ハ）には垂直カウンタ３
５のカウント出力の上位４ビツトのみを示す。第４図（
イ）に、第３図（ホ）に示す信号ＨＤを再度示す。次に
、ＦＦ４０〜３８は各々、デコーダ３６の出力っ子（１
３−１）の信号の立下りでセットされ、デコーダ３６の
出力端子（１１−７Ｌ　　（１２−５）Ｉ　　（１２−
５）の各信号の立下りでリセットされる。したがって、
これらのＦＦ４０〜３８の各Ｑ出力信号は各々第４図に
）〜（へ）に示す波形となる。Next, the vertical counter 35 is triggered by the flaw signal TGK and reset at the falling edge of the signal at the output terminal (13-1) of the decoder 36. Therefore, the signal TG (3rd m(
(see g)) in the 4th T8! J←), the count output of the vertical counter 35 changes as shown in FIG. 4(c). In addition, vertical counter 3 is shown in FIG. 4 (c).
Only the upper 4 bits of the count output of 5 are shown. Figure 4 (
In (a), the signal HD shown in FIG. 3 (e) is shown again. Next, FFs 40 to 38 are each output children (1) of the decoder 36.
It is set at the falling edge of the signal of the decoder 36 (11-7L (12-5) I (12-
5) is reset at the falling edge of each signal. therefore,
The Q output signals of these FFs 40 to 38 have waveforms shown in () to (f) in FIG. 4, respectively.

次に、垂直カウンタ３５の出力（第４図（ハ）参照）を
第５図（イ）に示すものとすれば、信号ＴＧ（第３図（
ト）は同図（ロ）の波形によって示される。次に、アン
ドゲート４８はデコーダ３６の出力端子（１２−３）の
信号と、信号ＴＧとのアンドをとる回路であり、したが
って、その出力信号ＴＲＡは第５図（ハ）Ｋ示す波形と
なる。次に、カウンタ４９のリセット端子Ｒへ信号ＴＲ
Ａが供給されると、この信号ＴＲＡの立下りにおいてカ
ウンタ４９がリセットされる。カウンタ４９がリセット
されると、ナントゲート５４の出力が“１′″となり、
以後、信号ＴＧ（第５図（ｏ）　）がアンドゲート５０
を介してカウンタ４９のクロック端子ＣＫへ供給され、
これにより、カウンタ４９の出力が第５図に）に示すよ
うに変化する。そして、カウンタ４９のカウント出力が
「７」になると、ナントゲート５４の出力が“０″とな
り、したがってアンドゲート５０が閉状態となり、以後
、カウンタ４９のカウント出力が「７」の状態で保持さ
れる。そして、再び信号ＴＲＡがカウンタ４９のリセッ
ト端子Ｒへ供給されると、再び第５図に）に示すカウン
トが行われる。Next, if the output of the vertical counter 35 (see FIG. 4 (c)) is shown in FIG. 5 (a), then the signal TG (see FIG.
(g) is shown by the waveform in (b) of the same figure. Next, the AND gate 48 is a circuit that ANDs the signal at the output terminal (12-3) of the decoder 36 and the signal TG, and therefore, its output signal TRA has the waveform shown in FIG. 5(C) K. . Next, the signal TR is sent to the reset terminal R of the counter 49.
When A is supplied, the counter 49 is reset at the falling edge of the signal TRA. When the counter 49 is reset, the output of the Nant gate 54 becomes "1'",
Thereafter, the signal TG (FIG. 5(o)) is connected to the AND gate 50.
is supplied to the clock terminal CK of the counter 49 via
As a result, the output of the counter 49 changes as shown in FIG. Then, when the count output of the counter 49 becomes "7", the output of the Nante gate 54 becomes "0", so the AND gate 50 becomes closed, and from then on, the count output of the counter 49 is held at "7". Ru. Then, when the signal TRA is again supplied to the reset terminal R of the counter 49, the counting shown in FIG. 5) is performed again.

次に、レジスタ６０内の相違数データＤＦが“００″（
１０進数「０」）の場合は、インバータ５６，５７の出
力が”１．１”となり、したがってカウンタ４９のカウ
ント出力が「６，７Ｊの場合に比較器５９の出力信号Ｅ
Ｑが“１″となる。Next, the difference number data DF in the register 60 is “00” (
When the decimal number is "0"), the outputs of the inverters 56 and 57 are "1.1", and therefore, when the count output of the counter 49 is "6, 7J", the output signal of the comparator 59 is
Q becomes "1".

また、インバータ５５の出力はカウンタ４９のカウント
出力が「６」の場合に“１″となる。したかって、アン
ドゲート５３はカウンタ４９のカウント出力が「６」の
場合に開状態となる。そして、アンドゲート５３が開状
態になると、信号ＴＧが同アンドゲート５３を介して、
上フレーム信号ＦＬＭａ−０（第５図（ホ））として液
晶モジュール４へ出力される。同様に、レジスタ６０内
の相違数データＤＦが“０１”（１０進数「１」）。Further, the output of the inverter 55 becomes "1" when the count output of the counter 49 is "6". Therefore, the AND gate 53 becomes open when the count output of the counter 49 is "6". Then, when the AND gate 53 becomes open, the signal TG passes through the AND gate 53 and
The upper frame signal FLMa-0 (FIG. 5(E)) is output to the liquid crystal module 4. Similarly, the difference number data DF in the register 60 is "01" (decimal number "1").

“１０”（１０進数「２」、“１１”（１０進数「３」
）の場合は各々、カウンタ４９のカウント出力がｒ４Ｊ
、ｒ２Ｊ、ｒＯｊの時アンドゲート５３が開状態となり
、信号ＴＧがアンドゲート５３を介して、上フレーム信
号ＦＬＭａ−１（第５図（へ）　Ｌ　　　ＦＬＭａ　　
　　　２　　（第　５１１（）））、　　　ＦＬＭａ−
３（第５図（イ））として液晶モジュール４へ出力され
る。次に、アンドゲート５２はカウンタ４９のカウント
出力が「６」の時開状態となる。そして、アンドゲート
５２が開状態になると、信号ＴＧが同アンドゲート５２
を介して、下フレーム信号ＦＬＭｂ　（第５１ｉＵ（！
Ｊ）　）として液晶モジュール４へ出力される。このよ
うに、下フレーム信号Ｆ　Ｌ　Ｍｂは常時同じタイミン
グで発生するが、上フレーム信号ＦＬＭａは、レジスタ
６０内の相違数データＤＦに応じて異なるタイミングで
発生する。なお、上述した上フレーム信号ＦＬＭａ−０
〜３および下フレーム信号Ｆ　Ｌ　Ｍ　ｂを各々第４１
ｆｆｌ（））〜に）に示す。また、第３図（男に示すラ
ッチクロックＬＣを第４図（ホ）に転記し、さらに、第
５図（ホ）圧示す上フｌ／−ム信号Ｆ　Ｌ　Ｍ　ａ　−
０を第３図体）に転記する。“10” (decimal number “2”, “11” (decimal number “3”)
), the count output of the counter 49 is r4J.
, r2J, rOj, the AND gate 53 is open, and the signal TG is passed through the AND gate 53 to the upper frame signal FLMa-1 (see FIG. 5).
2 (No. 511()), FLMa-
3 (FIG. 5(A)) and is output to the liquid crystal module 4. Next, the AND gate 52 is opened when the count output of the counter 49 is "6". Then, when the AND gate 52 becomes open, the signal TG is applied to the AND gate 52.
The lower frame signal FLMb (51st iU(!)
J) ) is output to the liquid crystal module 4. In this way, the lower frame signal F L Mb is always generated at the same timing, but the upper frame signal FLMa is generated at different timings depending on the difference number data DF in the register 60. Note that the above-mentioned upper frame signal FLMa-0
~3 and the lower frame signal F L M b respectively at the 41st
ffl()) to). In addition, the latch clock LC shown in FIG. 3 (m) is transferred to FIG.
Transfer 0 to the third figure).

以上がコントローラ１５の各部の出力波形および出力デ
ータであり、上述した第３図〜第５図に示す動作は、電
源投入時点以降、常時繰り返して実行される。The above are the output waveforms and output data of each part of the controller 15, and the operations shown in FIGS. 3 to 5 described above are constantly repeatedly executed after the power is turned on.

次に、全体の動作を説明する。液晶パネル５の表示を行
う場合、ＣＰＵ１６は、まずパネルデータＰＤ（３ビツ
ト）および相違数データＤＦ（２ピツト）を出力する。Next, the overall operation will be explained. When displaying on the liquid crystal panel 5, the CPU 16 first outputs panel data PD (3 bits) and difference number data DF (2 bits).

いま、ＣＰＵ１６のプログラムが６４０Ｘ１９２ドツト
のパネル駆動用のプログラムであるとし、また、液晶モ
ジュール４内の液晶パネル５も６４０Ｘ１９２ドツトの
パネルであるとすると、ＣＰＵ１６はパネルデータＰＤ
として“００１″を、また相違数データＤＦとして“０
０″を各々出力する。出力されたデータＰＤおよびＤＦ
は各々、表示制御回路１９によってレジスタ４５および
６０内に書込まれる。そして、データ“００１″がレジ
スタ４５内に書込まれると、アンドゲート４３が開状態
となり、第４図←）に示すＦＦ４０のＱ出力がアンドゲ
ート４３、オアゲート４４を介して、信号ＶＤとして出
力される。次に、ＣＰＵ１６は表示データを順次出力す
る。出力された表示データは表示制御回路１９を介して
表示用メモリ１８内に書込まれる。次にＣＰＵ１６は表
示指令を出力する。この表示指令が出力されると、以後
、次の過程によって液晶パネル５の表示が行われる。Now, assuming that the program of the CPU 16 is a program for driving a 640 x 192 dot panel, and that the liquid crystal panel 5 in the liquid crystal module 4 is also a 640 x 192 dot panel, the CPU 16 reads the panel data PD.
and “001” as the difference number data DF.
0'' respectively. Output data PD and DF
are written into registers 45 and 60 by display control circuit 19, respectively. When data "001" is written into the register 45, the AND gate 43 becomes open, and the Q output of the FF 40 shown in FIG. be done. Next, the CPU 16 sequentially outputs display data. The output display data is written into the display memory 18 via the display control circuit 19. Next, the CPU 16 outputs a display command. When this display command is output, the display on the liquid crystal panel 5 is thereafter performed through the following process.

すなわち、まず、表示制御回路１５は垂直カウンタ３５
のカウント出力がｒＯ−０」になるまで待期し、次いで
「０−０」になった時点（第６図に示す時刻ｔｏ参照）
から信号ＨＤの立上りを待ち、信号ＨＤが立上った時点
（同図の時刻ｔ１）カラクロックパルス０２の１周期間
（時刻ｔ１〜ｔ２）に、表示メモリ１８から表示ブロッ
クＡ（第７図）の第０〜第７ドツトの表示データ（１バ
イト）および表示ブロックＲの第０〜第７ドツトの表示
データ（１バイト）を各々読出す。なお、この読出しの
アドレスは垂直カウンタ３５のカウント出力に基づいて
作成される。次に、表示制御回路１９は、時刻ｔ２〜ｔ
３において、表示ブロックへの表示データを表示データ
ＬＤ＆として、また表示ブロックＢの表示データを表示
デー列Ｄｂとして、クロックパルス００のタイミングで
１ビツトづつ順次出力する。また、同時刻ｔ２〜ｔ３に
おいて、表示ブロックＡの第８〜第１５ドツトの表示デ
ータおよび表示ブロックＢの第８〜第１５ドツトの表示
データを各々読出す。次に、表示制御回路１９は、時刻
ｔ３〜ｔ４において表示ブロン？’Ａ、　　Ｈの第８〜
第１５ドツトの表示データを各々クロックパルスｙ５０
のタイミングで出力し、また、表示ブロックＡ、　　Ｂ
の第１６〜第２６ドツトの表示データを読出し、以下上
記の動作を繰り返す。That is, first, the display control circuit 15 controls the vertical counter 35.
Wait until the count output reaches "rO-0", and then when it becomes "0-0" (see time to shown in Figure 6)
Wait for the rise of the signal HD from the display memory 18 to the display block A (see FIG. ) and the display data (1 byte) of the 0th to 7th dots of the display block R are read out. Note that this read address is created based on the count output of the vertical counter 35. Next, the display control circuit 19 controls the display control circuit 19 from time t2 to t.
3, the display data to the display block is output as display data LD&, and the display data of display block B is output as display data string Db, one bit at a time, one bit at a time, in sequence at the timing of clock pulse 00. Further, at the same time t2 to t3, the display data of the 8th to 15th dots of the display block A and the display data of the 8th to 15th dots of the display block B are read out, respectively. Next, the display control circuit 19 controls whether the display is blank or not at times t3 to t4. 'A, H 8th ~
The display data of the 15th dot is each clock pulsed y50.
It is output at the timing of , and display blocks A and B
The display data of the 16th to 26th dots are read out, and the above operations are repeated.

他方、信号）ＩＤが“１＊′信号に立上り、次いで時刻
ｔ２においてＤ−ＦＦ２９の出力（第３図（へ））が“
１”信号に立上ると、アンドゲート３０が開状態となり
、クロックパルス００が同アンドゲート３０を介して、
シフトクロック’ＳＣＫとして液晶モジュール４へ供給
される。また、１）−ＦＦ２９の出力が“１″信号に立
上り、かつ、垂直カウンタ３５のカウント出力が「ｏ−
ＯＪとなることによって信号ＶＤ（第４図に）参照】が
“１１信号に立上ると、アンドケート３１，３２が共に
開状態となり、表示データＬＤａ、ＬＤｂが各々アント
ゲ−）３２，３１を介して液晶モジュール４へ供給され
る。そして、この表示データＬＤａ、ＬＤｂが各々シフ
トクロックＳＣＫに基づいて第７ＦｉＪのシフトレジス
タ７ａ、７ｂに読込まれる。On the other hand, the signal) ID rises to the "1*' signal, and then at time t2, the output of the D-FF29 (FIG. 3 (to)) becomes "
When the 1" signal rises, the AND gate 30 becomes open, and the clock pulse 00 passes through the AND gate 30.
It is supplied to the liquid crystal module 4 as a shift clock 'SCK. 1) The output of the -FF29 rises to the "1" signal, and the count output of the vertical counter 35 becomes "o-
When the signal VD (see FIG. 4) rises to the 11 signal due to OJ, both AND gates 31 and 32 become open, and the display data LDa and LDb are transmitted through the AND gates 32 and 31, respectively. The display data LDa and LDb are read into the shift registers 7a and 7b of the seventh FiJ based on the shift clock SCK, respectively.

（以下余白） −一 次に、第３図に示す時刻ｔ５において信号ＨＤが“０”
信号に立下ると、表示制御回路１９が表示データの読出
しを停止し、次いで時刻ｔ６になると、表示データＬＤ
ａ、ＬＤｂの出力を停止する。この時刻ｔ６において、
第７図のシフトレジスタ７ｈ、７ｂには各々表示ブロッ
クＡ、　　Ｂの各第０行目（涜り行）の各ドツトを表示
させるための表示データが読込まれている。次に、第３
ｚの時刻ｔ７〜ｔ８においてラッチクロックＬＣおよび
上フレーム信号Ｆ　Ｌ　Ｍ　ａ　−０が各々液晶モジュ
ール４へ出力され、またこの時、同時に下フレーム信号
ＦＬＭｂ（第５図（史）が出力されると、第７図のシフ
トレジスタｌｌａ、ｌｌｂの第０番目の記憶セル内に“
１′″が読込まれると共に、シフトレジスタ７ｈ、７ｂ
内の表示データがラッチ８ａ、８ｂ内に読込まれ、これ
により、表示ブロックＡ、　　Ｂの各第０行目のドツト
表示が行われる。(Left below) - First, the signal HD becomes "0" at time t5 shown in FIG.
When the signal falls, the display control circuit 19 stops reading the display data, and then at time t6, the display data LD
a. Stop the output of LDb. At this time t6,
Shift registers 7h and 7b in FIG. 7 are loaded with display data for displaying each dot in the 0th row (missing row) of display blocks A and B, respectively. Next, the third
At times t7 to t8 of z, the latch clock LC and the upper frame signal FLMa-0 are each output to the liquid crystal module 4, and at the same time, the lower frame signal FLMb (Fig. 5 (history)) is outputted. , in the 0th memory cell of shift registers lla and llb in FIG.
1''' is read, and the shift registers 7h and 7b
The display data in the display blocks A and B are read into the latches 8a and 8b, thereby displaying dots in the 0th row of each of the display blocks A and B.

次に、第３図の時刻ｔ９において信号ＨＤが再び立上る
と、以後表示用メモリ１８から表示ブロックＡ、Ｂの第
１行目の各ドツトの表示データが順次読出され、表示デ
ータＬＤａ、ＬＤｂとして表示制御回路１９から出力さ
れ、第７図のシフトレジスタ７ｈ、７ｂに読込まれる。Next, when the signal HD rises again at time t9 in FIG. The signal is outputted from the display control circuit 19 and read into the shift registers 7h and 7b in FIG.

次いで時刻ｔ１０においてラッチクロックＬＣが液晶モ
ジュール４へ出力されると、シフトレジスタ７ＩＬ、７
ｂ内の表示データがラッチ８ａ、８ｂ内に読込まれ、ま
た、シフトレジスタｌｌａ、Ｉｌｂの第１番目の記憶セ
ル内に“１″が読込まれ、これにより表示ブロックＡ、
　　Ｈの各第１行目の表示が行われる。Next, at time t10, when the latch clock LC is output to the liquid crystal module 4, the shift registers 7IL, 7
The display data in b is read into the latches 8a and 8b, and "1" is read into the first storage cell of the shift registers lla and Ilb, thereby causing the display blocks A,
Each first line of H is displayed.

以下、同様にして表示ブロックＡ、　　Ｂの各行ドツト
が順次表示される。そして、第４図に示す時刻ｔ１１に
おいて液晶パネル５の全ドツトの表示が終了し、またこ
の時第４図に）に示す信号ＶＤが゛「に立下る。次に、
同図に示す時刻ｔ１２において再び垂直カウンタ３５の
出力がｒｏ−ＯＪになると、上記と全く同じ過程で液晶
パネル５０ドツト表示が行われる。Thereafter, dots in each row of display blocks A and B are sequentially displayed in the same manner. Then, at time t11 shown in FIG. 4, the display of all dots on the liquid crystal panel 5 is completed, and at this time, the signal VD shown in FIG.
When the output of the vertical counter 35 becomes ro-OJ again at time t12 shown in the figure, 50 dots are displayed on the liquid crystal panel in exactly the same process as described above.

−なお、上述した説明においては、表示制御回路１９が
、ＣＰＵ１６からの表示指令を受けた後、垂直カウンタ
３５のカウント出力が「Ｏ−［ＩＪになるまで時期する
ものとしたが、この時期を行わなくてもよい。時期を行
わない場合は、第１回目のドツト表示が表示ブロックＡ
、　　Ｂの第０行目からでなく、途中の行から行われる
ことになる。- In the above explanation, the display control circuit 19 waits until the count output of the vertical counter 35 reaches "O-[IJ" after receiving the display command from the CPU 16; It is not necessary to do this. If you do not do this, the first dot display will be in display block A.
, will be executed not from the 0th line of B, but from the middle line.

以上が、パネルデータＰＤが“００１”、相違データＤ
Ｆが“００′の場合の動作である。パネルデータＰＤが
“０１０”、相違数データＤＦが“００″の場合、パネ
ルデータＰＤが“１００″、相違数データＤＦが“００
″の場合の各動作は上記と略同様であり、したがって説
明を省略する。The above shows that the panel data PD is “001” and the difference data D
This is the operation when F is "00'. If panel data PD is "010" and difference number data DF is "00", panel data PD is "100" and difference number data DF is "00".
Each operation in the case of `` is substantially the same as above, and therefore the explanation will be omitted.

次に、パネルデータＰＤが“００１”で、相違数データ
゛ＤＦが１１″の場合、すなわち、ＣＰＵ１６のプログ
ラムは６４０Ｘ１９２ドツトのパネルを対象としたもの
であり、実際に使用する液晶モジュー／ｌ／４は６４０
×２０４ドツトのパネルを有するものである場合（行電
極数の差＝　１２　）の動作を説明する。この場合、表
示制御回路１９が表示用メモリ１８から表示データを読
出し、データＬＤａ、ＬＤｂとして出力するタイミング
、ラッチクロックＬＣ，シフトクロックＳＣＫが各々液
晶モジュール４へ出力されるタイミング、下フレーム信
号ＦＬＭｂが液晶モジュール４へ出力されるタイミング
は各々上述した場合と全く同じである。異なる点は、上
フレーム信号Ｆ　Ｌ　Ｍ　ａが液晶モジュール４へ出力
されるタイミングのみである◎すなわち、相違数データ
ＤＦが“１１”の場合、前述したように、第４図０）お
よび第５図（イ）に示す上フレーム信号Ｆ　Ｌ　Ｍ　ａ
　−５が液晶モジュール４へ出力される。いま、第４図
に示す時刻ｔ１３において上フレーム信号Ｆ　Ｌ　Ｍ　
ａ　−３が出力されると、シフトレジスタ１１ａ（第７
閲）の第０番目の記憶セル内に“１″が読込まれ、これ
により表示ブロックへの第０行目が駆動される。ところ
で、第１図のアントゲ−）３２．３１は共に、第４図に
示す時刻ｔ１１において閉となり、したがって、時刻ｔ
１１〜ｔ１３においてシフトレジスタ７ａ、７ｂ（第７
図）のデータ入力端へは０″が供給されるが、アンドグ
ー）３０（第１図）は時刻ｔ１１〜ｔ１３（第４図）に
おいても、Ｄ−ＦＦ２９の出力が“１″の時開状態にな
り、したがってシフトクロックＳＣＫがシフトレジスタ
７ａ。Next, if the panel data PD is "001" and the difference number data "DF is 11", that is, the CPU 16 program is intended for a 640x192 dot panel, and the actual LCD module /l/4 is 640
The operation in the case of a panel having ×204 dots (difference in the number of row electrodes=12) will be explained. In this case, the timing at which the display control circuit 19 reads display data from the display memory 18 and outputs it as data LDa and LDb, the timing at which the latch clock LC and shift clock SCK are output to the liquid crystal module 4, and the timing at which the lower frame signal FLMb is The timing of output to the liquid crystal module 4 is exactly the same as in each case described above. The only difference is the timing at which the upper frame signal FLMA is output to the liquid crystal module 4. In other words, when the difference number data DF is "11", as described above, Upper frame signal F L Ma shown in Figure (a)
-5 is output to the liquid crystal module 4. Now, at time t13 shown in FIG. 4, the upper frame signal F L M
When a −3 is output, the shift register 11a (seventh
A "1" is read into the 0th storage cell of the display block, thereby driving the 0th row to the display block. By the way, both the anime games 32 and 31 in FIG. 1 are closed at time t11 shown in FIG.
11 to t13, shift registers 7a and 7b (seventh
0'' is supplied to the data input terminal of the D-FF 29 (Fig. Therefore, the shift clock SCK is input to the shift register 7a.

７ｂのクロック入力端へ供給される。また、ラッチクロ
ックＬＣは、第４図（３）に示すように、常時液晶モジ
ュール４へ供給されている。以上の結果、時刻ｔ１３に
おいてラッチ８ａ、８ｂ（第７図）内のデータは全て“
０″となっており、したがって、同時刻ｔ１３において
表示ブロックＡの第０行目が駆動されても、第０行目に
表示が行われることはない。以後、ラッチクロックＬＣ
が液晶モジュール４へ供給される毎にシフトレジスタ１
１ａ内の“１″信号・が順次シフトされ、これにより、
表示ブロックへの第１行目、第２行目・・・・・・第５
行員が順次駆動される。しかしこの場合、上述した場合
と同様に実際の表示が行われることはない。7b is supplied to the clock input terminal. Furthermore, the latch clock LC is constantly supplied to the liquid crystal module 4, as shown in FIG. 4(3). As a result of the above, at time t13, all data in latches 8a and 8b (Fig. 7) are “
0'', therefore, even if the 0th line of display block A is driven at the same time t13, no display will be performed on the 0th line. From then on, latch clock LC
is supplied to the liquid crystal module 4, the shift register 1
The “1” signals in 1a are sequentially shifted, and as a result,
1st line, 2nd line...5th line to display block
Bank employees are driven one after another. However, in this case, no actual display is performed as in the case described above.

しかして、上述したように、第４図の時刻ｔ１３〜時刻
ｔ１２の間において６回うッチクロックＷが出力され、
表示ブロックへの第０〜第５行目の駆動が行われる。次
に、時刻ｔ１２に達すると、垂直カウンタ３５の出力が
ｒｏ−ＯＪとなり、以後前述した場合と全（同様にして
表示データＬＤａＬＤｂが液晶モジュール４へ出力され
、シフトレジスタ７ａ、７ｂに順次茨込まれる。そして
、シフトレジスタ７ａ、７ｂに各々６４０ビツトのデー
タが読込まれた時点（ｔ１４　）でラッチクロックＬＣ
および下フレーム信号ＦＬＭｂ　（第４図に））が各々
出力されると、シフトレジスタ１１ａ内の７１″信号が
シフトされ、また、シフトレジスタ１１ｂ内に″１″１
″信読込まれ、また、シフトレジスタ７ａ、７ｂ内のデ
ータがラッチ８　ａ、８　ｂ内に読込まれる。これによ
り、表示ブロックへの第６行目、表示ブロックＢの第０
行目の表示が行われる。なお、この時点で表示ブロック
Ａ、　　Ｂの第６行目、第０行目に各々表示されるデー
タは、前述した１９２行のパネルの場合において表示ブ
ロックＡ、　　Ｂの各第０行目に表示されたデータと同
一である。以下、前述した場合と同様にして表示ブロッ
クＡ、　　Ｂの各行の表示が順次行われる。Therefore, as described above, the missing clock W is output six times between time t13 and time t12 in FIG.
Driving of the 0th to 5th rows to the display block is performed. Next, when time t12 is reached, the output of the vertical counter 35 becomes ro-OJ, and from then on, the display data LDaLDb is outputted to the liquid crystal module 4 in the same manner as in the case described above, and is sequentially stored in the shift registers 7a and 7b. Then, at the time (t14) when 640 bits of data are read into each of the shift registers 7a and 7b, the latch clock LC is activated.
and lower frame signal FLMb (see FIG. 4) are output, the 71'' signal in the shift register 11a is shifted, and the 1''1'' signal in the shift register 11b is shifted.
The data in the shift registers 7a, 7b are read into the latches 8a, 8b. This causes the 6th line to the display block, the 0th line of the display block B.
The row is displayed. Note that the data displayed on the 6th line and 0th line of display blocks A and B at this point is the same as the data displayed on the 0th line of display blocks A and B in the case of the 192-line panel described above. The data is the same as the Thereafter, each row of display blocks A and B is sequentially displayed in the same manner as in the case described above.

しかして上記の過程によれば、表示ブロックＢは第０行
目から順次表示が行われる一方、表示ブロックＡは第６
行目から表示が行われる。この結果、表示ブロックＡ、
の行１ｆ甑数が１０２でＣＰＵ１６のプログラムが１９
２行（片側９６行）のパネルを対象としている場合、表
示ブロックへの表示画像と表示ブロックＢの表示画像と
の間に隙間かあ（ことがない。According to the above process, display block B is displayed sequentially from the 0th row, while display block A is displayed sequentially from the 6th row.
Display starts from the row. As a result, display block A,
The line 1f number is 102 and the program of CPU 16 is 19.
When targeting a panel with two rows (96 rows on one side), there is no gap between the display image on the display block and the display image on display block B.

。次に、パネルデータＰＤが“００１″で相違数データ
ＤＦが“１０”の場合、すなわち、ＣＰＵ１６のプログ
ラムが６４０Ｘ１９２ドツトのパネルを対象とし、実際
に使用するパネルが６４０×２００ドツトのパネルの場
合（行電極数の差＝８）は、上フレーム信”ｉ’、ＦＬ
Ｍ　ａとして第４図の）に示す上フレーム信号Ｆ　Ｌ　
Ｍ　ａ　−２が液晶モジュール４へ出力される。そして
、この上フレーム信号ＦＩＭａ−２の立上り時点から第
４図の時刻ｔ１２までの間にラッチクロックＬＣが４回
出力される。すな　屯わち、この場合、表示ブロックＡ
の＠０〜第６行目の表示が行われず、第４行目から表示
が行われる。同様に、パネルデータＰＤが”０１０”で
相りへの第２行目から表示が行われる。. Next, when the panel data PD is "001" and the difference number data DF is "10", that is, when the program of the CPU 16 targets a panel of 640 x 192 dots, and the panel actually used is a panel of 640 x 200 dots. (Difference in the number of row electrodes = 8) is the upper frame signal “i”, FL
The upper frame signal F L shown in ) in FIG. 4 as M a
M a -2 is output to the liquid crystal module 4. The latch clock LC is output four times from the rising edge of the upper frame signal FIMa-2 to time t12 in FIG. 4. So, in this case, display block A
The display from the 0th line to the 6th line is not performed, and the display starts from the 4th line. Similarly, when the panel data PD is "010", the display is performed from the second line to each other.

なお、上述した各場合において、表示ブロックＢの最下
部の、表示ブロックへの非表示領域に対応する部分も勿
論非表示領域となる。また、非表示領域を全域「黒」と
することも可能である。この場合、信号ＶＤ（第４図に
）〜（へ））が“０”の時シフトレジスタ７ＩＬ、７ｂ
のデータ入力端へ“１″を印加しておけばよい。Note that in each of the above cases, the portion at the bottom of the display block B that corresponds to the non-display area of the display block also becomes the non-display area. It is also possible to make the entire non-display area "black". In this case, when the signal VD (in FIG. 4) to (to) is "0", the shift registers 7IL and 7b
It is sufficient to apply "1" to the data input terminal of.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、液晶パネルの
行電極数が増えた場合においても、もとのプログラムを
ほとんど変更することな（、かつ表示用メモリに余分な
ブランクブータラ警込むことなく正しい表示を行うこと
ができる効果が得られる。As explained above, according to the present invention, even when the number of row electrodes on a liquid crystal panel increases, the original program can hardly be changed (and no unnecessary blank booters can be stored in the display memory). The effect is that correct display can be performed without any problems.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例による液晶表示コントロー
ラ１５を用いた液晶表示装置の４成を示すブロック図、
第２図は第１図における表示用メ５図は各々第１図に示
す液晶表示コントローラ１５の動作を説明するためのタ
イミング図、第６図は一般的な液晶表示装置の構成を示
すブロック図、第７図は第６図における液晶モジュール
４の構成を示すブロック図、第８図は６４０Ｘ１９２ド
ツトの液晶パネルを対象としたプログラムによって６４
０Ｘ２０４ドツトのパネルを駆動した場合の問題点を説
明するだめの図である。 ４・・・・・・液晶モジュール、５・・・・・・液晶パ
ネル、６・・・・・・パネル駆動回路、４８．５０〜５
３・・・・・・アンドゲート、５４・・・・・・ノアゲ
ート、５５〜５７・・・・・・インバータ、５９・・・
・・・比較器、６０・・・・・・レジスタ。 ｌ願人　株式会社　アスキ　− 、゛ン、・−・′ 手続補正書輸発） Ｇ○　　７−４ 昭和　　　年　　　月　　　日 １、事件の表示 昭和６０年特許願第４５９５３号 ２、発明の名称 液晶表示コントローラ ３、補正をする者FIG. 1 is a block diagram showing four components of a liquid crystal display device using a liquid crystal display controller 15 according to an embodiment of the present invention;
2 is a timing diagram for explaining the operation of the liquid crystal display controller 15 shown in FIG. 1, and FIG. 6 is a block diagram showing the configuration of a general liquid crystal display device. , FIG. 7 is a block diagram showing the configuration of the liquid crystal module 4 in FIG. 6, and FIG. 8 is a block diagram showing the configuration of the liquid crystal module 4 in FIG. 6.
It is a diagram for explaining the problem when driving a panel of 0x204 dots. 4...Liquid crystal module, 5...Liquid crystal panel, 6...Panel drive circuit, 48.50-5
3...And gate, 54...Noah gate, 55-57...Inverter, 59...
...Comparator, 60...Register. 1 Applicant: ASCII Co., Ltd. Procedural amendment imported) G○ 7-4 Showa year, month, day 1, case display 1985 patent application No. 45953 2, title of invention liquid crystal display Controller 3, person who makes corrections

Claims (1)

【特許請求の範囲】 上下表示ブロックに２分割された液晶パネルと、この液
晶パネルの行、列電極を各々駆動する駆動回路とを具備
し、上フレーム信号および下フレーム信号が各々供給さ
れた時点以降、上下表示ブロックの各行電極が順次ラッ
チ信号のタイミングで駆動されるように構成された液晶
モジュールを駆動制御する液晶表示コントローラにおい
て、外部からのデータが書込まれるレジスタと、前記上
フレーム信号を、前記下フレーム信号より前記レジスタ
内のデータに対応するラッチ信号周期だけ前の時点で出
力するフレーム信号出力手段と、 を具備してなる液晶表示コントローラ。[Scope of Claims] A liquid crystal panel divided into upper and lower display blocks, and a drive circuit that drives row and column electrodes of this liquid crystal panel, respectively, are provided, and when an upper frame signal and a lower frame signal are respectively supplied. Thereafter, in a liquid crystal display controller that drives and controls a liquid crystal module configured such that each row electrode of the upper and lower display blocks is sequentially driven at the timing of a latch signal, a register into which external data is written and the upper frame signal are used. , frame signal output means for outputting the lower frame signal at a time point corresponding to the data in the register by a latch signal cycle corresponding to the data in the register;