JPS6120368A - Planar semiconductor device - Google Patents

Planar semiconductor device

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JPS6120368A
JPS6120368A JP14158584A JP14158584A JPS6120368A JP S6120368 A JPS6120368 A JP S6120368A JP 14158584 A JP14158584 A JP 14158584A JP 14158584 A JP14158584 A JP 14158584A JP S6120368 A JPS6120368 A JP S6120368A
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polycrystalline silicon
overlay
electrode
silicon layer
impurity region
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Keiji Kamazaki
鎌崎　啓二
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Toshiba Corp
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Abstract

PURPOSE:To surely prevent discharge by a method wherein a part of overlay overhanging out of the impurity region of an electrode is made of polycrystalline Si layer, and the surface of the polycrystalline Si layer is covered with an oxide film formed by oxidizing treatment of this Si layer. CONSTITUTION:A polycrystalline Si layer 11' widely overlaid with a width W1 on the junction of a P<+> type impurity region 2 and a polycrystalline Si layer 12' widely overlaid with a width WG in the periphery of an N<+> type annular ring region 5 are formed on a field oxide film 6. These polycrystalline Si layers 11' and 12' are connected to corresponding aluminum electrodes 11 and 12, respectively. Excluding connections with the aluminum electrodes, the surfaces of the polycrystalline Si layers 11' and 12' are coated with Si oxide films 11'' and 12'' formed by oxidizing these polycrystallines Si layers. Therefore, even when the distance Wo between overlay electrodes is shortened, the discharge between the both can be prevented.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はオーバーレイ電極を具備したプレーナ型半導体
装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to improvements in planar semiconductor devices with overlay electrodes.

〔発明の技術的背景〕[Technical background of the invention]

プレーナ型の半導体装置では不純物領域の接合露出部が
半導体基板の表面に位置し、該接合露出部がシリコン酸
化膜等の絶縁膜で被覆される構造となるため、一般に高
い信頼性が得られるという特長を有している。しかし、
近年では産業機械等への用途を中心にして更に高信頼性
が要求されるようになり、高耐圧特性に優れたダイオー
ド、トランジスタ、サイリスタ等の半導体装置が強く要
舅されるに至った。このような高信頼性、高耐圧化の要
請に応える手段として、プレーナ型半導体装置では各種
の電極をオーバーレイ構造とすることが屡々行なわれて
いる。In planar semiconductor devices, the exposed junction part of the impurity region is located on the surface of the semiconductor substrate, and the exposed junction part is covered with an insulating film such as a silicon oxide film, so it is generally said that high reliability can be obtained. It has special features. but,
In recent years, even higher reliability has been required mainly for applications in industrial machinery, etc., and semiconductor devices such as diodes, transistors, and thyristors with excellent high withstand voltage characteristics have come into strong demand. As a means to meet such demands for high reliability and high breakdown voltage, in planar semiconductor devices, various electrodes are often formed into an overlay structure.

ところで、プレーナ型半導体装置を高耐圧化するために
既に実用化されている手段としては、ガードリング法、
或いはフィールドプレート法等が知られている。このう
ちフィールドプレート法は上述のオーバーレイ電極を用
いたもので、拡散深度が比較的浅いＰＮ接合でも〜１０
００Ｖ程度の高耐圧が得られ、しかも構造が簡単で設計
がし易い等のメリットを具備していることから、特に多
用されている。By the way, methods that have already been put into practical use to increase the breakdown voltage of planar semiconductor devices include the guard ring method,
Alternatively, a field plate method is known. Among these, the field plate method uses the above-mentioned overlay electrode, and even a PN junction with a relatively shallow diffusion depth has a
It is particularly frequently used because it has advantages such as a high withstand voltage of about 00V and a simple structure and easy design.

第２図＜Ａ）はフィールドプレート構造を採用した従来
の高耐圧ダイオードチップの例を示すパターン平面図で
、第２図（Ｂ）は同図（Ａ）のＢ−Ｂｌｊｌに沿う断面
図である。第２図（Ｂ）において１はＮ型シリコン基板
、２はＰ＋型不純物領域で、両者によるＰＮ接合がダイ
オードを構成している。シリコン基板１の裏面にはアル
ミニウムの蒸着による基板電極３が形成され、該電極３
の接触抵抗を低減するためにＮ＋型のコンタクト領域３
が形成されている。また、シリコン基板１の主面には前
記Ｐ＋型不純物領域２を取囲む環状のＮ１型アニユラ−
リング領域５が形成されている。Figure 2 <A) is a pattern plan view showing an example of a conventional high voltage diode chip that employs a field plate structure, and Figure 2 (B) is a cross-sectional view taken along B-Bljl in Figure 2 (A). . In FIG. 2(B), 1 is an N-type silicon substrate, 2 is a P+ type impurity region, and a PN junction formed by both constitutes a diode. A substrate electrode 3 is formed on the back surface of the silicon substrate 1 by vapor deposition of aluminum.
N+ type contact region 3 to reduce the contact resistance of
is formed. Further, on the main surface of the silicon substrate 1, an annular N1 type annular region surrounding the P+ type impurity region 2 is formed.
A ring region 5 is formed.

そして、シリコン基板１の主表面はシリコン酸化膜６で
覆われ、該シリコン酸化膜６上にはアルミニウム蒸着層
のパターン平面図によりアノード電極７、アニユラ−リ
ング電極８が形成されている。The main surface of the silicon substrate 1 is covered with a silicon oxide film 6, and an anode electrode 7 and an annular ring electrode 8 are formed on the silicon oxide film 6 according to a plan view of a pattern of an aluminum vapor deposited layer.

アノード電極７はコンタクトホールを介してＰ“型不純
物領域２に接続され、またアニユラ−リング電極８はコ
ンタクトホールを介してＮ＋型アニユラ−リング領域５
に接続されている。図示のように、アノード電極７はＰ
＋型領域２の外側に張出して接合上を広く覆うようにオ
ーバーレイ（オーバーレイ幅：Ｗ、＋）されている。ま
た、アニユラ−リング電極８も同様にオーバーレイされ
ている（オーバーレイ幅：Ｗａ＞。The anode electrode 7 is connected to the P" type impurity region 2 through a contact hole, and the anode electrode 8 is connected to the N+ type annual ring region 5 through a contact hole.
It is connected to the. As shown, the anode electrode 7 is P
It is overlaid (overlay width: W, +) so as to protrude outside the +-type region 2 and widely cover the joint. Further, the annular ring electrode 8 is similarly overlaid (overlay width: Wa>).

なお、第２図（Ａ）中で斜線を付した部分は夫々対応す
る電極７．８を示し、付点領域は対応する不純物拡散領
域２．５を示している。また、同図（Ａ）中の破線はシ
リコン酸化膜６の端縁を示している。Note that in FIG. 2(A), hatched portions indicate corresponding electrodes 7.8, and dotted regions indicate corresponding impurity diffusion regions 2.5. Further, the broken line in FIG. 2A indicates the edge of the silicon oxide film 6.

上記従来のダイオードチップではプレーナ型半導体装置
に特有の構造、即ちＰＮ接合の露出部分がシリコン酸化
膜６で覆われていることで高信頼性が得られる他、オー
バーレイされたアノード電極７のフィールドプレート効
果によって高耐圧化が実現されている。In the conventional diode chip described above, high reliability is achieved by the structure unique to planar semiconductor devices, that is, the exposed part of the PN junction is covered with a silicon oxide film 6, and the field plate of the overlaid anode electrode 7 As a result, high voltage resistance has been achieved.

即ち、逆バイアスされた一般的なプレーナ型のＰＮ接合
では接合湾曲部の空乏層が狭くなり、電界強度が大きく
なるため当該接合湾曲部で耐圧低下を生じるのに対し、
上記の従来例ではオーバーレイされたアノード電極７に
よって接合湾曲部の電界集中が緩和されることになる。In other words, in a typical reverse-biased planar PN junction, the depletion layer at the curved junction becomes narrower and the electric field strength increases, causing a drop in breakdown voltage at the curved junction.
In the conventional example described above, the electric field concentration at the junction curved portion is alleviated by the overlaid anode electrode 7.

これは、アノード電極７に逆バイアス電圧が印加される
と、そのオーバレイ部分のフィールドプレート効果によ
って接合湾曲部の空乏層が図中二点鎖線で示すように広
げられるからである。This is because when a reverse bias voltage is applied to the anode electrode 7, the depletion layer at the junction curved portion is widened as shown by the two-dot chain line in the figure due to the field plate effect of the overlay portion.

他方、チップ外周のＮ＋型アニユラ−リング領域５及び
これに接続された電極４は、漏れ電界により誘導された
酸化膜中の可動電荷や、チップを封止した樹脂に含まれ
る可動電荷等によりＮ−型の基板表面が空乏化ないし反
転化することを防止するためのもので、これにより高温
逆バイアス時の信頼性を更に向上することができる。な
お、このアニユラ−リング領域５はオーバーレイガード
リンクとも呼ばれるが、基板１と同導電型である点にお
いて通常のガードリングとは異なっている。On the other hand, the N+ type annular ring region 5 on the outer periphery of the chip and the electrode 4 connected thereto are N This is to prevent the - type substrate surface from being depleted or inverted, thereby further improving reliability during high temperature reverse bias. Although this annular ring region 5 is also called an overlay guard link, it differs from a normal guard ring in that it has the same conductivity type as the substrate 1.

〔背景技術の問題点〕[Problems with background technology]

上記の従来例で示したように、オーバーレイされた金属
電極７のフィールドプレート効果によってプレーナ接合
の高耐圧化、高温逆バイアス時の信頼性（主にリーク電
流の増加問題）の向上が実現されることとなった。As shown in the conventional example above, the field plate effect of the overlaid metal electrode 7 increases the withstand voltage of the planar junction and improves reliability during high temperature reverse bias (mainly due to the problem of increased leakage current). It became a thing.

しかし、製品コストを低減する目的でチップサイズを縮
小していくに伴い、上記従来の構造には次のような新た
な問題が発生するに至った。即ち、チップサイズを縮小
する観点からは、当然ながらオーバーレイ電極７，８の
間隔ＷＯを必要最少限とする設計がなされるようになり
、且つ装置の高耐圧化に伴って電ＭＩｔ圧が高くなった
結果、両電極間で放電を生じるという問題が発生した。However, as the chip size has been reduced for the purpose of reducing product costs, the following new problems have arisen in the above-mentioned conventional structure. That is, from the viewpoint of reducing the chip size, it is natural that designs are made to minimize the interval WO between the overlay electrodes 7 and 8, and as the withstand voltage of devices increases, the electric MIt voltage increases. As a result, a problem occurred in which discharge occurred between both electrodes.

この対策として、第３図に示すようにオーバーレイ電極
７，８上を低温気相成長法によるＣＶＤ酸化酸化液覆す
る方法が試みられている。しかし、この方法では図中へ
で示すオーバーレイ電極７゜８端部の段差部分において
、酸化膜のカバレージが悪いため完全に被覆されない部
分や著しく被覆が薄い部分が発生し、放電問題（特に硬
質の状態にチップが暴露すれた場合）の完全な解決には
なっていないのが実状である。As a countermeasure to this problem, a method has been attempted in which the overlay electrodes 7 and 8 are coated with a CVD oxidation liquid using a low temperature vapor phase growth method, as shown in FIG. However, with this method, the coverage of the oxide film is poor at the stepped portions of the overlay electrodes 7 and 8 shown in the figure, resulting in areas that are not completely covered or areas that are extremely thin, resulting in discharge problems (particularly on hard surfaces). The reality is that there is no complete solution to the problem (when the chip is exposed to the conditions).

なお、上記の高耐圧プレーナ型ダイオードの場合以外に
も、オーバーレイ電極を具備したプレーナ型半導体装置
を微細化する際にはどのような場合にも、このような放
電の問題が多かれ少ながれ必ず生じることのなる。In addition to the case of the high-voltage planar diode mentioned above, when miniaturizing a planar semiconductor device equipped with an overlay electrode, such discharge problems will inevitably occur more or less. Something happens.

〔発明の目的〕[Purpose of the invention]

本発明は上記の事情に鑑みてなされたもので、オーバー
レイ電極を具備したプレーナ型半導体装置を対象とし、
上述した放電問題を簡単な構造で確実に防止することを
目的としてなされたものである。The present invention has been made in view of the above circumstances, and is directed to a planar semiconductor device equipped with an overlay electrode.
This was done with the aim of reliably preventing the above-mentioned discharge problem with a simple structure.

〔発明のＪＲ要） 本発明によるプレーナ型半導体装置は、一導電型の半導
体基板と、該半導体基板の主表面に形成された不純物領
域と、前記半導体基板の主表面を覆って形成された絶縁
膜と、該絶縁膜に開孔されたコンタクトホールを介して
前記不純物領域に接続され、且つこの不純物領域の外側
にまで広く張出すようにオーバーレイして前記絶縁膜上
に設けられた電極とを具備し、該電極のうち少なくとも
前記不純物領域の外側に張出したオーバーレイ部分を多
結晶シリコン層で形成すると共に、該多結晶シリコン層
の表面を、該多結晶シリコン層の酸化処理で形成された
酸化被膜で覆ったことを特徴とするものである。[JR Essentials of the Invention] A planar semiconductor device according to the present invention includes a semiconductor substrate of one conductivity type, an impurity region formed on the main surface of the semiconductor substrate, and an insulator formed covering the main surface of the semiconductor substrate. a film, and an electrode connected to the impurity region through a contact hole opened in the insulating film and overlaid on the insulating film so as to extend widely to the outside of the impurity region. At least an overlay portion of the electrode extending outside the impurity region is formed of a polycrystalline silicon layer, and a surface of the polycrystalline silicon layer is coated with oxidation formed by oxidation treatment of the polycrystalline silicon layer. It is characterized by being covered with a film.

上記本発明のプレーナ型半導体装置では、電極のオーバ
ーレイ部分を電極自体の酸化処理で形成された酸化被膜
で覆っているため、均−且つ完全な被覆が可能となる。In the planar semiconductor device of the present invention, since the overlay portion of the electrode is covered with an oxide film formed by oxidizing the electrode itself, uniform and complete coverage is possible.

従って、オーバーレイ電極の端部が他の電極に近接した
場合にも、両電極間での放電を略完全に防止することが
できる。Therefore, even if the end of the overlay electrode is close to another electrode, discharge between the two electrodes can be almost completely prevented.

また、前記オーバーレイ電極の全体を多結晶シリコン層
で形成する場合には、該多結晶シリコン層として不純物
ドープしたものを用い、更にこの電極を拡散源として前
記不純物領域を形成するようにすることによって、製造
工程の簡略化を図ることができる。In addition, when the entire overlay electrode is formed of a polycrystalline silicon layer, an impurity-doped polycrystalline silicon layer is used, and the impurity region is formed using this electrode as a diffusion source. , the manufacturing process can be simplified.

なお、本発明においても第３図で説明したＣＶＤシリコ
ン酸化酸化液覆する手段を併用することができ、これに
よってより好ましい結果を得ることができる。In the present invention, the CVD silicon oxidation liquid coating method described in FIG. 3 can also be used, and more preferable results can be obtained thereby.

〔発明の実施例〕 以下に本発明の詳細な説明する。[Embodiments of the invention] The present invention will be explained in detail below.

第１図は、第２図＜Ａ）（Ｂ）と同様の高耐圧プレーナ
型ダイオードに適用した本発明の一実施例を示す断面口
である。この実施例は電極部分の構造以外は第２図（Ａ
）（Ｂ）の従来例と同じであり、同一部分には同一の参
照番号を付しである。FIG. 1 is a cross-sectional view showing an embodiment of the present invention applied to a high breakdown voltage planar diode similar to FIGS. 2A and 2B. This example is shown in Figure 2 (A) except for the structure of the electrode part.
) is the same as the conventional example of (B), and the same parts are given the same reference numbers.

即ち、１はＮ型シリコン基板、２はＰ＋型不純物領域、
３は基板電極、４はＮ＋型コンタクト領域、５はＮ＋型
アニユラ−リング領域、６はフィールド酸化膜（シリコ
ン酸化ＩＩＩ）である。この実施例においても、フィー
ルド酸化［１６に開孔されたコンタクトホールを介して
Ｐ＋型不純物領域２、Ｎ１型アニユラ−リング領域５に
夫々接続されたアルミニウム電極１１．１２が形成され
ている。しかし、これらアルミニウム電極１１．１２自
体はオーバーレイされておらず、その代りにＰ＋型不純
物領域２の接合上に幅Ｗａで広くオーバーレイされた多
結晶シリコン層１１’、Ｎ＋型アニユラ−リング領域５
の周縁部に幅Ｗａで広くオーバーレイされた多結晶シリ
コン層１２′がフィールド酸化１６の上に形成されてい
る。これらの多結晶シリコン層１１’、１２’　は夫々
対応するアルミニウム電極１１．１２に接続されている
。また、アルミニウム電極との接続部分を除き、多結晶
シリコン層１１’、１２’　の表面はこれら多結晶シリ
コン層自身を酸化処理して形成されたシリコン酸化膜１
１″、１２″で被覆されている。なお、第２図（８）と
対応させてみれば明らかなように、アルミニウム電極１
１及び多結晶シリコン層１１′がオーバーレイアノード
電極を構成し、アルミニウム電極１２及び多結晶シリコ
ン層１２′がオーバーレイガードリンク電極を構成して
いる。That is, 1 is an N-type silicon substrate, 2 is a P+ type impurity region,
3 is a substrate electrode, 4 is an N+ type contact region, 5 is an N+ type annular ring region, and 6 is a field oxide film (silicon oxide III). In this embodiment as well, aluminum electrodes 11 and 12 are formed which are connected to the P+ type impurity region 2 and the N1 type annular ring region 5, respectively, through contact holes opened in the field oxidation layer 16. However, these aluminum electrodes 11 and 12 themselves are not overlaid, but instead, a polycrystalline silicon layer 11' with a width Wa is widely overlaid on the junction of the P+ type impurity region 2, and an N+ type annular ring region 5 is overlaid.
A wide overlying polycrystalline silicon layer 12' with a width Wa is formed over the field oxide 16 at the periphery of the field. These polycrystalline silicon layers 11', 12' are connected to corresponding aluminum electrodes 11, 12, respectively. In addition, the surfaces of the polycrystalline silicon layers 11' and 12', except for the connection portions with the aluminum electrodes, are covered with a silicon oxide film 1 formed by oxidizing the polycrystalline silicon layers themselves.
1″, 12″. Furthermore, as is clear from the correspondence with Fig. 2 (8), the aluminum electrode 1
1 and the polycrystalline silicon layer 11' constitute an overlay anode electrode, and the aluminum electrode 12 and the polycrystalline silicon layer 12' constitute an overlay guard link electrode.

上記実施例では、アノード電極およびアニユラ−リング
電極のオーバーレイ部分、即ち多結晶シリコン層１１’
、１２’　がシリコン酸化膜１１　″。In the above embodiment, the overlay portion of the anode electrode and the annular ring electrode, that is, the polycrystalline silicon layer 11'
, 12' is a silicon oxide film 11''.

１２″で被覆され、しかもこのシリコン酸化膜は多結晶
シリコン層自身を酸化処理して形成されているため極め
て均−且つ完全で、欠陥がない。従って、オーバーレイ
電極間の距１１　Ｗ　ｏが短縮されても両者間の放電を
防止することができ、チップを縮小する上で極めて有利
である。12", and since this silicon oxide film is formed by oxidizing the polycrystalline silicon layer itself, it is extremely uniform and perfect, and has no defects. Therefore, the distance between the overlay electrodes is shortened. It is possible to prevent discharge between the two even if the two are connected to each other, which is extremely advantageous in reducing the size of the chip.

次に、上記第１図の実施例になる高耐圧プレーナ型ダイ
オードの製造例を記載する。Next, an example of manufacturing a high voltage planar diode according to the embodiment shown in FIG. 1 will be described.

比抵抗１００ΩのＮ型シリコン基板１を用い、まず公知
のプレーナ拡散法によりボロンの選択的拡散および燐の
選択的拡散を交互に行なうことにより、接合深さ５ｐ２
面抵抗１００Ω／口のＰ＋型不純物領域２、および接合
深さ４　ｐｒｔ　、面抵抗１０Ω／口のＮ＋型アニユラ
−リング領域５を夫々形成する。これらの拡散層を形成
した直後、シリコン基板１の主表面全体が膜厚４１ＩＲ
のシリコン酸化膜６で覆われている。次いで、ＣＶＤ法
によりこのシリコン酸化１１６の上に膜厚１．５譚の多
結晶シリコン層を堆積した後、該多結晶シリコン層に濃
度１×１０１７／ｄの砒素をドープする。この砒素ドー
プされた多結晶シリコン層をパターンニングすることに
よって、Ｗ、＋−１Ｏ０ｐＲの多結晶シリコンパターン
１１’　、Ｗａ＝３０−の多結晶シリコンパターン１２
′をＷｏ＝５０−で形成する。続いて酸化性雰囲気中で
熱酸化することにより、多結晶シリコンパターン１１’
、１２’　の表面に厚さ１１ｊ！Ｒのシリコン酸化ＷＩ
Ａ１１″、１２″を成長させる。次に、コンタクトホー
ルを開孔すると共に、アルミニウム電極との接続予定部
分で多結晶シリコンパターン１１’、１２’　の表面を
覆っているシリコン酸化膜１１”、１２″を除去した後
、アルミニウムを厚さ２．５ｐで蒸着し、更にパターン
ニングを行なってアルミニウム電極１１．１２を形成す
る。その後、シリコン基板１の裏面にもアルミニウムの
蒸着による電極４を形成し、個々のチップにスクライビ
ニグして第１図のプレーナ型ダイオードを得る。Using an N-type silicon substrate 1 with a specific resistance of 100 Ω, first selective diffusion of boron and selective diffusion of phosphorus are performed alternately by a known planar diffusion method to obtain a junction depth of 5p2.
A P+ type impurity region 2 with a sheet resistance of 100 Ω/hole and an N+ type annular ring region 5 with a junction depth of 4 prt and a sheet resistance of 10 Ω/hole are formed. Immediately after forming these diffusion layers, the entire main surface of the silicon substrate 1 has a film thickness of 41IR.
is covered with a silicon oxide film 6. Next, a polycrystalline silicon layer having a thickness of 1.5 mm is deposited on this silicon oxide 116 by the CVD method, and then the polycrystalline silicon layer is doped with arsenic at a concentration of 1×10 17 /d. By patterning this arsenic-doped polycrystalline silicon layer, a polycrystalline silicon pattern 11' of W, +-1O0pR and a polycrystalline silicon pattern 12 of Wa=30- are formed.
' is formed with Wo=50-. Subsequently, polycrystalline silicon pattern 11' is formed by thermal oxidation in an oxidizing atmosphere.
, thickness 11j on the surface of 12'! R silicon oxide WI
Grow A11″ and 12″. Next, a contact hole is opened, and after removing the silicon oxide films 11'' and 12'' covering the surfaces of the polycrystalline silicon patterns 11' and 12' at the portions to be connected to the aluminum electrodes, a thick layer of aluminum is formed. Aluminum electrodes 11 and 12 are formed by vapor deposition at a thickness of 2.5p and further patterning. Thereafter, an electrode 4 is formed on the back surface of the silicon substrate 1 by vapor deposition of aluminum, and the individual chips are scribed to obtain the planar diode shown in FIG.

なお、上記の製造例で得られたプレーナ型ダイオードの
逆方向耐圧は、約９００Ｖであった。Note that the reverse breakdown voltage of the planar diode obtained in the above manufacturing example was about 900V.

第４図は本発明の他の実施例になるプレーナ型高耐圧ダ
イオードを示す断面図である。この実施例では、Ｎ＋型
アニユラ−リング領域に接続したオーバーレイガードリ
ンク電極の全部を多結晶シリコン層１３で形成し、その
全表面にシリコン酸化１１１３″が形成されている。ま
た、Ｎ＋型アニユラ−リング領域５は多結晶シリコン層
１３を拡散源として砒素を熱拡散することにより形成さ
れている。それ以外は第１図の実施例と同じである。FIG. 4 is a sectional view showing a planar type high voltage diode according to another embodiment of the present invention. In this embodiment, the entire overlay guard link electrode connected to the N+ type annular ring region is formed of a polycrystalline silicon layer 13, and silicon oxide 1113'' is formed on its entire surface. The ring region 5 is formed by thermally diffusing arsenic using the polycrystalline silicon layer 13 as a diffusion source.The rest is the same as the embodiment shown in FIG.

この第４図の実施例でも基本的には第１図の実施例と同
様の効果が得られる他、Ｎ１型アニユラ−リング領域５
が多結晶シリコン層１１′および１３を酸化する熱工程
で自動的に形成されるから、製造工程が簡略化されると
いった効果が得られる。The embodiment shown in FIG. 4 also basically provides the same effects as the embodiment shown in FIG.
is automatically formed by a thermal process of oxidizing polycrystalline silicon layers 11' and 13, which has the effect of simplifying the manufacturing process.

第５図はフィールドプレート構造のプレーナ型高耐圧ダ
イオードに適用された更に別の実施例を示している。こ
の実施例ではＮ＋型アニユラ−リング領域５に接続され
たオーバーレイガードリング電極のみが本発明の構造（
第４図の実施例と同じく全体を多結晶シリコン層１３と
した）で形成され、アノード電極は第２図の従来例と略
同じ構造からなるアルミニウムのオーバーレイ電極７が
採用されている。なお、図から理解されるように、この
実施例では多結晶シリコン層１１’、１３を熱酸化した
後、更にＣＶＤ法によりシリコン酸化膜６を積み増しす
ることによって、アノード電極７のオーバーレイ部分下
における酸化膜６の膜厚を厚くしている。このような構
造によってアノード電極オーバーレイ部分下における酸
化膜中の電界を弱め、更なる高耐圧化を図ることができ
る。FIG. 5 shows yet another embodiment applied to a planar type high voltage diode having a field plate structure. In this embodiment, only the overlay guard ring electrode connected to the N+ type annular ring region 5 has the structure of the present invention (
Like the embodiment shown in FIG. 4, the entire structure is made of a polycrystalline silicon layer 13), and the anode electrode employs an aluminum overlay electrode 7 having substantially the same structure as the conventional example shown in FIG. As can be understood from the figure, in this embodiment, after thermally oxidizing the polycrystalline silicon layers 11' and 13, an additional silicon oxide film 6 is deposited by the CVD method, so that the area under the overlay portion of the anode electrode 7 is The thickness of the oxide film 6 is increased. Such a structure weakens the electric field in the oxide film under the anode electrode overlay portion, making it possible to further increase the breakdown voltage.

また、上記の構造によってオーバーレイガードリング電
極１３下の酸化膜を薄くできるため、オーバーレイガー
ドリングによる効果を増大することができる。Further, with the above structure, the oxide film under the overlay guard ring electrode 13 can be made thinner, so the effect of the overlay guard ring can be increased.

第６図は本発明をＮＰＮＰサイリスタに適用した実施例
を示している。同図において、２１はＰ型ベース領域、
２２はＮ型ベース領域、２３は型ベース領域である。図
から理解されるように、この実施例のＮＰＮＰサイリス
タは、Ｐ型ベース２１およびＰ型エミッタ２３の夫々か
らＮ型ベース２２に亙って接合上に広く配置されている
オーバーレイ電極２４．２５が多結晶シリコン層で形成
され、該多結晶シリコン層の表面が熱酸化１！１２４’
、２５’で被覆されている点を除けば、従来のＰＮＰＮ
サイリスタと同様の構成になっている。FIG. 6 shows an embodiment in which the present invention is applied to an NPNP thyristor. In the figure, 21 is a P-type base region;
22 is an N-type base region, and 23 is a type base region. As can be seen from the figure, the NPNP thyristor of this embodiment has overlay electrodes 24 and 25 widely disposed on the junction from the P-type base 21 and the P-type emitter 23 to the N-type base 22, respectively. It is formed of a polycrystalline silicon layer, and the surface of the polycrystalline silicon layer is thermally oxidized 1!124'
, 25'.
It has a similar configuration to a thyristor.

この実施例の場合にも、オーバーレイ電極２４゜２５間
の放電は第１図、第３図〜第５図の実施例と同様に防止
され、本発明に特有の効果を得ることができる。In this embodiment as well, discharge between the overlay electrodes 24 and 25 is prevented in the same way as in the embodiments shown in FIGS. 1 and 3 to 5, and the effects unique to the present invention can be obtained.

〔比較試験〕[Comparative test]

第１図の実施例に関して説明した製造例で得られたプレ
ーナ型シリコンダイオード（本発明品）、この本発明品
と同一のパラメータで製造された第２図（Ａ）（Ｂ）の
従来のプレーナ型シリコンダイオード（従来品１）およ
び第３図の従来のプレーナ型シリコンダイオード（従来
品２）の夫々について、次のような放電試験を行なった
。A planar silicon diode (product of the present invention) obtained in the manufacturing example described in connection with the embodiment in FIG. 1, and a conventional planar silicon diode (product of the present invention) shown in FIGS. The following discharge tests were conducted on the conventional planar type silicon diode (conventional product 1) and the conventional planar type silicon diode (conventional product 2) shown in FIG.

即ち、これらの被検体にダイオードの逆耐圧（〜９００
Ｖ）までの急峻な電圧（２００Ｖ、’μｓｅｃ　）を印
加し、ダイオードの接合耐圧到達依然に放電電流が流れ
るか否かを観察した。In other words, the reverse breakdown voltage of the diode (~900
A steep voltage (200 V, 'μsec) up to V) was applied, and it was observed whether a discharge current still flowed even after the junction breakdown voltage of the diode was reached.

なお、上記の放電試験はチップ状態のままのサンプルに
ついて実施すると共に（試験Ａ）、エポキシ樹脂モール
ドでパッケージされたサンプルについても実施しく試験
８）、更に該パッケージされたサンプルに１００時間の
プレッシャークツカーテストを行なったサンプルについ
ても実施した（試験Ｃ）。The above discharge test was conducted on the sample in the chip state (Test A), and also on the sample packaged in an epoxy resin mold (Test 8). The test was also carried out on the sample that had been subjected to the car test (Test C).

また、何れの放電試験もサンプル数は１００個で行なっ
た。Further, each discharge test was conducted using 100 samples.

上記の試験結果を下記第１表に示す。試験結果は何れも
放電電流が観測されたサンプル数で示しである。The above test results are shown in Table 1 below. All test results are shown by the number of samples in which discharge current was observed.

第１表 本発明品　従来品１　従来品２ 試験Ａ　　　　Ｏ１００１００１００３０１００試験３
　　　０１００　　３０１００　　０１００試験ＣＯ１
００１００１００１００１００〔発明の効果〕 以上詳述したように、本発明によればプレーナ型半導体
装置おいて高耐圧化等のために多用されるオーバーレイ
電極の先端と他の電極との間の放電を極めて効果的且つ
有効に防止することができ、チップサイズの縮小および
素子の微細化を図る上で有力な手段を提供し得るもので
ある。Table 1 Invention product Conventional product 1 Conventional product 2 Test A O10010010030100 Test 3
0100 30100 0100 test CO1
00100100100100 [Effects of the Invention] As detailed above, according to the present invention, the discharge between the tip of the overlay electrode and other electrodes, which is often used in planar semiconductor devices to increase the withstand voltage, can be extremely effectively suppressed. This can be effectively and effectively prevented, and can provide an effective means for reducing chip size and miniaturizing elements.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明を高耐圧プレーナ型シリコンダイオード
に適用した一実施例を示す断面図、第２図（Ａ）は従来
の高耐圧プレーナ型シリコンダイオードの平面図であり
、第２図（、、Ｂ　）は同一（Ａ）のＢ−８１！ｉに沿
う断面図、第３図は改良された従来の高耐圧プレーナ型
シリコンダイオードの断面図、第４図および第５図は夫
々勢本発明の他の実施例になる高耐圧プレーナ型シリコ
ンダイオードの断面図；第６図は本発明をプレーナ型Ｎ
ＰＮＰサイリスタに適用した実施例を示す断面図である
。 １・・・Ｎ型シリコン基板、２・・・Ｐ＋型不純物領域
、３・・・基板電極、４・・・Ｎ＋型アニユラ−リング
領域、６・・・フィールド酸化膜、７・・・オーバーレ
イアノード電極、８・・・オーバーレイガードリンク電
極、９・・・ＣＶ［）シリコン酸化膜、１１．１２・・
・アルミニウム電極、１１’　、１２’　、１３・・・
多結晶シリコンオーバーレイ電極、１１″、１２″、１
３”・・・熱酸化膜、２４．２５・・・多結晶シリコン
オーバーレイ電極、２４’　、２５’　・・・熱酸化膜
。 出願人代理人　弁理士　鈴江武彦 区　　　　　　　　区　　　　　　　１０　　　　　　
　　　　　　　　　　　　　ぐ澱　　　　　　　　　塘 区　　　　　　　　　区 Ｌｎ　　　　　　　　　　　　　　　Ｃ０＠　　　　　
　　　　　捻FIG. 1 is a cross-sectional view showing an embodiment in which the present invention is applied to a high-voltage planar silicon diode, and FIG. 2(A) is a plan view of a conventional high-voltage planar silicon diode. , B) is the same as (A) B-81! 3 is a cross-sectional view of an improved conventional high-voltage planar silicon diode, and FIGS. 4 and 5 are high-voltage planar silicon diodes according to other embodiments of the present invention, respectively. sectional view; Figure 6 shows the present invention in a planar type N
FIG. 2 is a sectional view showing an example applied to a PNP thyristor. DESCRIPTION OF SYMBOLS 1... N type silicon substrate, 2... P+ type impurity region, 3... Substrate electrode, 4... N+ type annular ring region, 6... Field oxide film, 7... Overlay anode Electrode, 8... Overlay guard link electrode, 9... CV[) silicon oxide film, 11.12...
・Aluminum electrodes, 11', 12', 13...
Polycrystalline silicon overlay electrode, 11″, 12″, 1
3"...Thermal oxide film, 24.25...Polycrystalline silicon overlay electrode, 24', 25'...Thermal oxide film. Applicant's representative Patent attorney Takehiko Suzue Ward 10
GU DEL TONG ward ward Ln C0@
twist

Claims (3)

【特許請求の範囲】[Claims] （１）一導電型の半導体基板と、該半導体基板の主表面
に形成された不純物領域と、前記半導体基板の主表面を
覆つて形成された絶縁膜と、該絶縁膜に開孔されたコン
タクトホールを介して前記不純物領域に接続され、且つ
この不純物領域の外側にまで広く張出すようにオーバー
レイして前記絶縁膜上に設けられた電極とを具備し、該
電極のうち少なくとも前記不純物領域の外側に張出した
オーバーレイ部分を多結晶シリコン層で形成すると共に
、該多結晶シリコン層の表面を、該多結晶シリコン層の
酸化処理で形成された酸化被膜で覆つたことを特徴とす
るプレーナ型半導体装置。(1) A semiconductor substrate of one conductivity type, an impurity region formed on the main surface of the semiconductor substrate, an insulating film formed covering the main surface of the semiconductor substrate, and a contact opened in the insulating film. an electrode connected to the impurity region via a hole and provided on the insulating film overlaid so as to extend widely to the outside of the impurity region; A planar semiconductor characterized in that an overlay portion projecting outward is formed of a polycrystalline silicon layer, and the surface of the polycrystalline silicon layer is covered with an oxide film formed by oxidizing the polycrystalline silicon layer. Device. （２）前記不純物領域の外側にまで広く張出すようにオ
ーバーレイして前記絶縁膜上に設けられた電極の全部を
多結晶シリコン層で形成したことを特徴とする特許請求
の範囲第１項記載のプレーナ型半導体装置。(2) The electrode provided on the insulating film is entirely formed of a polycrystalline silicon layer so as to extend widely to the outside of the impurity region. planar semiconductor device. （３）前記多結晶シリコン層として不純物ドープされた
多結晶シリコン層を用い、前記不純物領域がこの多結晶
シリコン層を拡散源として形成されたことを特徴とする
特許請求の範囲第１項記載のプレーナ型半導体装置。(3) A polycrystalline silicon layer doped with an impurity is used as the polycrystalline silicon layer, and the impurity region is formed using the polycrystalline silicon layer as a diffusion source. Planar semiconductor device.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63123504A (en) * 1986-11-11 1988-05-27 Nippon Steel Corp Automatic control method for sheet thickness
US5737126A (en) * 1995-03-08 1998-04-07 Brown University Research Foundation Microlenses and other optical elements fabricated by laser heating of semiconductor doped and other absorbing glasses

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