JPS61195450A - Interfacing method for common register - Google Patents
Interfacing method for common registerInfo
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- JPS61195450A JPS61195450A JP3597085A JP3597085A JPS61195450A JP S61195450 A JPS61195450 A JP S61195450A JP 3597085 A JP3597085 A JP 3597085A JP 3597085 A JP3597085 A JP 3597085A JP S61195450 A JPS61195450 A JP S61195450A
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Abstract
Description
【発明の詳細な説明】
（概要）
複数のバスマスタを構成できるシステムバスに接続され
るマスタカード内にマスタ回路と共有レジスタのデータ
パスを切り換えることが可能なバスインタフェース回路
をｉけ、１枚のマスタカードをマスタ回路と共有レジス
タとで共用することによりカード枚数の増加を抑えると
ともに、システムバスからマスタカードを見たときのイ
ンタフェース上の負荷容量の増加を防止する。[Detailed Description of the Invention] (Summary) A bus interface circuit that can switch data paths between a master circuit and a shared register is installed in a master card connected to a system bus that can configure multiple bus masters, and By sharing a master card with a master circuit and a shared register, an increase in the number of cards is suppressed, and an increase in load capacity on an interface when the master card is viewed from a system bus is prevented.
本発明は、計算機システムにおいてシステムバスに接続
された複数のバスマスタによりアクセスされる共有レジ
スタのインタフェース方式に関するものである。The present invention relates to an interface method for shared registers accessed by a plurality of bus masters connected to a system bus in a computer system.
システムバスに接続された複数のバスマスタから共有レ
ジスタへのアクセスを可能にするための構成としては、
幾つかの方式がある。The configuration to enable access to shared registers from multiple bus masters connected to the system bus is as follows:
There are several methods.
第２図はその１例であり、共有レジスタを、各バスマス
タのカードとは別のスレーブカード上に独立配置し、共
有レジスタへのアクセスを要求するバスマスタは、シス
テムバスのバス使用権ヲ獲得して共有レジスタにアクセ
スする方式である。Figure 2 is an example of this, where the shared register is placed independently on a slave card separate from each bus master's card, and the bus master requesting access to the shared register acquires the right to use the system bus. In this method, the shared register is accessed using the shared register.
図において、２１はシステム・アービトレーションバス
、２２はシステムバス、２３はシステム・バスアービタ
カード、２４はシステム・バスアービタ、２５はマスタ
カード（＃１）、２６はマスタ［１ｆｆｌ！ （＃１）
、 ２７はシステム・バスインタフェース、２８は
マスタカード（＃２）、２９はマスタ回路（＃２）、３
０はシステム・バスインタフェース（＃２）、３１はス
レーブカード、３２は共有レジスタ、３３はカード間の
信号線を表す。In the figure, 21 is a system arbitration bus, 22 is a system bus, 23 is a system bus arbiter card, 24 is a system bus arbiter, 25 is a master card (#1), and 26 is a master [1ffl! (#1)
, 27 is a system bus interface, 28 is a master card (#2), 29 is a master circuit (#2), 3
0 represents a system bus interface (#2), 31 represents a slave card, 32 represents a shared register, and 33 represents a signal line between cards.
動作を説明すると、マスタカード（＃１）２５または（
＃２）２８のそれぞれに置かれたマスタ回路（９１）２
６または（＃２）２９が、スレーブカード３１の共有レ
ジスタ３２にアクセスする場合、システム・アービトレ
ーションバス２１を介して、システムバスアービタ２４
にバス使用権獲得要求を出す。システム・バスアービタ
２４は。To explain the operation, Master Card (#1) 25 or (
#2) Master circuit (91) placed in each of 28
6 or (#2) 29 accesses the shared register 32 of the slave card 31, the system bus arbiter 24
issue a request to acquire the right to use the bus. System bus arbiter 24.
システムバス２２が空きとなったときに、バス使用権決
定制御ｌ（アービトレーシヨン）を行って次のバス使用
権を１つの回路に付与する。When the system bus 22 becomes vacant, bus usage right determination control l (arbitration) is performed to grant the next bus usage right to one circuit.
共有レジスタ３２にアクセス要求をもつマスタ回路は、
バス使用権を獲得したとき、システムバス２２を介して
共有レジスタ３２にアク°セスし。A master circuit having an access request to the shared register 32,
When the right to use the bus is acquired, the shared register 32 is accessed via the system bus 22.
データの転送を行う。Transfer data.
この第２図の方式は、システムメモリのような大容量の
メモリを共有資源として使用する場合には存効であるが
、共有ンジスタ３２のように、少量の制御レジスタを１
枚のスレーブカード上に独立配置した場合には、ハード
ウェアコストが増大するという難点があった。The method shown in FIG. 2 is effective when a large capacity memory such as system memory is used as a shared resource;
When independently arranged on two slave cards, there is a problem in that the hardware cost increases.
このため、スレーブカード３１をたとえばマスタカード
２８と一体にして、それぞれのシステムバス側のアドレ
ス線およびデータ線をワイヤードオア結合する方法があ
るが、システムバスからみた負荷容量が増大し、整合が
くずれて、高速パルス伝送が困難になるなどの不都合が
生じた。For this reason, there is a method of integrating the slave card 31 with, for example, the master card 28 and wire-oring the address lines and data lines on the respective system bus sides, but this increases the load capacity seen from the system bus and causes a loss of matching. This resulted in inconveniences such as difficulty in high-speed pulse transmission.
また第２図の側で、マスタカード（＃２）２Ｂのマスタ
回路（＃２）２９が、スレーブカード３■の共有シジス
タ３２を直接使用して動作を行うものであった場合には
、システムバス２２経由とは別に、カード２８および３
１間に、直接的に信号ｖＡ３３を設けることが必要とな
り、不経済であった。Also, on the side shown in Figure 2, if the master circuit (#2) 29 of the master card (#2) 2B operates by directly using the shared register 32 of the slave card 3, the system Apart from via bus 22, cards 28 and 3
It was necessary to provide the signal vA33 directly between the two terminals, which was uneconomical.
第３図は、他の例であり、第２図のマスタ回路（＃２）
２９と共有レジスタ３２とをローカルバスで結合し、さ
らにこのローカルバスとシステムバスとを結合可能にす
ることによって、カード間の信号線３３を不要にした方
式である。Figure 3 is another example, where the master circuit (#2) in Figure 2
This system eliminates the need for a signal line 33 between cards by connecting the card 29 and the shared register 32 by a local bus, and by making it possible to connect the local bus to the system bus.
図において、３４はマスタカード（＃２）で。In the figure, 34 is a master card (#2).
その中の２９はマスタ回路、３２は共有レジスタ。Of these, 29 are master circuits and 32 are shared registers.
３５はローカルバス、３６はローカル・バスアービタ、
３７はシステム・バスアービタ、３８はローカル・バス
インタフェースを表している。その他の番号の要素は、
第２図のものと同じである。35 is a local bus, 36 is a local bus arbiter,
37 represents a system bus arbiter, and 38 represents a local bus interface. Other numbered elements are
It is the same as that in Figure 2.
この方式では、システムバス２２上のバスサイクルが共
有レジスタ３２以外のシステムバス上の資源をアクセス
している場合は、マスタ回路（＃２）２９は、ローカル
・バスアービタ３６に要求して、ローカルバス３５のバ
ス使用権を獲得し。In this method, if a bus cycle on the system bus 22 accesses a resource on the system bus other than the shared register 32, the master circuit (#2) 29 requests the local bus arbiter 36 to Obtained the right to use 35 buses.
共有レジスタ３２にアクセスする動作を並列に実行する
ことができる。Operations that access shared registers 32 can be performed in parallel.
しかし、ローカル・バスアービタ３６．ローカル・バス
インタフェース３８などのハードウェア量が増大し、ま
たマスタ回路（＃１）２６から共有レジスタ３２をアク
セスする場合には、システムバス２２とローカルバス３
５の双方のバス使用権を獲得するためのアービトレーシ
ョン動作が直列に実行されるためにアクセスのオーバー
ヘッドが大きくなるという欠点があった。However, the local bus arbiter 36. When the amount of hardware such as the local bus interface 38 increases, and when accessing the shared register 32 from the master circuit (#1) 26, the system bus 22 and the local bus 3
Arbitration operations for acquiring the right to use the bus for both No. 5 and No. 5 are performed in series, resulting in a disadvantage that access overhead becomes large.
システムバスに接続された複数のバスマスタが共有レジ
スタをアクセスするための従来の機構は。The traditional mechanism for accessing shared registers by multiple bus masters connected to a system bus is:
ハードウェア量が多かったり、アクセス時間が長ぐなる
など、あまり効率的でないという問題があった。本発明
は、ハードウェア量の増加を最小限にして、効率的なア
クセスが可能な共有レジスタのインタフェースを提供し
ようとするものである。There were problems in that it was not very efficient, such as requiring a large amount of hardware and requiring long access times. The present invention aims to provide a shared register interface that can be accessed efficiently while minimizing the increase in the amount of hardware.
本発明は、共有レジスタを１つのバスマスタと同じカー
ド内に収容するが、ローカルバスを用いず、システムバ
スの使用権獲得のみをアクセス可能の条件とし、しかも
同じカード内のバスマスタとシステムバスの双方からの
アクセスを可能にするため、特別なスイッチ機構を含む
インタフェース回路を設けるものである。The present invention accommodates a shared register in the same card as one bus master, but does not use a local bus, and requires only acquisition of the right to use the system bus as a condition for access. An interface circuit including a special switch mechanism is provided to enable access from the computer.
第１図は１本発明の原理説明図である。図において、１
はシステムバス、２はマスタカード、３はマスタ回路、
４はインタフェース回路、５は共有レジスタ、６はシス
テム・データ出力バッファ。FIG. 1 is a diagram explaining the principle of the present invention. In the figure, 1
is the system bus, 2 is the master card, 3 is the master circuit,
4 is an interface circuit, 5 is a shared register, and 6 is a system data output buffer.
７はシステム・データ人力バッファ、８はローカル・デ
ータ入力バッファ、９はローカル・データ出力バッファ
、１０はデータマルチプレクサを表す。7 represents a system data manual buffer, 8 represents a local data input buffer, 9 represents a local data output buffer, and 10 represents a data multiplexer.
共有レジスタ５は、システムバス１とマスタ回路３との
間のデータの入力バスおよび出力バスの途中に、ブリッ
ジするように挿入されている。The shared register 5 is inserted in the middle of a data input bus and an output bus between the system bus 1 and the master circuit 3 so as to bridge the data bus.
システムデータ出力バッファ６およびローカルデータ入
力バッファ８は３ステートバツフアであり、制御信号に
よりイネーブル化される。System data output buffer 6 and local data input buffer 8 are three-state buffers and are enabled by control signals.
データマルチプレクサ１０は、制御信号によりローカル
データ出力バッファ９の出力または共有レジスタ５の出
力のいずれか一方を選択し、システム・データ出力バッ
ファ６の入力へ転送する。Data multiplexer 10 selects either the output of local data output buffer 9 or the output of shared register 5 according to a control signal, and transfers it to the input of system data output buffer 6.
これらのシ、ステムデータ出力バッファ６．ローカルデ
ータ入カバッファ８およびデータマルチプレ、フサ１０
の動作状態を制御することにより、システムバス１から
マスタ回路３あるいは共有レジスタ５へのデータ転送、
マスタ回路３あるいは共有レジスタ５からシステムバス
１へのデータ転送。These system data output buffers6. Local data input buffer 8 and data multiplexer, holder 10
Data transfer from the system bus 1 to the master circuit 3 or the shared register 5 by controlling the operating state of the
Data transfer from master circuit 3 or shared register 5 to system bus 1.
マスタ回路３から共有レジスタ５へのデータ転送。Data transfer from master circuit 3 to shared register 5.
共有レジスタ５からマスタ回路３へのデータ転送を、任
意選択的に実行することができる。Data transfer from the shared register 5 to the master circuit 3 can be performed optionally.
第４図は、第１図に示されているシステムバス１、マス
タ回路３．共有レジスタ５のそれぞれの間のデータ転送
動作を示したものである。FIG. 4 shows the system bus 1, master circuit 3. It shows the data transfer operation between each of the shared registers 5.
第４図（ａ）において、■はシステムバス１からマスタ
回路３ヘデータを転送する場合のルートを示す、このと
き、システム・データ出力バッファ６はディスイネーブ
ル（不作動）状態、そしてローカル・データ入力バッフ
ァ８はイネーブル（作動）状態にある。また■はマスタ
回路３からシステムバス１ヘデータを転送する場合のル
ートを示す。In FIG. 4(a), ■ indicates the route when data is transferred from the system bus 1 to the master circuit 3. At this time, the system data output buffer 6 is in a disabled state, and the local data input Buffer 8 is enabled. Also, ■ indicates a route when data is transferred from the master circuit 3 to the system bus 1.
このとき、システム・データ出力バッファ６はイネーブ
ル状態、ローカル・データ人力バッファ８はディスイネ
ーブル状態、そしてデータマルチプレクサ１０はローカ
ル・データ出力バッファ９側に設定されている。At this time, the system data output buffer 6 is set to an enabled state, the local data manual buffer 8 is set to a disabled state, and the data multiplexer 10 is set to the local data output buffer 9 side.
第４図（ｂｌにおいて、■はシステムバス１から共有レ
ジスタ５ヘデータを転送（ライト）する場合のルートを
示す。このとき、システム・データ出力バッファ６およ
びローカル・データ人力バッファ８はともにディスイネ
ーブル状態にある。また■はマスタ回路３から共有レジ
スタ５ヘデータを転送（ライト）する場合のルートを示
す。このとき、システム・データ出力バッファ６はイネ
ーブル状態、ローカル・データ入力バッファ８はディス
イネーブル状態、そしてデータマルチプレクサ１０はロ
ーカル・データ出力バッファ９側に設定されている。In FIG. 4 (bl), ■ indicates the route when data is transferred (written) from the system bus 1 to the shared register 5. At this time, the system data output buffer 6 and the local data manual buffer 8 are both disabled. Also, ■ indicates the route when data is transferred (written) from the master circuit 3 to the shared register 5. At this time, the system data output buffer 6 is in an enabled state, the local data input buffer 8 is in a disabled state, The data multiplexer 10 is set on the local data output buffer 9 side.
第４図（Ｃ）において、■は共有レジスタ５からシステ
ムバス１ヘデータを転送する場合のルートを示す。この
ときシステム・データ出力バッファはイネーブル状態、
ローカル・データ人力バッファはディスイネーブル状態
、そしてデータマルチプレクサ１０は共有レジスタ５側
に設定されている。In FIG. 4(C), ■ indicates a route when data is transferred from the shared register 5 to the system bus 1. In FIG. At this time, the system data output buffer is enabled.
The local data manual buffer is disabled and the data multiplexer 10 is set to the shared register 5 side.
また■は、共存レジスタ５からマスタ回路３ヘデータを
転送（リード）する場合のルートを示す。Also, ■ indicates a route when data is transferred (read) from the coexistence register 5 to the master circuit 3.
このとき、システム・データ出力バッファ６およびロー
カル・データ入力バッファ８はいずれもイネーブル状態
、そしてデータマルチプレクサ１０は共有レジスタ５側
に設定されている。At this time, system data output buffer 6 and local data input buffer 8 are both enabled, and data multiplexer 10 is set on the shared register 5 side.
なお上記いずれの場合にも、システムバスｌのバス使用
権が獲得されている必要がある。Note that in any of the above cases, the right to use the system bus l must be acquired.
以下に９本発明の詳細を実施例にしたがって説明する。 The details of the present invention will be explained below based on examples.
第５図は１本発明の１実施例システムの要部構成図であ
る。図において、工ないし９で示される要素は第１図の
ものと共通である。またシステムバス１中の１ａはシス
テム・アービトレーションバス、ｌｂはシステム・コマ
ンドバス＋ ｌｃはシステム・アドレスバス、ｌｄは
システム・データパスであり、そして１１はシステムバ
ス・リクエスタ、１２はデータバッファ制御部、１３は
３ステートのアドレスバッファを表している。FIG. 5 is a diagram showing a main part of a system according to an embodiment of the present invention. In the figure, elements indicated by numbers 1 to 9 are common to those in FIG. Further, in the system bus 1, 1a is a system arbitration bus, lb is a system command bus + lc is a system address bus, ld is a system data path, 11 is a system bus requester, and 12 is a data buffer control unit. , 13 represent a 3-state address buffer.
またＷＱはライト・リクエスト、ＲＱはリード・リクエ
スト、ＢＲＱはバス・リクエスト、 ＢＧはバス・グラ
ンド、ＷＣはライト・コマンド、ＲＣはリード・コマン
ド、ＭＳＴはマスタモード。Also, WQ is a write request, RQ is a read request, BRQ is a bus request, BG is the bus ground, WC is a write command, RC is a read command, and MST is master mode.
ＳＥＬはセレクト、ＥＮＳはイネーブル・システム・デ
ータバッファ、ＥＮＬはイネーブル・ローカル・データ
バッファの各信号端子を表す。SEL represents the select signal terminal, ENS represents the enable system data buffer, and ENL represents the enable local data buffer signal terminals.
システムリセット時及びバスシーケンスが発生していな
いときは、３ステートの各バッファ６゜８．１３はハイ
・インピーダンスである。During system reset and when no bus sequence is occurring, each three-state buffer 6°8.13 is high impedance.
いま、システムバス１上のマスタ回路３以外のバスマス
タから共有レジスタ５にデータを書き込む場合には、シ
ステムバス１を獲得した後、システム・アドレスバスＩ
Ｃへ共有レジスタ５のアドレスを送出し、システム・デ
ータパス１ｄヘデータを送出し、システム・コマンドバ
ス１ｂのＷＣ（ライトコマンド）をアクティブにする。Now, when writing data to the shared register 5 from a bus master other than the master circuit 3 on the system bus 1, after acquiring the system bus 1, the system address bus I
The address of the shared register 5 is sent to C, the data is sent to the system data path 1d, and the WC (write command) of the system command bus 1b is activated.
それにより、データバッファ制御部１２は、バスマスタ
からのＷＣとアドレスとによって、共有レジスタ５が選
択されていることを知る。Thereby, the data buffer control unit 12 learns that the shared register 5 is selected based on the WC and address from the bus master.
このとき、システムバス・リクエスタ１１から出力され
ているＭＳＴ （マスタモード）がアクティブでないた
め（すなわち、いまシステムバスを使用しているのはマ
スタ回路３以外のバスマスタであるため、システムバス
アービタからはＢＧ（バスグランド）信号の応答がない
ので、ＭＳＴはアクティブでない）、データバッファ制
御部１２は、システムバス上の他のカードのマスタから
のライトアクセスであることを知り、システム・データ
出力バッファ６とローカル・データ入力バッファ８はハ
イインピーダンス状態を保持し、システム・データパス
１ｄからのデータはシステム・データ入力バッファ７を
通り、共有レジスタ５へ書き込まれる。At this time, since the MST (master mode) output from the system bus requester 11 is not active (that is, the system bus is currently being used by a bus master other than master circuit 3), the system bus arbiter does not (Since there is no response to the BG (bus ground) signal, MST is not active), the data buffer control unit 12 knows that the write access is from the master of another card on the system bus, and the system data output buffer 6 and local data input buffer 8 maintain a high impedance state, and data from system data path 1d passes through system data input buffer 7 and is written to shared register 5.
他方、読み取りの場合は、データバッファ制御部１２は
システム・データ出力バッファ６をアクティブにし、デ
ータマルチプレクサ１０が共有レジスタ５の出力を選択
するようにＳＥＬ （セレクト）を制御する。On the other hand, in the case of reading, the data buffer controller 12 activates the system data output buffer 6 and controls SEL (select) so that the data multiplexer 10 selects the output of the shared register 5.
これにより、共有レジスタ５のデータは、データマルチ
プレクサ１０とシステム・データ出力？くッファ６を介
してシステム・データパス１ｄへ出力される。This allows the data in the shared register 5 to be transferred to the data multiplexer 10 and the system data output? It is output to the system data path 1d via the buffer 6.
ところで、同一カード上にあるマスタ回路３からシステ
ムバスのアクセスが発生した場合には。By the way, if a system bus access occurs from the master circuit 3 on the same card.
マスタ回路３からシステムバス・リクエスタ１１に対し
て、書き込みであればＷＱ （ライト・リクエスト）、
読み取りであればＲＱ（リード・リクエスト）が出力さ
れ、またアドレスは、アドレスバッファ１３でバッファ
されてからシステム・アドレスバスＩＣへ出力され、書
き込みの場合データはローカル・データ出力バッファ９
を介してデータマルチプレクサ１０まで出力されている
。When writing from the master circuit 3 to the system bus requester 11, WQ (write request);
For reading, RQ (read request) is output, the address is buffered in address buffer 13 and then output to system address bus IC, and for writing, data is output to local data output buffer 9.
The signal is outputted to the data multiplexer 10 via.
マスタ回路３からのバス使用要求によって、システムバ
ス・リクエスタ１１は、ＢＲＱ（バス・リクエスト）を
、システム・アービトレーションバス１ａを介して、シ
ステムバス上のシステムバスアービタにバス要求を出力
する。やがてシステムアービタから、システムバスの使
用許可がシステム・アービトレーションバスｌａを介し
てシステムバス・リクエスタ１１へ返答してくる（ＢＧ
ｆ言号） 。In response to a bus use request from the master circuit 3, the system bus requester 11 outputs a BRQ (bus request) as a bus request to the system bus arbiter on the system bus via the system arbitration bus 1a. Eventually, the system arbiter replies to the system bus requester 11 via the system arbitration bus la (BG
f-word).
これにより、システムバス・リクエスタ１１は。As a result, the system bus requester 11.
マスタ回路３がシステムバス１のバスマスタになったこ
とを知らせるＭＳＴ （マスタモード）信号を、アドレ
スバッファ１３とデー・タバッフ１制御部１２へ出力す
る。An MST (master mode) signal indicating that the master circuit 3 has become the bus master of the system bus 1 is output to the address buffer 13 and the data buffer 1 control unit 12.
この結果、アドレスバッファ１３は、マスタ回路３から
出力されているアドレスをシステム・アドレスバスＩＣ
上へ出力し、システムバス・リクエスタ１１は、コマン
ドをシステム・コマンドバス１ｂへ出力する。マスタ回
路３が出力しているアドレスが共有レジスタ５以外を指
しているときは、データバッファ制御部１２が読み取り
であればローカル・データ入力バッファ８をアクティブ
にし、システム・データパスｌｄ上のデータをマスタ回
路３へ供給する。また書き込みであれば。As a result, the address buffer 13 transfers the address output from the master circuit 3 to the system address bus IC.
The system bus requester 11 outputs the command to the system command bus 1b. When the address output by the master circuit 3 points to a location other than the shared register 5, the data buffer control unit 12 activates the local data input buffer 8 for reading and transfers the data on the system data path ld. Supplied to master circuit 3. If you write again.
データマルチプレクサ１０がローカル・データ出力バッ
ファ９の出力を選択するようにＳＥＬ （セレクト）を
制御し、さらにＥＭＳ （イネーブル・システム・デー
タバッファ）により、システム・データ出力バッファ６
をアクティブにすることによって、マスタ回路３からの
データをシステム・データパス１ｄへ出力する。The data multiplexer 10 controls SEL (select) to select the output of the local data output buffer 9, and the EMS (enable system data buffer) selects the output of the system data output buffer 6.
By activating the master circuit 3, data from the master circuit 3 is output to the system data path 1d.
他方、マスタ回路３から出力されたアドレスが共有レジ
スタ５を選択している場合、データバッファ制御部１２
は、読み取りのときにデータマルチプレクサ１０が共有
レジスタ５の出力を選択するように、ＳＥＬを制御し、
システムデータ出力バッ、ファ６およびローカル・デー
タ入力バッファ８の両方をアクティブにする。On the other hand, if the address output from the master circuit 3 selects the shared register 5, the data buffer control unit 12
controls SEL so that data multiplexer 10 selects the output of shared register 5 when reading;
Activate both system data output buffer 6 and local data input buffer 8.
これにより、共有レジスタ５のデータは、１０゜６、ｌ
ｄ、７．８を介してマスタ回路３へ転送される。また書
き込みのときデータバッファ制御部１２は、データマル
チプレクサ１０がローカル・データ出力バッファ９の出
力を選択するようにＳＥＬを制御し、システム・データ
出力バッファ６をアクティブにする。As a result, the data in the shared register 5 is 10°6, l
It is transferred to the master circuit 3 via d and 7.8. Further, during writing, the data buffer control unit 12 controls SEL so that the data multiplexer 10 selects the output of the local data output buffer 9, and activates the system data output buffer 6.
これにより、マスタ回路３が出力しているデータは、９
．１Ｇ、６．ｌｄ、７を介して、共有レジスタ５へ書き
込まれる。As a result, the data output by the master circuit 3 is 9
．． 1G, 6. It is written to the shared register 5 via ld,7.
本発明によれば、複数のバスマスタを構成できるバス構
造をもつシステムバスにおいて、複数のバスマスタから
アクセスされる共有レジスタをもつマスタカードを作成
する場合に、カードの枚数を増大させることなく、また
システムバスからみた１枚のカードの負荷容量を増大さ
せることもなく実現することが可能であり、実現のため
のハード量の増加も最小限で済ますことができる。According to the present invention, when creating a master card having a shared register accessed by multiple bus masters in a system bus having a bus structure in which multiple bus masters can be configured, the system bus can be used without increasing the number of cards. This can be realized without increasing the load capacity of one card as seen from the bus, and the increase in the amount of hardware for realization can be kept to a minimum.
第１図は本発明の原理図、第２図は従来方式の１例の構
成図、第３図は従来方式の他の１例の構成図、第４図は
本発明の動作説明図、第５図は本発明の１実施例システ
ムの要部構成図である。
第１図において、１はシステムバス、２はマスタカード
、３はマスタ回路、４はインタフェース回路、５は共有
レジスタ、６はシステム・データ出力バッファ、７はシ
ステム・データ入力バッファ、８はローカル・データ入
力バッフ１．９はローカル・データ出力バッファ、１０
はデータマルチプレクサを表す。
斗 １ｙＡFig. 1 is a diagram of the principle of the present invention, Fig. 2 is a block diagram of an example of the conventional system, Fig. 3 is a block diagram of another example of the conventional scheme, and Fig. 4 is an explanatory diagram of the operation of the present invention. FIG. 5 is a diagram showing the main parts of a system according to an embodiment of the present invention. In FIG. 1, 1 is a system bus, 2 is a master card, 3 is a master circuit, 4 is an interface circuit, 5 is a shared register, 6 is a system data output buffer, 7 is a system data input buffer, and 8 is a local Data input buffer 1.9 is local data output buffer, 10
represents a data multiplexer. Dou 1yA
Claims (1)
ムバスをそなえた計算機システムにおいて、システムバ
スに接続されるマスタカード内でマスタ回路とシステム
バスとの間にバスインタフェース回路と共有レジスタと
を設け、上記バスインタフェース回路に、システムバス
とマスタ回路あるいは共有レジスタとの間の各入力デー
タパスおよび出力データパスと、マスタ回路と共有レジ
スタとの間の入力データパスおよび出力データパスとを
選択的に設定するスイッチ機能をもたせたことを特徴と
する共有レジスタのインタフェース方式。In a computer system equipped with a system bus having a bus structure that can configure multiple bus masters, a bus interface circuit and a shared register are provided between the master circuit and the system bus in a master card connected to the system bus, and the bus interface circuit and the shared register are provided between the master circuit and the system bus. A switch for selectively setting each input data path and output data path between the system bus and the master circuit or shared register, and the input data path and output data path between the master circuit and the shared register in the interface circuit. A shared register interface method that is characterized by its functionality.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597085A JPS61195450A (en) | 1985-02-25 | 1985-02-25 | Interfacing method for common register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597085A JPS61195450A (en) | 1985-02-25 | 1985-02-25 | Interfacing method for common register |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195450A true JPS61195450A (en) | 1986-08-29 |
Family
ID=12456780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3597085A Pending JPS61195450A (en) | 1985-02-25 | 1985-02-25 | Interfacing method for common register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195450A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677248B2 (en) * | 1987-05-01 | 1994-09-28 | ディジタル イクイプメント コーポレーション | High-performance bus interface with few pins |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157518A (en) * | 1980-05-06 | 1981-12-04 | Nec Corp | Communication device between processing devices |
-
1985
- 1985-02-25 JP JP3597085A patent/JPS61195450A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157518A (en) * | 1980-05-06 | 1981-12-04 | Nec Corp | Communication device between processing devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677248B2 (en) * | 1987-05-01 | 1994-09-28 | ディジタル イクイプメント コーポレーション | High-performance bus interface with few pins |
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