JPS61192121A - Switch circuit for analog signal - Google Patents
Switch circuit for analog signalInfo
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- JPS61192121A JPS61192121A JP60030626A JP3062685A JPS61192121A JP S61192121 A JPS61192121 A JP S61192121A JP 60030626 A JP60030626 A JP 60030626A JP 3062685 A JP3062685 A JP 3062685A JP S61192121 A JPS61192121 A JP S61192121A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、Ｃ−ＭＯＳスイッチを用いてアナログ信号の
スイッチングを行なうスイッチ回路の改良に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement in a switch circuit that switches analog signals using a C-MOS switch.
（従来の技術）
従来、アナログ信号のスイッチングにＱ工各種の素子が
使用されてきたが、半導体技術の発達につれて半導体素
子が使用されることが多（なり、特にＣ−ＭＯＳスイッ
チが盛んに使用されるようになった。Ｃ−ＭＯＳスイッ
チの特長を列記すると。(Conventional technology) Conventionally, various types of Q-type devices have been used for analog signal switching, but as semiconductor technology develops, semiconductor devices are increasingly being used (C-MOS switches in particular are being used extensively). The features of C-MOS switches are listed below.
（１） オン抵抗の入力信号による変動がきわめて少
ない。(1) There is very little variation in on-resistance due to input signals.
（１１） ドライブ回路ではほとんど電力を消費しな
い。(11) The drive circuit consumes almost no power.
輔 正負とも電源電圧と同電位までアナログ信号をスイ
ッチングできる。Suke: Analog signals can be switched up to the same potential as the power supply voltage, both positive and negative.
Ｑψ 低価格になる。Qψ The price will be low.
ＭＣ−ｙｒｏｓを構成するＮ−ＭＣ８とＰ−ＭＣ８の相
補効果でリーク電流によるスイッチ切り替え時のスパイ
クなどが、他の方法と比べ少ない。Due to the complementary effect of N-MC8 and P-MC8 that make up MC-yros, there are fewer spikes caused by leakage current when switching switches compared to other methods.
第３図は従来のＣ−ＭＯＳスイッチを用いたアナログス
イッチ回路の代表的な一例を示す回路図であり１図にお
いて１．２．３はＣ−ＭＯＳスイッチ、４，５．６はＣ
−ＭＯＳイ／バータ、７はＮ−ＭＣ８，８ａ８ｂはそれ
ぞれ信号入出力端、９はコントロール信号入力端である
。Figure 3 is a circuit diagram showing a typical example of an analog switch circuit using conventional C-MOS switches.
-MOS i/verter, 7 is N-MC8, 8a8b are signal input/output terminals, and 9 is a control signal input terminal.
なお、以下の説明においては、各Ｃ−ＭＯＳスイッチ１
，２．３ Ｃ−ＭＯＳインバータ４，５．６の各Ｎ−Ｍ
ＯＳ，Ｐ−ＭＯＳ及びＮ−ＭＣ８７をそれぞれ図に示す
記号Ｎ） ＊Ｐ１＋Ｎ２＋Ｐｚ＋Ｎａ＋Ｐａ、Ｎ４＋Ｐ
４１Ｎ５１Ｐ５＃Ｎ６１Ｐ６１Ｎ７を用いて示すことと
する。In addition, in the following explanation, each C-MOS switch 1
, 2.3 each N-M of C-MOS inverter 4, 5.6
Symbols N in the diagram for OS, P-MOS, and N-MC87 respectively) *P1+N2+Pz+Na+Pa, N4+P
41N51P5#N61P61N7 will be used to illustrate this.
コントロール信号入力端９０入力信号が接地レヘル（負
電圧〕のとき＆Ｘ、Ｃ−ＭＯＳインバータ４のＰ４は導
通状態ｖ Ｎ４は遮断状態となり、出力電圧は正電圧Ｖ
ｌ）Ｄとなり、各Ｃ−ＭＯＳスイッチ１．２．３のＰ
１ ＊ Ｐ ２ ｅ Ｐ ３のゲートＧＫは正電圧ＶＤ
Ｄが加わる。When the input signal at the control signal input terminal 90 is at the ground level (negative voltage) &
l) D and P of each C-MOS switch 1.2.3
1 * P 2 e The gate GK of P 3 is a positive voltage VD
D is added.
またＣ−ＭＯＳインバータ５は、入力電圧が正電圧ＶＤ
Ｄとなるため、Ｐ５は遮断状態、Ｎ５は導通状態となっ
て、出力電圧は負電圧ｖ８ｓとなり。Further, the C-MOS inverter 5 has an input voltage of a positive voltage VD.
D, P5 becomes cut off, N5 becomes conductive, and the output voltage becomes a negative voltage v8s.
各Ｃ−ＭＯＳスイッチ１，２．３のＮ１ ＋ Ｎ２ ＋
Ｎ３のゲ−）Ｇに９工負電圧Ｖｉｌ１８が加わる。N1 + N2 + of each C-MOS switch 1, 2.3
A negative voltage Vil18 is applied to the gate of N3.
従って、各Ｃ−ＭＯＳスイッチ１，２．３はＰ−ＭＣ８
Ｎ−ＭＯＳともに遮断状態となり、信号入出力端８ａ
、 ８ｂ間（工断状態となる。Therefore, each C-MOS switch 1, 2.3 is P-MC8
Both N-MOS are cut off, and the signal input/output terminal 8a
, 8b (work will be interrupted).
この場合、Ｎ−ＭＣ８７のＮ７． Ｉｔｓ導通状態とな
り。In this case, N7. of N-MC87. Its becomes conductive state.
Ｃ−ＭＯＳスイッチｌのＮ、のボディは負電源Ｖｌｌｓ
側に接続する。The body of N of C-MOS switch l is the negative power supply Vlls
Connect to the side.
コントロール信号入力端９０入力信号が正電圧になると
前記接地レベルのときと反対にＣ−ＭＯＳインバータ４
のＰ４は遮断状態ｓ Ｎ４は導通状態となり、出力電圧
は負電圧Ｖ８１］となり、各Ｃ−ＭＯＳスイッチ１，２
．３のＰ １ ｒ Ｐ ２ ＋ Ｐ ３のゲートＧには
負電圧Ｖ８８が加わる。When the control signal input terminal 90 input signal becomes a positive voltage, the C-MOS inverter 4
P4 is in the cut-off state, N4 is in the conductive state, and the output voltage is a negative voltage V81], and each C-MOS switch 1, 2
．． A negative voltage V88 is applied to the gate G of P 1 r P 2 + P 3 of No. 3.
また、Ｃ−ＭＯＳインバータ５は１．入力電圧が負電圧
’／ｓｓとなるため、 Ｐ５は導通状態＋ Ｎ５は遮断
状態となって、８力電圧は正電圧ＶＤＤとなり。Moreover, the C-MOS inverter 5 is 1. Since the input voltage becomes a negative voltage '/ss, P5 is in a conductive state + N5 is in a cut-off state, and the 8-power voltage becomes a positive voltage VDD.
各Ｃ−ＭＯＳスイッチ１，２．３のＮｌ ＋ Ｎ２ ＋
Ｎ３のゲ−）ＧＫは正電圧ＶＤＤが加わる。Nl + N2 + of each C-MOS switch 1, 2.3
A positive voltage VDD is applied to the gate of N3 (GK).
従って、各Ｃ−ＭＯＳスイッチ１，２．３は、 ｐ −
ＭＣ８Ｎ−ＭＣ８ともに導通状態となり、信号入出力端
８ａ、８ｂ間Ｑ工接状態となる。Therefore, each C-MOS switch 1, 2.3 has p −
Both MC8N and MC8 become conductive, and a Q-connection state occurs between the signal input/output terminals 8a and 8b.
この場合、Ｎ−ＭＣ８７のＮ７は遮断状態となり。In this case, N7 of N-MC87 is in a cut-off state.
Ｎ１のボディはＮ ２ ＋ Ｎ ３のソースと同電位に
保たれる。The body of N1 is kept at the same potential as the source of N2+N3.
この回路は、Ｃ−ＭＯＳスイッチ１ＯＮ、のボディがオ
ン時に、ソース同電位となり、オフ時に負電圧Ｖｌｌｓ
側に接続されｔ Ｎｌのオン抵抗が上昇しないように構
成したものである。This circuit has the same potential as the source when the body of the C-MOS switch 1ON is on, and a negative voltage Vlls when it is off.
It is connected to the side so that the on-resistance of tNl does not increase.
（発明が解決しようとする問題点）
上記回路構成では、スイッチ（信号入出力端８ａ、８ｂ
間〕がオフからオンに切り替わる場合。(Problems to be Solved by the Invention) In the above circuit configuration, the switches (signal input/output terminals 8a, 8b
] is switched from off to on.
各Ｃ−ＭＯＳスイッチ１．２．３のＮ、、Ｎ２．Ｎ３が
Ｃ−ＭＯＳインバータ６の入力段階の信号によって導通
状態となり、Ｎ−ＭＯＳ７のＮ７がＣ−ＭＯＳインバー
タ６の出力段階の信号によって導通状態から遮断状態に
切り替わるのでｓ Ｎ７が遮断状態に切り替わるタイミ
ングがｓ Ｎ １ ＊ Ｎ ２ ｒ Ｎ ａの導通状
態になるタイミングより一瞬遅れ、瞬間、Ｎ２またはＮ
３とＮ７ とを介して信号入出力端８ａ、８ｂと負電源
ＶＩＩｓ間が導通状態になり、信号を減衰させたり、接
続されている他の回路へ信号の回り込みなどがあり悪影
響を与えるという問題があった。N, , N2 . of each C-MOS switch 1.2.3. Since N3 becomes conductive by the signal at the input stage of the C-MOS inverter 6, and N7 of N-MOS7 switches from the conductive state to the cutoff state by the signal at the output stage of the C-MOS inverter 6, the timing at which N7 switches to the cutoff state is is momentarily delayed from the timing when s N 1 * N 2 r N a becomes conductive, instantaneous, N2 or N
3 and N7, the signal input/output terminals 8a, 8b and the negative power supply VIIs become conductive, causing the signal to be attenuated and the signal to go around to other connected circuits, resulting in an adverse effect. was there.
本発明は、簡単な回路変更によって上記問題点を解消し
ようとするものである。The present invention attempts to solve the above problems by simple circuit changes.
（問題点を解決するための手段ン
第１の発明に係るスイッチ回路は、従来の回路（第３図
）のＣ−ＭＯＳインバータ６のＮ−ＭＯＳ（Ｎ６）のゲ
ートＧ６をＰ−ＭＯＳＰｓのゲートＧ６から切り離して
コントロール信号入力端９に接続したものである。(Means for Solving the Problem) The switch circuit according to the first invention replaces the gate G6 of the N-MOS (N6) of the C-MOS inverter 6 of the conventional circuit (FIG. 3) with the gate G6 of the P-MOSPs. It is separated from G6 and connected to control signal input terminal 9.
また第２の発明に係るスイッチ回路は第１ＯＮ−１０Ｎ
−を有し、これは従来の回路（第３図）のＣ−ＭＯＳス
イッチ１のＮ１のボディＢとＣ−ＭＯＳスイッチ２ 、
３４） Ｎ２ 、Ｎ５（ｒ）７− スＳとボディＢとを
接続し、かツＮ７ノゲートＧＹＣ−ＭＯＳインバータ６
の出力側に接続し、Ｎ７のボディＢを負電源ｖ８１］側
に接続する。Further, the switch circuit according to the second invention is the first ON-10N.
-, which has body B of N1 of C-MOS switch 1 and C-MOS switch 2 of the conventional circuit (Fig. 3),
34) Connect N2, N5(r)7- S and body B, and connect N7 gate GYC-MOS inverter 6
The body B of N7 is connected to the negative power supply v81] side.
また第２のＮ−ＭＯＳ ７ ａを有しｖ Ｎ７ａのゲー
トＧをＣ−ＭＯＳインバータ４の出方側に接続し。It also has a second N-MOS 7a, and the gate G of the N7a is connected to the output side of the C-MOS inverter 4.
ボディＢと接続したソースＳを負電源ｖ８８側に接続し
、この第２のＮ−ＭＯＳ７ａを介して、負電源Ｖ８ｇ側
に接続したものである。The source S connected to the body B is connected to the negative power supply V88 side, and is connected to the negative power supply V8g side via this second N-MOS 7a.
（実施例） 以下９本発明の各・実施例を図について説明する。(Example) Each of the nine embodiments of the present invention will be described below with reference to the drawings.
第１図は第１の発明の一実施例を示す回路図である。構
成素子は従来のものと変りがない。FIG. 1 is a circuit diagram showing an embodiment of the first invention. The components are the same as conventional ones.
従来の回路のＣ−ＭＯＳイｙバータロのＮ６のゲートＧ
６をＰ６のゲートＧ６と切り離して、コントロール信号
入力端９に接続したものである。Conventional circuit C-MOS Iy Bartalo N6 gate G
6 is separated from the gate G6 of P6 and connected to the control signal input terminal 9.
このゲートの接続の変更によってコントロール信号入力
端９０入力信号でスイッチがオフからオンになるとき’
Ｉｓ ｙ Ｎ １ ＊ Ｎ ２ ＋ Ｎ ３が導通状態
になるより早く、コントロール信号入力端９からの入力
信号が直接Ｎ６のゲートＧ６に加わるのでＮ６が導通状
態となり、Ｎ７は、ゲート電圧が負電圧となり、遮断状
態となる。When the control signal input terminal 90 input signal changes the switch from off to on by changing the connection of this gate.
Before Is y N 1 * N 2 + N 3 becomes conductive, the input signal from the control signal input terminal 9 is directly applied to the gate G6 of N6, so N6 becomes conductive, and the gate voltage of N7 becomes a negative voltage. This results in a cutoff state.
従って、スイッチがオフからオンに切り替わる瞬間、信
号入出力端８ａ 、 ８ｂと負電源Ｄ［ｌＥｌ側が導通
状態になることがなくなる。Therefore, the signal input/output terminals 8a, 8b and the negative power source D[lEl side will not become electrically connected at the moment the switch is turned from off to on.
スイッチオンからオフになるとき＆！ ｓ Ｎ １ ＋
Ｎ ２ ＊Ｎ３が遮断状態となった後にｙＰ６が導通
状態となり、 Ｎ７はゲート電圧が正電圧となり、導通
状態となる。When switching from on to off &! s N 1 +
After N 2 *N3 enters the cutoff state, yP6 becomes conductive, and the gate voltage of N7 becomes positive and becomes conductive.
第２図は第２の発明の一実施例を示す回路図である。FIG. 2 is a circuit diagram showing an embodiment of the second invention.
第１ ＯＮ−ＭＯＳ７（Ｎ７）＆！ボディＢを負電源Ｖ
［］ｓ側に接続し、ゲートＧをＣ−ＭＯＳインバータ６
の出力側に接続したままとし、このＮ７と負電源Ｖｓｓ
側どの間に第２ＯＮ−ＭＯＳ７ａを有し、このドレイン
ＤをＮ７のソースＳに接続し、ボディＢと接続したソー
スＳを負電源Ｖ８［＋側に接続し。1st ON-MOS7 (N7) &! body B to negative power supply V
[ ] Connect to the s side and connect the gate G to the C-MOS inverter 6
Leave it connected to the output side of N7 and the negative power supply Vss.
A second ON-MOS 7a is provided between the sides, its drain D is connected to the source S of N7, and the source S connected to the body B is connected to the negative power supply V8 [+ side].
ゲートＧをＣ−ＭＯＳインバータ４の出力側に接続した
ものである。The gate G is connected to the output side of the C-MOS inverter 4.
上記のような回路構成にすると、スイッチがオフからオ
ンに切り替わるとき＆Ｘ ＋ Ｎ１ 、 Ｎ２ 、
Ｎ３が導通状態になるより早（、Ｃ−ＭＯＳインバータ
４の出力がＮ７ａのゲートＧに加わりＮ７ａが遮断状態
となる。With the above circuit configuration, when the switch changes from off to on, &X + N1, N2,
Before N3 becomes conductive (the output of C-MOS inverter 4 is applied to the gate G of N7a, N7a becomes cut off).
従って、スイッチがオフからオンに切り替する瞬間、信
号入出力端８ａ 、 ８ｂと負電源ＶＢ２側が導通状態
になることがな（なる。Therefore, the signal input/output terminals 8a, 8b and the negative power supply VB2 side do not become electrically connected at the moment the switch is switched from off to on.
スイッチがオンからオフになるときＱ工＋Ｎ１＋Ｎ ２
＋ Ｎ ３が遮断状態となった後にｙ Ｎ７が導通状
態となる。When the switch goes from on to off, Q + N1 + N 2
After +N3 is cut off, yN7 becomes conductive.
（発明の効果）
以上述べたように２本発明によれば９回路の接続を一部
変更するか、または一つの素子を付加するという簡単な
変更によって、従来の回路におけるオフからオンへの切
り替え時の信号入出力端と負電源間の導通現象がな（な
り、この導通現象による信号の減衰、他の回路への悪影
響がな（なるという効果がある。(Effects of the Invention) As described above, according to the present invention, switching from OFF to ON in the conventional circuit can be achieved by simply changing some of the connections of the 9 circuits or adding one element. This has the effect that there is no conduction between the signal input/output terminal and the negative power supply, and this conduction phenomenon eliminates signal attenuation and adverse effects on other circuits.
第１図は第１の発明の一実施例を示す回路図。
第２図は第２の発明の一実施例を示す回路図。
第３図はＣ−ＭＯＳスイッチを用いた従来のアナログス
イッチ回路の代表例を示す回路図である。
］、 、 ２ 、３・・・Ｃ−ＭＯＳスイッチ、４，５
．６・・・Ｃ−ＭＯＳインバータ、７−・・第１のＮ
ＭＯＳ、 ７ａ・−第２ＯＮ−ＭＯＳ、 ８ａ、
８ｂ・・・信号入出力端、９・・・コントロール信号入
力端。FIG. 1 is a circuit diagram showing an embodiment of the first invention. FIG. 2 is a circuit diagram showing an embodiment of the second invention. FIG. 3 is a circuit diagram showing a typical example of a conventional analog switch circuit using a C-MOS switch. ], , 2, 3...C-MOS switch, 4, 5
．． 6...C-MOS inverter, 7-...1st N
MOS, 7a--2nd ON-MOS, 8a,
8b...Signal input/output terminal, 9...Control signal input terminal.
Claims (2)
Ｃ−ＭＯＳ４、５、６からなるインバータ回路及びこれ
ら両回路間に挿入接続されたＮ−ＭＯＳ７とからなるス
イッチ回路において、前記Ｃ−ＭＯＳインバータ６のＮ
−ＭＯＳ（Ｎ６）のゲートＧ６をＰ−ＭＯＳ（Ｐ６）の
ゲートＧ６から切り離して、Ｎ６のゲートＧ６をコント
ロール信号入力端に接続する回路構成によって、本スイ
ッチ回路がオフからオンになるときＣ−ＭＯＳ１、２、
３のＮ−ＭＯＳ（Ｎ＿１、Ｎ＿２、Ｎ＿３）が導通状態
になる以前に、前記コントロール信号入力端からのコン
トロール信号が前記インバータ回路６のＮ−ＭＯＳ（Ｎ
６）のゲートＧ６に加わるようにしてＮ６を導通状態と
し、Ｎ−ＭＯＳ７のＮ７のゲート電圧を負電圧として遮
断状態とし、信号入出力端子間と負電源側が導通状態に
なることを防止するようにしたことを特徴とするアナロ
グ信号のスイッチ回路。(1) A switch circuit consisting of C-MOS 1, 2, and 3,
In a switch circuit consisting of an inverter circuit consisting of C-MOS 4, 5, and 6 and an N-MOS 7 inserted and connected between these two circuits, the N of the C-MOS inverter 6 is
- By separating the gate G6 of MOS (N6) from the gate G6 of P-MOS (P6) and connecting the gate G6 of N6 to the control signal input terminal, when this switch circuit is turned on from off, C- MOS1, 2,
Before the N-MOS (N_1, N_2, N_3) of the inverter circuit 6 becomes conductive, the control signal from the control signal input terminal is applied to the N-MOS (N_3) of the inverter circuit 6.
6) to make N6 conductive so as to apply it to gate G6, and set the gate voltage of N7 of N-MOS7 to a negative voltage to make it cut off, thereby preventing conduction between the signal input/output terminal and the negative power supply side. An analog signal switch circuit characterized by:
Ｃ−ＭＯＳ４、５、６からなるインバータ回路及びこれ
ら両回路間に挿入接続された第１のＮ−ＭＯＳ７とから
なるスイッチ回路において、前記第１のＮ−ＭＯＳ（Ｎ
７）のボディＢを負電源側に接続し、ゲートＧをＣ−Ｍ
ＯＳインバータ６の出力側に接続し、また前記Ｎ７と負
電源側との間に第２のＮ−ＭＯＳ７ａを挿入接続し、そ
のドレインＤをＮ７のソースＳに接続し、またそのボデ
ィＢと接続したソースＳを負電源側に接続し、さらにそ
のゲートＧをＮ−ＭＯＳインバータ４の出力側に接続す
る回路構成によって、本スイッチ回路がオフからオンに
切り替わるときＣ−ＭＯＳ１、２、３のＮ−ＭＯＳ（Ｎ
＿１、Ｎ＿２、Ｎ＿３）が導通状態になる以前にＣ−Ｍ
ＯＳインバータ４の出力が第２のＮ−ＭＯＳ７ａ（Ｎ７
ａ）のゲートＧに加わるようにしてＮ７ａを遮断状態と
し、信号入出力端子間と負電源側が導通状態になること
を防止するようにしたことを特徴とするアナログ信号の
スイッチ回路。(2) a switch circuit consisting of C-MOS 1, 2, and 3;
In a switch circuit consisting of an inverter circuit consisting of C-MOSs 4, 5, and 6 and a first N-MOS 7 inserted and connected between these two circuits, the first N-MOS (N
7) Body B is connected to the negative power supply side, and gate G is connected to C-M.
It is connected to the output side of the OS inverter 6, and a second N-MOS 7a is inserted and connected between the N7 and the negative power supply side, its drain D is connected to the source S of N7, and its body B is connected. With the circuit configuration in which the source S is connected to the negative power supply side and the gate G is connected to the output side of the N-MOS inverter 4, when this switch circuit is switched from off to on, the N of C-MOS 1, 2, and 3 is -MOS(N
_1, N_2, N_3) becomes conductive.
The output of the OS inverter 4 is connected to the second N-MOS 7a (N7
An analog signal switch circuit characterized in that N7a is cut off so as to be applied to the gate G of a) to prevent conduction between the signal input/output terminals and the negative power supply side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030626A JPS61192121A (en) | 1985-02-20 | 1985-02-20 | Switch circuit for analog signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030626A JPS61192121A (en) | 1985-02-20 | 1985-02-20 | Switch circuit for analog signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61192121A true JPS61192121A (en) | 1986-08-26 |
Family
ID=12309058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030626A Pending JPS61192121A (en) | 1985-02-20 | 1985-02-20 | Switch circuit for analog signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192121A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198823A (en) * | 1988-02-03 | 1989-08-10 | Nec Corp | Input circuit |
| JPH06169247A (en) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | Analog switch |
| DE102008023959A1 (en) * | 2008-05-16 | 2009-12-10 | Austriamicrosystems Ag | Switch arrangement for switchable connection of two connectors, has auxiliary switch connected with connection point and with connector, and sub-switch connected with connection point and with supply potential |
Citations (1)
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|---|---|---|---|---|
| JPS57192128A (en) * | 1981-05-20 | 1982-11-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog switch circuit |
-
1985
- 1985-02-20 JP JP60030626A patent/JPS61192121A/en active Pending
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