JPS61188800A - Semiconductor device - Google Patents
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- JPS61188800A JPS61188800A JP60028400A JP2840085A JPS61188800A JP S61188800 A JPS61188800 A JP S61188800A JP 60028400 A JP60028400 A JP 60028400A JP 2840085 A JP2840085 A JP 2840085A JP S61188800 A JPS61188800 A JP S61188800A
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- Techniques For Improving Reliability Of Storages (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に１つのチップ上に例え
ばフリップフロップ、カウンタなどの論理回路からなる
第１の回路（回路Ａ）と、該第１の回路により駆動され
る例えばＲＡＭなどのメモリ部からなる第２の回路（回
路Ｂ）とが設けられている半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and in particular, a first circuit (circuit A) consisting of a logic circuit such as a flip-flop or a counter on one chip; The present invention relates to a semiconductor device including a second circuit (circuit B) including a memory section such as a RAM, which is driven by the first circuit.
従来からＩＣ機能の複雑化に伴い半導体装置のチップ上
にＲＡＭなどのメモリ部（回路Ｂとする）と、該回路Ｂ
を駆動するための論理回路領域（回路Ａとする）とが設
けられている場合がある。Conventionally, as IC functions have become more complex, memory sections such as RAM (referred to as circuit B) and circuit B have been installed on the chip of semiconductor devices.
In some cases, a logic circuit area (referred to as circuit A) for driving the circuit is provided.
かかる半導体装置においては、通常回路Ａで回路Ｂを駆
動して回路Ｂから出力をとり出す（換言すれば回路への
入力を制御して回路Ａを動作させ、該回路Ａの出力で回
路Ｂを駆動してその出力をとり出す）ように構成されて
おり、したがって該回路Ｂの入力端に外部から直接所定
の情報（例えば回路Ｂがメモリである場合には該メモリ
に対するアドレス入力およびデータ入力）を入力するた
めの外部端子は設けられていない。In such a semiconductor device, normally circuit A drives circuit B and output is taken from circuit B (in other words, the input to the circuit is controlled to operate circuit A, and the output of circuit A drives circuit B). Therefore, the input terminal of the circuit B is configured to directly input predetermined information from the outside (for example, if the circuit B is a memory, address input and data input to the memory). No external terminal is provided for inputting.
第５図は上述したような半導体装置の１例を示すもので
、パッケージ６内に装着されたチップ５上には符号１で
示す回路Ａと符号２で示す回路Ｂ（第５図に示される例
ではＲＡＭ）とが設けられ、該回路Ａの出力側から該回
路Ｂに対し所定のアドレス信号Ａｏ−Ａｍが入力され、
更にデータ書込み時には所定のデータ信号Ｄ Ｏ％ Ｄ
ｎが入力される。FIG. 5 shows an example of the semiconductor device as described above. On a chip 5 mounted in a package 6, a circuit A denoted by numeral 1 and a circuit B denoted by numeral 2 (shown in FIG. In the example, a RAM) is provided, and a predetermined address signal Ao-Am is inputted to the circuit B from the output side of the circuit A, and
Furthermore, when writing data, a predetermined data signal D O% D
n is input.
回路Ａは種々の論理回路で構成されており第５図にはそ
の１部としてカウンタ１１およびマルチプレクサ１２が
示されている。また第５図にはパッケージ６に設けられ
る外部端子として、カウンタ１１に人力されるクロック
信号入力端子ＣＬＫとマルチプレクサ１２に入力される
ランダムアドレス信号入力端子ＲＡｏ乃至ＲＡｍ （こ
れらＣＬＫおよびＲＡｏ乃至ＲＡｍを総称して１群の入
力端子ＩＮ、とする）、マルチプレクサ１２に入力され
る切換制御信号入力端子ＭＣＮＴ、および回路Ｂ（ＲＡ
Ｍ）から読出されたデータを出力する出力端子ＯＵＴが
設けられており、これらの各外部端子はチップ５上のパ
ッド端子を通ってチップ内部の上記各所定回路と接続さ
れる。（そして上述したようにパッケージ６には、回路
Ｂの入力側に直接入力信号を供給するための外部端子が
設けられていない。） そして上記カウンタ１１はクロ
ック信号ＣＬＫが入力される毎に順次カウントアンプさ
れてその出力側からシーケンシャルなアドレス信号ＳＡ
ｏ乃至ＳＡｍを順次出力し該出力されたシーケンシャル
アドレス信号ＳＡｏ乃至Ｓ Ａ ｒｎを上記ランダムア
ドレス信号ＲＡｏ乃至ＲＡｍと共に上記マルチプレクサ
１２に入力させる。そしてマルチプレクサ１２に入力さ
れる切替制御信号ＭＣＮＴによって該マルチプレクサ１
２は該シーケンシャルアドレス信号とランダムアドレス
信号とを交互に切替えて回路Ｂ （ＲＡＭ）に対するア
ドレス信号Ａｏ乃至Ａｍとして出力するようにされる。Circuit A is composed of various logic circuits, and FIG. 5 shows a counter 11 and a multiplexer 12 as part of the logic circuits. FIG. 5 also shows, as external terminals provided on the package 6, a clock signal input terminal CLK that is manually input to the counter 11 and random address signal input terminals RAo to RAMm that are input to the multiplexer 12 (these CLK and RAo to RAM are collectively referred to as a group of input terminals IN), a switching control signal input terminal MCNT input to the multiplexer 12, and a circuit B (RA
An output terminal OUT is provided for outputting data read from M), and each of these external terminals is connected to each of the above-mentioned predetermined circuits inside the chip through a pad terminal on the chip 5. (As mentioned above, the package 6 is not provided with an external terminal for directly supplying an input signal to the input side of the circuit B.) The counter 11 sequentially counts each time the clock signal CLK is input. Sequential address signal SA is amplified and output from it.
o to SAm are sequentially output, and the output sequential address signals SAo to S A rn are inputted to the multiplexer 12 together with the random address signals RAo to RAm. Then, by the switching control signal MCNT input to the multiplexer 12, the multiplexer 1
2 alternately switches between the sequential address signal and the random address signal and outputs them as address signals Ao to Am to the circuit B (RAM).
第６図はかかる各アドレス信号が回路Ｂ （ＲＡＭ）に
入力される場合の具体例を示すタイミング図であって、
カウンタ１１から出力されるシーケンシャルアドレス信
号ＳＡｉは０番地、１番地、２番地−−−−−−と順次
変化し、一方外部端子から供給されるランダムアドレス
信号ＲＡｉはａ番地、ｂ番地、Ｃ番地−−−−−−・と
順次変化するものとする。そしてマルチプレクサ１２に
入力される切替制御信号ＭＣＮＴがハイレヘルのときは
該マルチプレクサ１２を通してシーケンシャルアドレス
信号が出力され、一方接制御信号ＭＣＮＴがローレヘル
のときは該マルチプレクサ１２を通してランダムアドレ
ス信号が出力されるものとすれば、言亥マルチプレクサ
ら回路Ｂ ＜ＲＡＭ）に入力されるアドレス信号Ａｉは
０番地、ａ番地、１番地、ｂ番地、２番地、Ｃ番地−一
一一−、と順次変化する。FIG. 6 is a timing diagram showing a specific example when each address signal is input to circuit B (RAM),
The sequential address signal SAi output from the counter 11 changes sequentially to address 0, address 1, address 2, etc., while the random address signal RAi supplied from the external terminal changes to address a, address b, address C. It is assumed that the values change sequentially as follows. When the switching control signal MCNT input to the multiplexer 12 is at a high level, a sequential address signal is outputted through the multiplexer 12, and when the one-way control signal MCNT is at a low level, a random address signal is outputted through the multiplexer 12. Then, the address signal Ai input to the multiplexer circuit B <RAM) sequentially changes from address 0, address a, address 1, address b, address 2, and address C-111-.
したがって３１ Ｒ Ａ Ｍに対する書込みのタイミン
グおよび該Ｒ Ａ Ｍからの読出しのタイミングをそれ
ぞれ第６図ｔｅｌ， （ｆｌのように設定すれば、シー
ケンシャルな書込みとランダムな読出しとを時分割的に
交互に行うことができる。なおこのような書込みおよび
読出しは、例えば画像情報処理において、該画像情報書
込み時には該画像情報を順次走査してシーケンシャルな
書込みを行い、該画像情報読出し時には特定の画像パタ
ーン（不規則部分）のみをランダムアドレスによって読
出す場合などに利用されるものである。Therefore, if the timing of writing to 31 RAM and the timing of reading from the RAM are set as shown in FIG. Note that such writing and reading can be performed, for example, in image information processing, when writing the image information, the image information is sequentially scanned and written sequentially, and when reading the image information, a specific image pattern (inconsistent image pattern) is used. This is used when only the regular part) is read out using a random address.
なお第５図には詳細に示されていないが、該ＲＡＭに入
力されるデータ信号（書込みデータ）Ｄｏ乃至Ｄｎも通
常は該回路Ａの領域内の所定の論理回路において作り出
され、該ＲＡＭに供給される。Although not shown in detail in FIG. 5, the data signals (write data) Do to Dn input to the RAM are also normally generated in a predetermined logic circuit within the area of the circuit A, and are input to the RAM. Supplied.
ところで一般に半導体装置としてのメモリ例えばＲＡＭ
の機能をテストする（例えば製造段階において）にあた
っては、従来より複雑なアドレスシーケンスを有するテ
ストパターン（このようにアドレス信号の種々の変化の
態様を包含するテストパターンとして従来より例えばギ
ャロップパターンと称するテストパターンがよく知られ
ている）−が使用されており、これによってその機能の
充分なチェックが行われている。By the way, in general, memory as a semiconductor device, for example, RAM
When testing the functions of the address signal (for example, at the manufacturing stage), a test pattern with a more complex address sequence (for example, a test pattern called a gallop pattern has traditionally been used as a test pattern that includes various changes in the address signal) is used. A well-known pattern) is used, which provides a sufficient check of its functionality.
しかしながらと述したように外部からの入力信号が先ず
回路Ａに入力され、該回路Ａの出力で回ｉＢすなわちメ
モリを駆動するように構成されて、 いる半
導体装置においては、該メモリ （例えばＲＡＭ）への
入力は同一チップ上に設けられた該回路への出力で決っ
てしまい、外部から該メモリに対し直接所望のテストパ
ターンを入力することができないので、該メモリ（例え
ばＲＡＭ）部分についての充分なチェックをすることが
できず、その充分な機能保障を確保できないという問題
点があった。However, as mentioned above, in a semiconductor device that is configured such that an input signal from the outside is first input to circuit A, and the output of circuit A drives circuit iB, that is, memory, the memory (for example, RAM) The input to the circuit is determined by the output to the circuit provided on the same chip, and it is not possible to directly input a desired test pattern to the memory from the outside. There was a problem in that it was not possible to carry out thorough checks and ensure sufficient functionality.
特に第５図に示したもののように回路Ａを通してＲＡＭ
に入力されるアドレス信号中に、外部から自由に制御す
ることのできない所謂シーケンシャルなアドレス信号が
含まれている場合には、かかる問題点が−゛層重大なも
のとなっていた。In particular, the RAM
This problem becomes even more serious when the input address signals include so-called sequential address signals that cannot be freely controlled from the outside.
本発明は上記問題点を解決するためになされたもので、
上述したように回路Ａの出力が回路Ｂの入力とされる半
導体装置において、回路Ｂ（例えばメモリ）に外部から
直接所定の情報を入力できるようにして、該回路Ｂにつ
いての所望のテストパターンによるテストなどを容易か
つ確実に行うことができるようにしたものである。The present invention has been made to solve the above problems,
As described above, in a semiconductor device in which the output of circuit A is the input of circuit B, it is possible to directly input predetermined information into circuit B (for example, a memory) from the outside, so that the circuit B can be tested according to a desired test pattern. This allows tests to be carried out easily and reliably.
そしてかかる問題点を解決するために本発明によれば、
１つのチップ上に第１の回路（回路Ａ）と第２の回路（
回路Ｂ）とが設けられ、該第１の回路の出力が該第２の
回路の入力とされる半導体装置において、制御信号入力
時に該第１の回路の出力側と該第２の回路の入力側とを
電気的に切離すための第３の回路と、該第２の回路に対
し外部から直接所定の情報を入力するための入力手段と
が該チップ上に設けられている、半導体装置が提供され
る。According to the present invention, in order to solve such problems,
The first circuit (circuit A) and the second circuit (circuit A) are installed on one chip.
In a semiconductor device in which a circuit B) is provided, and the output of the first circuit is input to the second circuit, the output side of the first circuit and the input of the second circuit are connected when a control signal is input. A semiconductor device is provided on the chip, a third circuit for electrically separating the second circuit from the outside, and input means for directly inputting predetermined information from the outside to the second circuit. provided.
上記構成によれば、制御信号入力時に該第３の回路によ
って該第１の回路の出力側と該第２の回路の入力側とが
電気的に切離されるため、その間に該入力手段を通して
該第２の回路に対し外部から直接所定のテスト情報を入
力させて該第２の回路のテストを行うことができる。According to the above configuration, when a control signal is input, the output side of the first circuit and the input side of the second circuit are electrically separated by the third circuit, so that the output side of the second circuit is electrically disconnected from the input side of the second circuit. The second circuit can be tested by directly inputting predetermined test information to the second circuit from the outside.
なお該第３の回路としては、制御信号入力時に該第１の
回路の出力を高インピーダンス状態とするバッファ回路
または、制御信号入力時に該第１の回路の出力側と該第
２の回路の入力側との間を開放するスイッチ手段が用い
られる。The third circuit may be a buffer circuit that puts the output of the first circuit into a high impedance state when the control signal is input, or a buffer circuit that connects the output side of the first circuit and the input of the second circuit when the control signal is input. A switch means is used to open the connection between the two sides.
〔実施例〕 ゛
第１図は本発明の１実施例゛としての半導体装置の全体
構成を示しており、パッケージ６内に装着されるチップ
５上には上述したような符号１で示す回路Ａと符号２で
示す回路Ｂ（例えばＲＡＭ）のほかに、該回路Ａと該回
路Ｂとの間に第３の回路としてバッファ回路３が設けら
れると共に、該バッファ回路３の出力側には、該回路Ｂ
に対し外部から直接所定の情報（例えばテスト情報）を
人力するための入力端子１’Ｎｚ （例えばテスト端
子）が設けられる。そして該第３の回路としてのバッフ
ァ回路３は制御信号入力端子ＣＮ′Ｔから所定の制御信
号が入力されたとき、回路Ａの出力側を高インピーダン
ス状態にして回路Ａの出力側と回路Ｂの入力側との間を
電気的に切離す。[Embodiment] FIG. 1 shows the overall configuration of a semiconductor device as an embodiment of the present invention. On a chip 5 mounted in a package 6, there is a circuit A indicated by the reference numeral 1 as described above. In addition to the circuit B (for example, RAM) indicated by 2, a buffer circuit 3 is provided as a third circuit between the circuit A and the circuit B, and the output side of the buffer circuit 3 is Circuit B
An input terminal 1'Nz (for example, a test terminal) is provided for inputting predetermined information (for example, test information) directly from the outside. When a predetermined control signal is input from the control signal input terminal CN'T, the buffer circuit 3 serving as the third circuit puts the output side of the circuit A in a high impedance state and connects the output side of the circuit A and the circuit B. Electrically disconnect from the input side.
第２図は上記バッファ回路３の１具体例を示すもので、
Ｔ、乃至Ｔ８はＮチャンネルＭＯ３）ランジスタ、Ｒ１
は抵抗、３１はインバータを示す。FIG. 2 shows a specific example of the buffer circuit 3.
T, to T8 are N-channel MO3) transistors, R1
indicates a resistor, and 31 indicates an inverter.
いま制御信号入力端子ＣＮＴからの制御信号が入力され
ていない場合には、該回路Ａからの出力がそのまま回路
Ｂへ入力される。すなわち仮に回路Ａからの出力がハイ
レベルであれば、該ハイレベルの出力信号がインバータ
３１で反転されてローレベルとなす、該ローレベルの信
号がトランジスタＴ、、Ｔ２で構成されるインバータで
反転すれて再びハイレベルとなってトランジスタＴ１に
入力され、トランジスタＴ？が導通ずる。このときトラ
ンジスタＴ、Ｉは非導通となっていて該回路Ｂにハイレ
ベルの信号がそのまま入力される。同様にして回路Ａか
らの出力がローレベルであれば逆にトランジスタＴ８が
導通し、トランジスタＴ。If no control signal is currently being input from the control signal input terminal CNT, the output from the circuit A is input to the circuit B as is. That is, if the output from circuit A is at a high level, the high level output signal is inverted by the inverter 31 to become a low level, and the low level signal is inverted by the inverter composed of transistors T, , T2. After that, it becomes high level again and is input to transistor T1, and transistor T? is conductive. At this time, transistors T and I are non-conductive, and a high level signal is input to circuit B as is. Similarly, if the output from circuit A is low level, transistor T8 becomes conductive;
が非導通となって該回路Ｂにローレベルの信号がそのま
ま入力される。becomes non-conductive, and a low level signal is input to the circuit B as is.
しかしながら制御信号入力端子ＣＮＴからハイレベルの
制御信号が入力されると、トランジスタＴ、およびＴ６
がともに導通してトランジスタＴ７およびＴ８にはとも
にローレベルの信号が入力され、該トランジスタＴ、お
よびＴ、はともに非導通となって高インピーダンス状態
となり、回路Ｂの入力側は回路Ａの出力側から電気的に
切離された（電気的に浮いた）状態となる。However, when a high level control signal is input from the control signal input terminal CNT, the transistors T and T6
are both conductive, and low-level signals are input to both transistors T7 and T8, and both transistors T and T are non-conductive, entering a high impedance state, and the input side of circuit B is connected to the output side of circuit A. It becomes electrically disconnected (electrically floating) from the
このような状態にした上で、入力端子（テスト端子）Ｉ
Ｎ、を介して回路Ｂに対し外部から直接所定の入力信号
（テスト情報）を入力することにより回路Ｂ（例えばＲ
ＡＭ）の機能チェックを所望のテストパターンにより確
実に行うことができる。In this state, input terminal (test terminal) I
By directly inputting a predetermined input signal (test information) to circuit B from the outside via N, circuit B (for example, R
AM) functions can be reliably checked using a desired test pattern.
なおバッファ回路３に制御信号を入力させるための端子
ＣＮＴおよび該回路已に対し外部から直接所定の入力信
号を入力させるための端子ＩＮＫは必ずしも該半導体装
置のパッケージ（ＩＣパッケージ）６にとり出す必要は
なく、第１図に示すようにチップ５上にパッド電極とし
てとり出しておき、ウェーハ状態におけるテスト時にこ
れら各端子ＣＮＴおよびＩＮ２を使用して回路Ｂ （Ｒ
ＡＭ）のテストを行っておけばよい。Note that the terminal CNT for inputting a control signal to the buffer circuit 3 and the terminal INK for inputting a predetermined input signal directly to the circuit from the outside do not necessarily need to be taken out to the package (IC package) 6 of the semiconductor device. As shown in FIG.
AM) test.
したがって本発明にかかる半導体装置においてもパッケ
ージ６にとり出される外部端子は第５図に示される従来
例と特に変るところがなく （第１図にはパッケージ上
の外部端子として第５図に示されるような回路Ａに対す
る入力端子ＩＮ、およびデータ出力端子ＯＵＴが示され
ている）、シたがってパッケージ上の外部端子数の増加
を招くことはない。なお第２図における抵抗Ｒ７は通常
状態でＣＮＴ端子をローレベルとしバッファ回路３をア
クティブに保つための終端抵抗である。Therefore, in the semiconductor device according to the present invention, the external terminals taken out to the package 6 are not particularly different from the conventional example shown in FIG. Input terminal IN and data output terminal OUT for circuit A are shown), thus not incurring an increase in the number of external terminals on the package. Note that the resistor R7 in FIG. 2 is a terminating resistor for keeping the CNT terminal at a low level and the buffer circuit 3 active in the normal state.
なお第１図においては回路Ａの出力側からバッファ回路
３を通して回路Ｂの入力側に接続される部分が１本の線
で示されているが、実際には例えば第５図に示すように
複数の信号線からなるアドレスバスおよびデータバスか
ら構成されており、そのような場合には、そのそれぞれ
の信号線に対し例えば第２図に示されるようなバッファ
回路および回路Ｂへの入力端子ＩＮ、が設けられるもの
である。In Fig. 1, the part connected from the output side of circuit A to the input side of circuit B through the buffer circuit 3 is shown as a single line, but in reality, for example, as shown in Fig. 5, a plurality of lines are connected. In such a case, each signal line is connected to a buffer circuit and an input terminal IN to circuit B as shown in FIG. 2, for example. is provided.
第３図は本発明にかかる半導体装置の他の実施例を示す
もので、該回路Ａと該回路Ｂとの間に第３の回路として
スイッチ回路４が設けられるとともに、該スイッチ回路
４の出力側には、第１図の実施例と同様の入力端子ＩＮ
２が設けられる。そして該第３の回路としてのスイッチ
回路４は制御信号入力端子ＣＮＴから所定の制御信号が
入力されたとき、上記スイッチ回路４を開放状態として
回路Ａの出力側と回路Ｂの入力側との間を電気的に切離
す。FIG. 3 shows another embodiment of the semiconductor device according to the present invention, in which a switch circuit 4 is provided as a third circuit between the circuit A and the circuit B, and the output of the switch circuit 4 is On the side, there is an input terminal IN similar to the embodiment shown in FIG.
2 is provided. When a predetermined control signal is input from the control signal input terminal CNT, the switch circuit 4 as the third circuit opens the switch circuit 4 and connects the output side of the circuit A and the input side of the circuit B. electrically disconnect.
第４図は上記スイッチ回路４の１具体例を示すもので、
ＮチャンネルトランジスタＴ、と抵抗Ｒ２とにより構成
される。FIG. 4 shows one specific example of the switch circuit 4.
It is composed of an N-channel transistor T and a resistor R2.
いま制御信号入力端子ＣＮＴからの制御信号が入力され
ていない場合には、該回路Ａからの出力がトランジスタ
Ｔ、を通して回路Ｂへ入力される。If no control signal is being input from the control signal input terminal CNT, the output from the circuit A is input to the circuit B through the transistor T.
しかしながら制御信号入力端子ＣＮＴからローレベルの
制御信号が入力されると、トランジスタＴ。However, when a low level control signal is input from the control signal input terminal CNT, the transistor T.
が遮断され、回路Ｂの入力側は回路Ａの出力側から電気
的に切離される。なお抵抗Ｒ２は、通常状態で該スイッ
チ回路４を導通状態とし回路Ａと回路Ｂとを電気的に接
続しておくための終端抵抗である。is cut off, and the input side of circuit B is electrically disconnected from the output side of circuit A. Note that the resistor R2 is a terminating resistor for keeping the switch circuit 4 in a conductive state and electrically connecting the circuit A and the circuit B in a normal state.
このようにして本実施例の場合にも入力端子（テスト端
子）ＩＮ、を介して回路Ｂに対し外部から直接所定の入
力信号（テスト情報）を入力することにより回路Ｂ（例
えばＲＡＭ）の機能チェックを確実に行うことができる
。In this way, in the case of this embodiment as well, by directly inputting a predetermined input signal (test information) to the circuit B from the outside via the input terminal (test terminal) IN, the function of the circuit B (for example, RAM) is controlled. Checks can be carried out reliably.
なおスイッチ回路４に開閉制御信号を入力させるための
端子ＣＮＴおよび回路Ｂに対し外部から直接所定の入力
信号を入力させるための端子ＩＮｔは、第３図に示すよ
うにチップ５上にパッド電極としてとり出しておき、ウ
ェーハ状態におけるテスト時にこれら各端子ＣＮＴおよ
びＩＮｇを使用して回路Ｂのテストを行っておけばよい
ことは第１図について説明した場合と同様である。Note that the terminal CNT for inputting an opening/closing control signal to the switch circuit 4 and the terminal INt for inputting a predetermined input signal directly from the outside to the circuit B are provided as pad electrodes on the chip 5 as shown in FIG. The fact that the circuit B can be tested using these terminals CNT and INg at the time of testing in the wafer state is the same as described with reference to FIG. 1.
〔発明の効果〕
本発明によれば、回路Ａの出力が回路Ｂへの入力とされ
ていて複雑な機能を有する半導体装置における、該回路
Ｂについての充分なテスト（機能チェック）を確実に行
うことができ、それによって該半導体装置の信績性を著
しく向上させることができる。[Effects of the Invention] According to the present invention, in a semiconductor device in which the output of the circuit A is input to the circuit B and the circuit B has a complex function, sufficient testing (function check) of the circuit B can be surely performed. As a result, the reliability of the semiconductor device can be significantly improved.
第１図は本発明の１実施例としての半導体装置の全体構
成を示すブロック図、
第２図は、第１図の装置におけるバッファ回路の１具体
例を示す回路図、
第３図は、本発明の他の実施例としての半導体装置の全
体構成を示すブロック図、
第４図は、第３図の装置におけるスイッチ回路の１具体
例を示す回路図、
第５図は、本発明が適用される半導体装置の従来例の構
成を示すブロック図、
第６図は第５図の装置の動作を説明するためのタイミン
グ図である。
（符号の説明）
ｌ・・・第１の回路（回路Ａ）、
２・・・第２の回路（回路Ｂ）、
３・・・バッファ回路、
４・・・スイッチ回路、
５・・・チップ、
６・・・パッケージ。FIG. 1 is a block diagram showing the overall configuration of a semiconductor device as an embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific example of a buffer circuit in the device of FIG. 1, and FIG. FIG. 4 is a block diagram showing the overall configuration of a semiconductor device as another embodiment of the invention; FIG. 4 is a circuit diagram showing one specific example of a switch circuit in the device of FIG. 3; FIG. FIG. 6 is a timing chart for explaining the operation of the device shown in FIG. 5. FIG. (Explanation of symbols) 1... First circuit (circuit A), 2... Second circuit (circuit B), 3... Buffer circuit, 4... Switch circuit, 5... Chip , 6...Package.
Claims (3)
られ、該第１の回路の出力が該第２の回路の入力とされ
る構成を有し、且つ、制御信号入力時に該第１の回路の
出力側と該第２の回路の入力側とを電気的に切離すため
の第３の回路と、該第２の回路に対し外部から直接所定
の情報を入力するための入力手段とが該チップ上に設け
られていることを特徴とする半導体装置。1. A first circuit and a second circuit are provided on one chip, and the output of the first circuit is input to the second circuit, and when a control signal is input, a third circuit for electrically separating the output side of the first circuit and the input side of the second circuit; and a third circuit for inputting predetermined information directly from the outside to the second circuit. A semiconductor device characterized in that an input means is provided on the chip.
の出力側と該第２の回路の入力側との間を高インピーダ
ンス状態とするバッファ回路であることを特徴とする特
許請求の範囲第１項記載の半導体装置。2. The third circuit is a buffer circuit that maintains a high impedance state between the output side of the first circuit and the input side of the second circuit when the control signal is input. A semiconductor device according to scope 1.
の出力側と該第２の回路の入力側との間を開放するスイ
ッチ手段であることを特徴とする特許請求の範囲第１項
記載の半導体装置。3. Claim 1, wherein the third circuit is a switch means that opens the output side of the first circuit and the input side of the second circuit when the control signal is input. 1. Semiconductor device described in Section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028400A JPS61188800A (en) | 1985-02-18 | 1985-02-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028400A JPS61188800A (en) | 1985-02-18 | 1985-02-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188800A true JPS61188800A (en) | 1986-08-22 |
Family
ID=12247612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028400A Pending JPS61188800A (en) | 1985-02-18 | 1985-02-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188800A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031399A (en) * | 1989-05-30 | 1991-01-08 | Nec Corp | Storage device |
| JPH04370212A (en) * | 1991-06-12 | 1992-12-22 | Unitika Setsubi Gijutsu Kk | Treatment of waste fiber in melt-spinning process |
| JP2009093714A (en) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | Semiconductor memory device |
-
1985
- 1985-02-18 JP JP60028400A patent/JPS61188800A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031399A (en) * | 1989-05-30 | 1991-01-08 | Nec Corp | Storage device |
| JPH04370212A (en) * | 1991-06-12 | 1992-12-22 | Unitika Setsubi Gijutsu Kk | Treatment of waste fiber in melt-spinning process |
| JP2009093714A (en) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | Semiconductor memory device |
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