JPS61187374A - Surge absorbing element - Google Patents
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Abstract
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、雷やスイッチング・サージ等、各種サージ要
因に基く異常電圧から電気回路系を保護するためのサー
ジ吸収素子に関し、特にバンチスルー現象を利用したサ
ージ吸収素子に関する。[Detailed Description of the Invention] Industrial Application Fields The present invention relates to a surge absorption element for protecting an electric circuit system from abnormal voltages caused by various surge factors such as lightning and switching surges, and in particular, the present invention relates to a surge absorption element for protecting an electric circuit system from abnormal voltages caused by various surge factors such as lightning and switching surges. This invention relates to a surge absorbing element using.
（従来の技術〉
サージ吸収素子とは、“降伏電圧”と呼ばれる規定電圧
値以上の高電圧が印加されたとき、自身の内に等価的な
低インピーダンス電流線路を形成してその高電圧に伴う
大電流を吸収し、素子両端電圧を一定電圧値以下にクラ
ンプして保護すべき電気回路系にそうした異常電圧の影
響が及ばないようするものを言うが、従来において市場
に供されているものの殆どは、その動作メカニズムが雪
崩降伏原理によるものであった。(Prior art) A surge absorbing element is a surge absorbing element that, when a high voltage higher than a specified voltage value called "breakdown voltage" is applied, it forms an equivalent low-impedance current line within itself and absorbs the energy that accompanies the high voltage. It is a device that absorbs large currents and clamps the voltage across the element below a certain voltage value to prevent such abnormal voltage from affecting the electrical circuit system that should be protected. Most of the devices currently available on the market Its operating mechanism was based on the avalanche yield principle.
即ち、ｐｉ接合によるダイオード構造またはトランジス
タのダイオード接続構造に逆バイアスを印加したときの
雪崩降伏電圧をしてサージ吸収素子としての“降伏電圧
”を規定していた。That is, the avalanche breakdown voltage when a reverse bias is applied to a diode structure with a pi junction or a diode connection structure of a transistor is used to define the "breakdown voltage" of the surge absorbing element.
〈発明が解決しようとする問題点）
従来の雪崩降伏原理によるサージ吸収素子においては、
上記のように、その雪崩降伏電圧そのものが、サージ吸
収素子としての特性を云々する場合に使われる“降伏電
圧”を直接に規定するものとなる。<Problems to be solved by the invention> In the conventional surge absorbing element based on the avalanche yield principle,
As mentioned above, the avalanche breakdown voltage itself directly defines the "breakdown voltage" used when evaluating the characteristics of a surge absorbing element.
しかし一方、こうした従来素子における雪崩降伏電圧は
、ｐｎ接合を形成する両領域の中、高比抵抗側を形成す
る一方の半導体領域、従って一般に半導体基板の不純物
濃度の如何により、略Ｃ−義的に定まってしまう。However, on the other hand, the avalanche breakdown voltage in such conventional elements depends on the impurity concentration of one of the semiconductor regions forming the high resistivity side of the two regions forming the pn junction, and therefore generally of the semiconductor substrate. It is decided that
そのため、こうした従来の雪崩降伏型サージ吸収素子で
は、同一の不純物濃度の半導体基板を用いる限り、その
降伏電圧を任意に変えることはできないか、極めて難し
く、異なる降伏電圧の製品を得ようとするなら、それに
応じて不純物濃度の異なった半導体基板を用いねばなら
ない。Therefore, in such conventional avalanche breakdown type surge absorbing elements, as long as semiconductor substrates with the same impurity concentration are used, it is impossible or extremely difficult to change the breakdown voltage arbitrarily, and it is difficult to obtain products with different breakdown voltages. Therefore, semiconductor substrates with different impurity concentrations must be used accordingly.
こうしたことは、それ自体、極めて不合理であるばかり
でなく、降伏電圧を変えると接合容量や直列抵抗等、降
伏電圧以外のその他の電気的特性も変わってしまうこと
になる。換言すれば、接合容量や直列抵抗等を降伏電圧
と独立には設計できないのである。Not only is this extremely irrational in itself, but changing the breakdown voltage also changes other electrical characteristics other than the breakdown voltage, such as junction capacitance and series resistance. In other words, junction capacitance, series resistance, etc. cannot be designed independently of breakdown voltage.
また逆に考えれば、こうした従来素子では、意図的な場
合に限らず、例え各ロフト毎には製作公差の範囲内にあ
るとは言え、異なるロフト間では始めから不純物濃度に
バラ付きのある半導体基板が供給されてきたような場合
には、しかもそれが予め分かっていたにしても、ｍ単に
はこれを修正する術がなく、従ってその結果は、製品と
して完成された後のサージ吸収素子の降伏電圧に関する
ロフト間変動乃至バラ付きとして、そのまま正直に反映
されてしまうことになる。Conversely, in such conventional devices, even if each loft is within the manufacturing tolerance range, the impurity concentration varies from the beginning between different lofts. In the case where a board has been supplied, and even if this is known in advance, there is no way to simply correct this, and the result will be This will be honestly reflected as loft-to-loft variations or variations in breakdown voltage.
更にまた、この種従来の雪崩降伏型サージ吸収素子では
、実際の物理的な構造上においても制約を生むことが多
い。Furthermore, in this type of conventional avalanche breakdown type surge absorbing element, there are often restrictions in terms of the actual physical structure.
この種サージ吸収素子において第一半導体領域内への不
純物拡散等により第二半導体領域を埋設的に形成した場
合、雪崩降伏は一般にその接合両端の電界集中部分から
起き易く、仮にそのようになると、降伏後の入力電圧ク
ランプ時において接合の全面積部分に亘り均一に電流を
流すことが極めて難しくなる。In this type of surge absorbing element, when the second semiconductor region is formed buried by impurity diffusion into the first semiconductor region, avalanche breakdown is generally likely to occur from the electric field concentration areas at both ends of the junction, and if this happens, When clamping the input voltage after breakdown, it becomes extremely difficult to flow current uniformly over the entire area of the junction.
そこでこれを防ぐため、従来においては、当該接合両端
を丁度、メサ型トランジスタに見られるように角度研磨
する等し、角を落としていた。In order to prevent this, in the past, both ends of the junction were polished at an angle just like that seen in a mesa transistor, to reduce the angle.
しかし、こうした作業は、生産性を悪化させるだけでな
く、複数の素子の集積化を阻む大きな要因となる。However, such work not only deteriorates productivity but also becomes a major factor hindering the integration of multiple elements.
このように各種欠点の多い雪崩降伏型サージ吸収素子に
対して、概念的な段階に留まってではあるが、パンチス
ルー現象を利用するサージ吸収素子も提案されてはいた
。In contrast to the avalanche breakdown type surge absorbing element, which has many drawbacks, a surge absorbing element utilizing the punch-through phenomenon has been proposed, although it remains at a conceptual stage.
これは、第一導電型の半導体基板ウェハの上下から不純
物を拡散して当該半導体基板とは逆導電型の二つの領域
を形成し、この二つの領域とそれらに挟まれて残った中
間の基板領域との間で二つの接合を形成し、上下二つの
領域間への印加電圧に応じて上記二つの接合の中、逆バ
イアスとなっている方の接合に空乏層を生成させ、印加
された電圧が異常に高い場合には、当該空乏層が最終的
に上記二つの領域間に伸び、パンチスルーを起こすこと
を利用して、そのパンチスルー経路を介し、サージ電流
を吸収せんとするものである。This is done by diffusing impurities from above and below a semiconductor substrate wafer of the first conductivity type to form two regions of the opposite conductivity type to the semiconductor substrate, and between these two regions and the remaining intermediate substrate sandwiched between them. Two junctions are formed between the upper and lower regions, and a depletion layer is generated in the reverse biased junction of the two junctions according to the voltage applied between the upper and lower regions. When the voltage is abnormally high, the depletion layer will eventually extend between the two regions and cause punch-through, which is used to absorb the surge current through the punch-through path. be.
しかし、こうした物理的構成のサージ吸収素子では、上
下二つの領域に挟まれてこれらの間に選択的にパンチス
ルーを起こすための空乏層生成用中間領域は、上記のよ
うに半導体基板ウェハそのもので形成されており、しか
もこの半導体基板ウェハによる中間領域の電気的な特性
が上記パンチスルー電圧、即ちこの素子の降伏電圧を規
定する一つの大きな要因となるため、結局は先の雪崩降
伏型サージ吸収素子と同様、用いる半導体基板の不純物
濃度に拘束され、サージ吸収素子としての自在な設計が
妨げられる欠点を拭えない。However, in a surge absorbing element with such a physical configuration, the intermediate region for generating a depletion layer, which is sandwiched between the upper and lower two regions and selectively punches through between them, is the semiconductor substrate wafer itself, as described above. Moreover, the electrical characteristics of the intermediate region formed by this semiconductor substrate wafer are one of the major factors that determine the punch-through voltage, that is, the breakdown voltage of this device, so the avalanche breakdown type surge absorption described above is the result. Like the device, it is restricted by the impurity concentration of the semiconductor substrate used, and has the drawback that flexible design as a surge absorbing device is hindered.
また、こうしたパンチスルー型素子は、製作上乃至物理
的構造上も実現性が乏しかった。Moreover, such a punch-through type element has poor feasibility in terms of manufacturing and physical structure.
というのも、一般に半導体基板とすべきウェハは、薄い
ものでも２００＋＋ｍから３００７１ｍ程度はあり。This is because wafers to be used as semiconductor substrates generally range in thickness from 200++ m to 30,071 m, even if they are thin.
一方、上記のようにパンチスルー機能を起こさせるべさ
中間領域に必要な、乃至許される厚味は。On the other hand, as mentioned above, what is the necessary or permissible thickness of the intermediate region to cause the punch-through function?
たかだか数脚から厚くても士数層程度である。The thickness ranges from a few feet at most to several layers thick.
従って、この数ｐから士数層のために、ウェハ上下から
逆導電型の二つの領域の形成に際してそのまま各百数士
陣以上に及ぶ不純物拡散を制御性良く為すことは無理で
あるので、従来のこうしたアイデアを生かす以上は、ど
うしてもまず、半導体基板に対して上下から、乃至上下
の一方の側からエツチング等を施し、素子を形成すべき
部分において基板ウェハの厚味の大部分を削除しなけれ
ばならない。Therefore, when forming two regions of opposite conductivity types from the upper and lower sides of the wafer, it is impossible to controllably diffuse impurities to more than 100 layers each due to the several layers. In order to make use of this idea, it is first necessary to perform etching on the semiconductor substrate from the top and bottom, or from one side of the top and bottom, to remove most of the thickness of the substrate wafer in the areas where elements are to be formed. Must be.
しかし、そのようにすると、当該薄くした部分での物理
的強度は全く採れなくなり、しかも、こうした素子で電
流容量を大きくするために接合面積を稼ごうとすれば、
それは薄くて脆い部分の面積を増やしているのと同じこ
とになり、ますますもって強度不足に拍車を掛けること
になる。従ってまた、集積化をまで考えた場合、何等か
の補強手段を別途に用意しない限り、こうした従来のア
イデアは実現不可能である。However, if you do this, you will not be able to obtain any physical strength in the thinned part, and furthermore, if you try to increase the junction area to increase the current capacity with such an element,
This is the same as increasing the area of thin and brittle parts, which further exacerbates the lack of strength. Therefore, when considering integration, such conventional ideas cannot be realized unless some kind of reinforcing means is provided separately.
本発明は以上のような従来の実情に鑑みて成されたもの
で、用いる半導体基板の不純物濃度乃至抵抗率や厚味の
如何に拘らず、相当程度以上の幅で設計性良く任意の降
伏電圧が得られ、従ってまた降伏電圧の如何によらず、
接合容量や直列抵抗等、その他の電気的特性を独立に設
計することもでき、しかも物理的にも端面処理等の厄介
な加工工程を必要とせず、乞われれば集積化も容易なパ
ンチスルー型サージ吸収素子を提供せんとするものであ
る。The present invention has been made in view of the above-mentioned conventional circumstances, and is capable of achieving any desired breakdown voltage with ease of design over a considerable width, regardless of the impurity concentration, resistivity, or thickness of the semiconductor substrate used. is obtained, and therefore, regardless of the breakdown voltage,
Punch-through type that allows other electrical characteristics such as junction capacitance and series resistance to be designed independently, and also does not require complicated processing processes such as physical end face treatment, and can be easily integrated if requested. The present invention aims to provide a surge absorbing element.
く問題点を解決するための手段〉
上記目的を達成するため１本発明においては、半導体基
板自体として形成されるか、または該半導体基板に対し
て分離的に形成された第一導電型の第一半導体領域と；
該第一半導体領域の表面に形成され、上記第一導電型と
は逆導電型であって上記第一半導体領域との間でｐｎ接
合ダイオードを形成する第二の半導体領域と；
上記第一半導体領域とは反対側から上記第二半導体領域
に接触することにより、該第一半導体領域との間の離間
距離をして上記第二半導体領域の実効厚味を規定する第
三領域と；
から成り、上記ｐｎ接合ダイオードへの逆バイアスで生
ずる空乏層が上記第三領域に到達したときに生ずる上記
第一半導体領域と上記第三領域との間□のパンチスルー
によりサージ電流を吸収することを特徴とするサージ吸
収素子：
を提供する。Means for Solving the Problems> In order to achieve the above object, in the present invention, a semiconductor substrate of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate is provided. a second semiconductor region formed on the surface of the first semiconductor region, having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; ; a third semiconductor region that, by contacting the second semiconductor region from the side opposite to the first semiconductor region, defines the effective thickness of the second semiconductor region by determining the separation distance between the second semiconductor region and the first semiconductor region; A surge current is generated by a punch-through between the first semiconductor region and the third region, which occurs when a depletion layer generated by reverse bias to the pn junction diode reaches the third region. A surge absorbing element characterized by absorbing surges is provided.
〈作 用〉
上記要旨構成の本発明サージ吸収素子においては、第一
の半導体領域と第二の半導体領域とにより構成されるｐ
ｎ接合ダイオードに逆バイアスが印加されると、当該接
合に生成される空乏層は第一半導体領域に向けて伸びる
と同時に第三の領域に向けても伸びていく。<Function> In the surge absorbing element of the present invention having the above-mentioned configuration, p
When a reverse bias is applied to the n-junction diode, the depletion layer generated at the junction extends toward the first semiconductor region and simultaneously extends toward the third region.
そしてこの空乏層が印加電圧の大きさに応じて伸び続け
、やがて第三領域にまで達すると、第一半導体領域と当
該第三領域との間でパンチスルーが起こり、この電流経
路を介してサージ電流が吸収され、素子両端電圧は一定
電圧値にクランプされる。When this depletion layer continues to grow in accordance with the magnitude of the applied voltage and eventually reaches the third region, punch-through occurs between the first semiconductor region and the third region, and a surge occurs through this current path. Current is absorbed and the voltage across the element is clamped to a constant voltage value.
従って１本発明サージ吸収素子では、第一半導体領域に
対し、その反対側で第二半導体領域に接する第三半導体
領域の高さ位置をどの程度に設定するか、換言すれば中
間の第二半導体領域の実効厚味をどの程度に設定するか
により、第一、第三領域間のパンチスルー電圧、ひいて
はサージ吸収素子としての降伏電圧を任意に変更、制御
できるものとなる。Therefore, in the surge absorbing element of the present invention, the height position of the third semiconductor region that is in contact with the second semiconductor region on the opposite side of the first semiconductor region is set to a certain height, in other words, the height of the third semiconductor region that is in contact with the second semiconductor region on the opposite side is By setting the effective thickness of the regions, the punch-through voltage between the first and third regions, and ultimately the breakdown voltage as a surge absorbing element, can be changed and controlled as desired.
例えば中間の第二半導体領域の実効厚味を厚く設定した
場合には、他の条件が同一であれば生成した空乏層が第
三領域にまで伸びるにはより大きな逆方向バイアスが必
要となり、これは結局、素子が降伏する降伏電圧を高め
たことになるし、逆に中間の第二半導体領域の実効厚味
を薄く設定すれば、生成した空乏層は比較的低い印加電
圧でも容易に第三領域に到達することになるから、サー
ジ吸収素子としての降伏電圧を低目に設定したことにな
る。For example, if the effective thickness of the intermediate second semiconductor region is set thick, a larger reverse bias will be required for the generated depletion layer to extend to the third region, assuming other conditions are the same. This ultimately increases the breakdown voltage at which the device breaks down, and conversely, if the effective thickness of the intermediate second semiconductor region is set thin, the generated depletion layer can easily become the third semiconductor region even at a relatively low applied voltage. This means that the breakdown voltage of the surge absorbing element is set low.
勿論、こうした降伏電圧は、中間の第二半導体領域の不
純物濃度によっても制御し得るが、いづれにしても、上
記のことからすれば、本発明によった場合、第一半導体
領域として適当な市販の半導体基板ウェハをそのまま用
いても、そしてまた同一種類の半導体基板を出発部材と
しても、任意所望の降伏電圧のサージ吸収素子を得られ
ることが分かる。Of course, such breakdown voltage can also be controlled by the impurity concentration of the intermediate second semiconductor region, but in any case, from the above, in the case of the present invention, suitable commercially available It can be seen that a surge absorbing element having any desired breakdown voltage can be obtained by using the same type of semiconductor substrate wafer as it is or by using the same type of semiconductor substrate as a starting material.
また、第二半導体領域の実効厚味の制御とその不純物濃
度の制御とを適当に操作すれば、降伏電圧の如何に対し
て接合容量や直列抵抗を独立にも設計できるようになる
。Furthermore, by appropriately controlling the effective thickness of the second semiconductor region and its impurity concentration, it becomes possible to design the junction capacitance and series resistance independently for any breakdown voltage.
更に、半導体基板そのもの乃至半導体基板に分離的に形
成された第一半導体領域に対し、順次に第二半導体領域
、第三領域を形成していく手法自体は、既存のエピタキ
シャル成長技術によっても良いし、イオン打込み、選択
拡散等によっても良いが、いづれによるにしても、第二
半導体領域の実効厚味とか不純物濃度の制御は、現在の
技術でも極めて高いものが得られるから、結局は本発明
により作成されるサージ吸収素子は、要すればその精度
を極めて高いものとすることができる。Further, the method of sequentially forming the second semiconductor region and the third region on the semiconductor substrate itself or on the first semiconductor region separately formed on the semiconductor substrate may be performed using existing epitaxial growth technology, or Ion implantation, selective diffusion, etc. may also be used, but in any case, the effective thickness and impurity concentration of the second semiconductor region can be extremely well controlled even with current technology, so in the end, it is possible to create the second semiconductor region using the present invention. The surge absorbing element can be made to have extremely high accuracy if necessary.
それに、第二半導体領域の実効厚味は第一領域の厚味と
は無関係に薄く設定できるから、第一半導体領域として
は市販の半導体基板ウニｌ＼に同等特殊な前加工を施さ
ず、厚いままにそのまま用いることもでき（寧ろその方
が一般的でもある）、従って工程の増加を招かず、物理
的な強度低下も招かないで済む。In addition, since the effective thickness of the second semiconductor region can be set to be thin regardless of the thickness of the first region, the first semiconductor region can be made thin without undergoing special pre-processing similar to that of commercially available semiconductor substrates. It can also be used as is (in fact, it is more common), so it does not require an increase in the number of steps and does not cause a decrease in physical strength.
更に、接合形成後も特殊な端面処理等は必要ないから、
素子の作成工程全体が極めて簡略化するのみならず、一
つの半導体基板内に本発明素子を複数個、形成すること
もでき、集積化が容易な効果もある。Furthermore, there is no need for special end surface treatment after the bond is formed.
Not only does the entire device manufacturing process become extremely simple, but also a plurality of devices of the present invention can be formed in one semiconductor substrate, which facilitates integration.
尚、第三領域は、後述の実施例中からも顕かなように、
半導体領域である必要はなく、望ましくは高導電率層で
あれば良いので、適当な金属層であったり、シリサイド
層であったりして良い。In addition, the third area, as will be apparent from the examples described below,
It does not need to be a semiconductor region, and preferably a high conductivity layer, so it may be an appropriate metal layer or a silicide layer.
また、上記原理から顕かなように、第二半導体領域と第
三領域とは同一の電位に置いて良く、従って外部への引
き出しも同一の引き出し端子から行なって差支えない、
しかし逆に、各専用の端子から独立に引き出せるように
し、これら両端子間に適当なバイアスを掛けるようにし
ても良く、このようにすれば、素子完成後乃至素子実効
下にあっても、このバイアス電圧の変更調整により、パ
ンチスルー電圧、即ち素子としての降伏電圧を可変にす
ることができる。Furthermore, as is clear from the above principle, the second semiconductor region and the third region may be placed at the same potential, and therefore, they may be drawn out to the outside from the same drawing terminal.
However, on the contrary, it may be possible to draw it out independently from each dedicated terminal and apply an appropriate bias between these two terminals.In this way, even after the element is completed or when the element is in operation, this By changing and adjusting the bias voltage, the punch-through voltage, that is, the breakdown voltage of the element can be made variable.
く実 施 例） 以下、図示する本発明実施例の幾つかに就き詳記する。Practical example) Some of the illustrated embodiments of the present invention will be described in detail below.
第１図に示すサージ吸収素子１０は、本発明の基本的な
実施例の一つであって、半導体基板を第一導電型の第一
半導体領域１としてそのまま用い。The surge absorbing element 10 shown in FIG. 1 is one of the basic embodiments of the present invention, and uses the semiconductor substrate as it is as the first semiconductor region 1 of the first conductivity type.
その表面に順次、第二半導体領域２、第三領域３を二重
拡散技術で形成したものである。A second semiconductor region 2 and a third region 3 are sequentially formed on the surface by double diffusion technology.
例えば半導体基板乃至第一半導体領域ｌがｎ型半導体で
あった場合には、例えばホウ素等の適当な不純物の拡散
技術により、第二半導体領域２はｐ型とする。For example, if the semiconductor substrate or the first semiconductor region 1 is an n-type semiconductor, the second semiconductor region 2 is made to be a p-type by a diffusion technique of an appropriate impurity such as boron.
第三領域３は、パンチスルーを起こした際の主電流線路
の一端部を形成できれば良いので、望ましくは高導電率
であることが良く、金属層とかシリサイド層であって良
いが、この実施例では高不純物濃度ｎ型、即ちｎ中型領
域として第二半導体領域２内への不純物の二重拡散によ
り形成されている。実際にはこれは高濃度燐拡散等によ
り得ることができる。Since the third region 3 only needs to form one end of the main current line when punch-through occurs, it is preferable that the third region 3 has high conductivity and may be a metal layer or a silicide layer. In the second semiconductor region 2, a high impurity concentration n-type, ie, n-medium, region is formed by double diffusion of impurities into the second semiconductor region 2. In practice, this can be obtained by high concentration phosphorous diffusion or the like.
各領域には夫々オーミックな引き出し端子を付して素子
として完成させるが、第二半導体領域２の引き出し端子
２ｔと第三領域３の引き出し端子３ｔとは図中、仮想線
の線路Ｌｓで示すように、製作の段階で短絡して置いて
も良いし、別途に引き出して置いて使用者側で短絡した
り、或いは後述のように適当なバイアス源を介挿させて
も良い。Each region is attached with an ohmic lead-out terminal to complete the device, and the lead-out terminals 2t of the second semiconductor region 2 and the lead-out terminals 3t of the third region 3 are connected as shown by the virtual line line Ls in the figure. Alternatively, they may be short-circuited at the manufacturing stage, or may be pulled out separately and short-circuited by the user, or an appropriate bias source may be inserted as described later.
ここではまず、線路Ｌｓで示されるように、両端子２ｔ
、３ｔが短絡されており、それらと第一半導体領域１の
引き出し端子１１との間にサージ電圧が印加されるもの
として説明する。Here, first, as shown by the line Ls, both terminals 2t
, 3t are short-circuited, and a surge voltage is applied between them and the lead terminal 11 of the first semiconductor region 1.
実際には線路Ｌｓは、第二半導体領域２の露出表而と第
三領域３の露出表面との上に一連に蒸着される等してオ
ーミックに接触した金属層等で形成することができる。In reality, the line Ls can be formed of a metal layer or the like that is deposited in series on the exposed surface of the second semiconductor region 2 and the exposed surface of the third region 3 to make ohmic contact with them.
また、第一半導体領域乃至半導体基板１の引き出し端子
１ｔの近傍部分においても、パンチスルー後の主電流線
路の電気的な抵抗率を低下させるため、図示していない
が適当な深さ１例えば数閾程度に亘って高濃度な燐等の
拡散を行ない、局部１的に不純物濃度を高める等して良
い。In addition, in order to reduce the electrical resistivity of the main current line after punch-through in the first semiconductor region or in the vicinity of the lead-out terminal 1t of the semiconductor substrate 1, a suitable depth 1, for example several The impurity concentration may be locally increased by diffusing phosphorus or the like at a high concentration over a threshold level.
このようなサージ吸収素子１０においては、既に作用の
項で説明したように、第一半導体領域１と第二半導体領
域２との間のｐｎ接合に逆バイアスが印加されると、そ
れにより生ずる空乏層は第一半導体領域１の側へのみな
らず、第三領域３の側に向けても伸びて行く。In such a surge absorbing element 10, as already explained in the operation section, when a reverse bias is applied to the pn junction between the first semiconductor region 1 and the second semiconductor region 2, the depletion caused thereby The layer extends not only towards the first semiconductor region 1 but also towards the third region 3.
従って、端子２ｔ 、 ３ｔと端子ｌｔ間にサージ電圧
が印加され、それが上記ｐｎ接合に逆バイアスを印加す
る位相で相当程度に大きいものであると、当該空乏層の
上方端部が第三領域３に達することが起こり得る。Therefore, if a surge voltage is applied between the terminals 2t, 3t and the terminal lt, and it is quite large in the phase of applying reverse bias to the pn junction, the upper end of the depletion layer will be in the third region. It is possible that up to 3.
この状態は、第一半導体領域１と第三領域３との間での
パンチスルー状態であり、大電流を流し得る低インピー
ダンス状態であって１本サージ吸収素子としての“降伏
”状態となる。This state is a punch-through state between the first semiconductor region 1 and the third region 3, a low impedance state in which a large current can flow, and a "breakdown" state as a single surge absorbing element.
こうした降伏状態が具現すれば、以降、端子２ｔ、３ｔ
と端子！を間の電圧は一定電圧にクランプされ、サージ
吸収、電子回路保護の目的が果たされる。If such a breakdown state is realized, the terminals 2t, 3t
And terminal! The voltage between them is clamped to a constant voltage, which serves the purpose of surge absorption and electronic circuit protection.
しかして１本サージ吸収素子１０における降伏電圧は、
第一半導体領域１の抵抗率乃至不純物濃度のみならず、
第一半導体領域ｌと第三領域３との間の離間距離で規定
される第二半導体領域２の実効厚味ａｔの如何、及び或
いは不純物濃度の如何によってパンチスルー電圧が制御
できることにより、かなりに広い設計幅内で任意に設計
することができるようになる。実際にも本出願人の実験
によれば、この設計幅は、数ボルトから数百ポルトまで
の極めて広範な範囲に及ぶものであることが確かめられ
ている。Therefore, the breakdown voltage in one surge absorbing element 10 is
In addition to the resistivity and impurity concentration of the first semiconductor region 1,
Since the punch-through voltage can be controlled depending on the effective thickness at of the second semiconductor region 2 defined by the distance between the first semiconductor region l and the third region 3, or the impurity concentration, the punch-through voltage can be considerably improved. It becomes possible to design arbitrarily within a wide design range. In fact, according to experiments conducted by the present applicant, it has been confirmed that this design width covers an extremely wide range from several volts to several hundred ports.
第１図示の実施例の場合は、既述のように、半導体基板
１に対して第二半導体領域２及び第三領域３を二重拡散
技術で作成する場合を示しているが、このような場合に
は、当該第二半導体領域２の実効厚味Ｄｔは、第二半導
体領域２の形成後、その表面からの第三領域形成用不純
物の拡散深さＤｄを制御することにより、直接に制御さ
れるものとなる。即ち、二重拡散技術による場合には、
第一半導体領域に対する第三領域３の高さ位置の変動乃
至変更設定は、直接に第二半導体領域２の実効厚味Ｄｔ
を変更するものとなる。In the case of the embodiment shown in the first figure, as described above, the second semiconductor region 2 and the third region 3 are formed on the semiconductor substrate 1 by the double diffusion technique. In this case, the effective thickness Dt of the second semiconductor region 2 can be directly controlled by controlling the diffusion depth Dd of impurities for forming the third region from the surface after the second semiconductor region 2 is formed. become what is done. That is, in the case of double diffusion technology,
The variation or change setting of the height position of the third region 3 with respect to the first semiconductor region is directly controlled by the effective thickness Dt of the second semiconductor region 2.
will change.
一方、第二半導体領域２及び第三領域３をエピタキシャ
ル成長技術により形成した場合には、当該第二半導体領
域２の実効厚味Ｄｔは当該エピタキシィにおける諸条件
に基いて決定される成長膜厚自体により規定されるのが
一般的であるが２その場合にも実際上、第三領域３の存
在がパンチスルーに関する実効厚味０１を規定している
ことに変わりはない。On the other hand, when the second semiconductor region 2 and the third region 3 are formed by epitaxial growth technology, the effective thickness Dt of the second semiconductor region 2 depends on the growth film thickness itself, which is determined based on the conditions of the epitaxy. Although it is generally defined as 2, even in that case, the existence of the third region 3 does not change the fact that it actually defines the effective thickness 01 regarding punch-through.
そして、拡散技術による場合もエピタキシィによる場合
も、第二半導体領域２の実効厚味Ｄｔの制御は、既存の
技術をしても極めて高い精度で制御できるから、結局、
本発明によるサージ吸収素子は、その降伏電圧を極めて
高い精度で設定できるものとなる。Whether using diffusion technology or epitaxy, the effective thickness Dt of the second semiconductor region 2 can be controlled with extremely high precision even with existing technology.
The surge absorbing element according to the present invention allows its breakdown voltage to be set with extremely high accuracy.
また同様に、パンチスルー電圧、ひいては本素子の降伏
電圧を規定する他の一要因となる第二半導体領域２の不
純物濃度も、既存の技術をして極めて高い精度で調整、
制御することができる。Similarly, the impurity concentration of the second semiconductor region 2, which is another factor that determines the punch-through voltage and, ultimately, the breakdown voltage of this device, can be adjusted with extremely high precision using existing technology.
can be controlled.
上記はまた、本発明の素子の場合、降伏電圧を設計する
のに、第二半導体領域２の実効厚味０１と不純物濃度と
いう、夫々設計性の良い、しかも互いには独立の二つの
変数を有していることを意味している。従ってこれら変
数を一方のみ使ったり双方使って夫々適当に按配するこ
とにより、単に極めて広範な範囲に亘って降伏電圧を設
定できるだけでなく、接合容量や直列抵抗等、その他の
電気的特性を降伏電圧と独立に設計することもできるこ
とが分かる。The above also shows that in the case of the device of the present invention, two variables, the effective thickness 01 and the impurity concentration of the second semiconductor region 2, each of which has good designability and are independent from each other, are used to design the breakdown voltage. It means doing. Therefore, by using only one or both of these variables and arranging them appropriately, you can not only set the breakdown voltage over an extremely wide range, but also adjust other electrical characteristics such as junction capacitance and series resistance to the breakdown voltage. It can be seen that it can also be designed independently.
−本発明のサージ吸収素子においては、その原理上、第
一、第三領域間でパンチスルーが起きた後のサージ電流
の電流分布は、比較的均一なものとなる。しかし、尚一
層の均一性を確保しようとするなら、第２図に示すよう
な構成を採ることもできる。- In the surge absorbing element of the present invention, in principle, the current distribution of the surge current after punch-through occurs between the first and third regions is relatively uniform. However, if further uniformity is to be ensured, a configuration as shown in FIG. 2 may be adopted.
即ち、この第２図示の実施例では、半導体基板乃至第一
半導体領域１の表面に形成された逆導電型の第二半導体
領域２に対して形成される第三領域３を、複数に分割さ
れた第三領域要素３１ 、３２ 。That is, in the embodiment shown in the second diagram, the third region 3 formed for the second semiconductor region 2 of the opposite conductivity type formed on the surface of the semiconductor substrate or the first semiconductor region 1 is divided into a plurality of parts. third area elements 31 and 32.
３３ 、 、、、、、’、 、 ３ｎ （図示の場合ｎ
−５）から構成しており、各領域要素３１〜３ｎは、共
通の引き出し端子３ｔから外部に導通を採られるように
している。33 , , , , , ', , 3n (n in the case shown)
-5), and each region element 31 to 3n is configured to be electrically connected to the outside from a common lead terminal 3t.
こうした構造では、従来の雪崩降伏型素゛子に見られた
ような電界の集中効果はこれを避けることができ、均一
な電流分布を得ることができる。そのためまた、電流容
量も略？素子面積に比例して増大させることができる。With this structure, the electric field concentration effect seen in conventional avalanche breakdown devices can be avoided, and a uniform current distribution can be obtained. Therefore, is the current capacity also an abbreviation? It can be increased in proportion to the element area.
この第２図示の実施例でも第一実施例に就いて記した他
の配慮は同様に採用することができる。The other considerations described in the first embodiment can be similarly adopted in the second illustrated embodiment.
尚、二つの端子２ｔ 、 ３ｔは、既述したように動作
原理上、短絡できるだけでなく、短絡して用いると過渡
現象を避は得る効果もある。Note that the two terminals 2t and 3t can not only be short-circuited due to the operating principle as described above, but also have the effect of avoiding transient phenomena when used in a short-circuited manner.
本発明のような構成のサージ吸収素子では、本来パンチ
スルー現象によって規定されるべき降伏電圧が、第一半
導体領域ｌと第二半導体領域２の雪崩降伏電圧に近くな
ってくると、制御性が悪くなることも考えられる。In the surge absorbing element configured as in the present invention, when the breakdown voltage, which should originally be determined by the punch-through phenomenon, becomes close to the avalanche breakdown voltage of the first semiconductor region 1 and the second semiconductor region 2, controllability becomes poor. It's possible it could get worse.
そのような危惧のある時には、第二半導体領域２の端部
の接合で生じ始める雪崩降伏を初期の段階で防ぐか抑え
るため、第３図に示されるように、第二半導体領域２の
周囲を囲むように第二半導体領域と同一の導電型のガー
ド・リング領域４を形成するか、第４図に示されるよう
に、第二半導体領域２と第三半導体領域３との表面に一
連に形成されたオーミック電極５の端縁部５ａを、絶縁
膜６を介して第二半導体領域の端部における第一半導体
領域との接合を越えるように更に張り出させると良い。When there is such a risk, in order to prevent or suppress the avalanche breakdown that begins to occur at the junction of the ends of the second semiconductor region 2 at an early stage, the surroundings of the second semiconductor region 2 should be protected as shown in FIG. A guard ring region 4 of the same conductivity type as the second semiconductor region is formed to surround it, or a guard ring region 4 is formed in series on the surfaces of the second semiconductor region 2 and the third semiconductor region 3, as shown in FIG. It is preferable that the end edge portion 5a of the ohmic electrode 5 is further extended through the insulating film 6 so as to exceed the junction with the first semiconductor region at the end of the second semiconductor region.
この第３．４図示の追加構成はいづれも、第二半導体領
域端部における電界の集中を緩和し、実効的に雪崩降伏
電圧を増加させることにより、本発明の思想に即しての
パンチスルーによってのみの降伏電圧の設計性を拡大し
、改善する働きを示す。Each of the additional configurations shown in Figure 3.4 alleviates the concentration of electric field at the edge of the second semiconductor region and effectively increases the avalanche breakdown voltage, thereby achieving punch-through in accordance with the idea of the present invention. It shows the function of expanding and improving the designability of breakdown voltage.
本発明のサージ吸収素子の場合、素子完成後、従来の雪
崩降伏型において必要とされていたような端面研磨等の
付帯処理は必要ない、従って、既述の各実施例構成は、
一つの半導体基板１内に複数個、同時に作ることができ
る。In the case of the surge absorbing element of the present invention, after the element is completed, there is no need for incidental processing such as end face polishing, which is required in the conventional avalanche yielding type. Therefore, the structure of each of the embodiments described above is
A plurality of them can be made simultaneously within one semiconductor substrate 1.
このことは単に、サージ吸収素子を多数個集積したアレ
イ・チップの提供の可能性を示しているだけでなく、以
下述べるように、この種サージ吸収素子の通常の使われ
方に鑑みての有利な接続構成が素子製造と同時に得らる
ことをも示している。This not only indicates the possibility of providing an array chip that integrates a large number of surge absorbing elements, but also has advantages in view of how this type of surge absorbing element is normally used, as described below. It is also shown that a suitable connection configuration can be obtained simultaneously with device fabrication.
即ち、一般にこの種のサージ吸収素子を実際に用いてサ
ージ吸収回路を組む場合、二線間の保護に関しては二つ
のサージ吸収素子を背中合せ乃至向かい合せに直列に接
続して所謂バック・トウ・バック接続にし、三線間の保
護の場合には三つ用いてスター接続を構成するようにな
される。これをｎ線間の保護に一般化して言えば、ｎ個
のサージ吸収素子のカソード同志または７ノード同志を
同一のノードに接続するようにするのである。That is, when building a surge absorption circuit using this type of surge absorption element, in general, for protection between two lines, two surge absorption elements are connected in series back to back or facing each other in a so-called back-to-back configuration. In the case of protection between three wires, three are used to form a star connection. Generalizing this to protection between n lines, the cathodes of n surge absorbing elements or 7 nodes are connected to the same node.
もっとも、カソード同志を接続した場合には１回路図記
号ではダイオードの矢印の先端相互が互いに向かい合っ
て接続されたように示されるので、これを特にフロント
・トウ・フロントと呼称する場合もある。However, when the cathodes are connected together, one circuit diagram symbol shows that the tips of the arrows of the diodes are connected facing each other, so this is sometimes referred to as front-to-front.
してみるに、第５図に示されるように、本発明のサージ
吸収素子は、ｎ個を共通の第一半導体領域内に形成した
場合、同等外部結線の要なくしておのずから、バック・
トウ・バック乃至スター接続が実現されるものとなる。As shown in FIG. 5, when n surge absorbing elements of the present invention are formed in a common first semiconductor region, the back surge absorbing element can be naturally developed without the need for an equivalent external connection.
A toe-back or star connection is realized.
例えば第５図（Ａ）においては、先に述べた第３図及び
第４図に示される実施例に相当するサージ吸収素子１０
が二個、同一の半導体基板ｌに形成されているが、半導
体基板ｌがｎ型半導体であった場合、その等価回路は第
５図（Ｂ）に示されるようになり、一方のサージ吸収素
子の第二、第三領域共通端子２ｔ、３ｔを第一端子ｔａ
とし、他方のそれを第二端子ｔｂとしたバック・トウ・
バック（フロント・トウ・フロント）接続が得られるこ
とが分かる。For example, in FIG. 5(A), the surge absorbing element 10 corresponds to the embodiment shown in FIGS. 3 and 4 described above.
are formed on the same semiconductor substrate l, but if the semiconductor substrate l is an n-type semiconductor, the equivalent circuit will be as shown in FIG. 5(B), and one surge absorption element The second and third area common terminals 2t and 3t are connected to the first terminal ta.
and set the other terminal as the second terminal tb.
It can be seen that a back (front-to-front) connection is obtained.
換言すれば、こうしたバック・トウ・バック接続に限っ
て用いられるもの等と、その用途が予め指定されている
場合には、共通の第一半導体領域乃至半導体基板ｌに対
する引き出し端子１１は、図中に仮想線で示したことか
らも理解されるように、あえて形成するまでのこともな
い、しかし勿論、意図的にこの端子１ｔを形成して置け
ば、上記のようにバック・ト９・バック接続の外、二つ
の素子の並列接続も可能となる。In other words, if the connection is used only for such back-to-back connections and its purpose is specified in advance, the lead-out terminal 11 for the common first semiconductor region or semiconductor substrate l may be As can be seen from the virtual line shown in , there is no need to intentionally form this terminal. However, of course, if this terminal 1t is intentionally formed, back to back to back as shown above. In addition to connection, parallel connection of two elements is also possible.
即ち、端子ｔａ、ｔｂを共通に接続し、端子１ｔとの間
でのサージ吸収を図れば、両サージ吸収素子１０．１０
間に問題となる特性上の誤差がない限り、サージ吸収に
関し、電流容量を二倍にすることができる。That is, if the terminals ta and tb are connected in common and surge absorption is attempted between the terminals ta and tb, both surge absorption elements 10.10
In terms of surge absorption, the current capacity can be doubled as long as there are no problematic characteristic errors between them.
同様にして第５図からすれば、更にｎ個のサージ吸収素
子を同一の半導体基板上に形成した場合には、当該ｎ個
のスター接続が図れることも自明の理として理解される
。Similarly, from FIG. 5, it is also obvious that if n additional surge absorbing elements are formed on the same semiconductor substrate, a star connection can be achieved for the n surge absorbing elements.
尚、第５図（Ａ）中には等価電気抵抗を減らすため、及
び或いは端子１ｔを取出すため、半導体基板の裏面に形
成された金属層７と、表面側で素子を保護するために形
成された絶縁層８も示されている。In addition, in FIG. 5(A), there is a metal layer 7 formed on the back side of the semiconductor substrate in order to reduce the equivalent electrical resistance or to take out the terminal 1t, and a metal layer 7 formed on the front side to protect the element. Also shown is an insulating layer 8.
上記したいづれの実施例においても、第二半導体領域２
と第三領域３とを異なる端子２ｔ、３ｔから個別に引き
出すようにした場合、第６図（Ａ）に示されるように、
これら端子２ｔ、３を間に適当なバイアス源９を挿入す
ることにより、パンチスルー電圧を外部から制御するこ
とも可能となる。In any of the embodiments described above, the second semiconductor region 2
When the third region 3 and the third region 3 are individually drawn out from different terminals 2t and 3t, as shown in FIG. 6(A),
By inserting an appropriate bias source 9 between these terminals 2t and 3, it is also possible to control the punch-through voltage from the outside.
サージ電圧のモデルとして第三領域用端子３ｔと基板端
子１１との間に接続した高電圧源Ｖｒを考えると、第６
図（Ｂ）に示されるように、本サージ吸収素子のエネル
ギ・バンド構造は、サージ電圧が印加されていないとき
の実線で示される状態から、サージ電圧に相当する高電
圧Ｖｒが印加されたときには図中、仮想線で示される状
態に変化する。但し１図示の場合は、以下述べるように
バイアス効果を見るため、サージ電圧に相当する高電圧
源電位が、未だパンチスルーを起こす程には至っていな
い状態で示されている。Considering the high voltage source Vr connected between the third region terminal 3t and the board terminal 11 as a surge voltage model, the sixth
As shown in Figure (B), the energy band structure of this surge absorbing element changes from the state shown by the solid line when no surge voltage is applied, to the state shown by the solid line when a high voltage Vr corresponding to the surge voltage is applied. In the figure, the state changes to the state shown by the virtual line. However, in the case shown in Figure 1, in order to observe the bias effect as described below, the high voltage source potential corresponding to the surge voltage is shown in a state that has not yet reached the level of causing punch-through.
この状態においては、バイアス源９から供給されるバイ
アス電位の極性及び大きさによって、第二領域２と第三
領域３に関し逆バイアスの場合には矢印“會”で示され
るように、順方向バイアスの場合には矢印番”で示され
るように、各々バンド構造が変化する。従って、当該バ
イアス電位及びその極性により、サージ吸収素子として
のパンチスルー電圧は外部から制御できることが分かる
。In this state, depending on the polarity and magnitude of the bias potential supplied from the bias source 9, when the second region 2 and the third region 3 are reversely biased, a forward bias is applied as shown by the arrow "A". In the case of , the band structure changes as shown by the arrow number ". Therefore, it can be seen that the punch-through voltage as a surge absorbing element can be controlled from the outside by the bias potential and its polarity.
また、本発明のサージ吸収素子においては、大体におい
てその電圧−電流特性が第７図に示されるようになる。Further, in the surge absorbing element of the present invention, the voltage-current characteristics are generally shown in FIG.
即ち、小電流領域では既述した規定の電圧値を示すが、
電流が増加すると成る点以降で端子間電圧が低下する特
性を示す。In other words, in the small current region, it shows the specified voltage value as described above, but
It shows the characteristic that the voltage between the terminals decreases after the point where the current increases.
従って本サージ吸収素子は、大電流になる程、接続され
た電子回路系をより良く保護するものと最後に、−例と
して、第３，４図示の実施例に即し、実際に作成された
サージ吸収素子の実験例を挙げて説明する。Therefore, the larger the current, the better the surge absorbing element protects the connected electronic circuit system. This will be explained using an experimental example of a surge absorbing element.
抵抗率５Ω−Ｃ■、導電型ｎ型、１１１面、３００７ｍ
厚のシリコン・ウェハを第一半導体領域１の出発部材と
し、まずその表裏面に８０００人のＳ ｉ０２膜を形成
した。Resistivity 5Ω-C■, conductivity type n-type, 111 planes, 3007m
A thick silicon wafer was used as the starting material for the first semiconductor region 1, and 8000 Si02 films were first formed on its front and back surfaces.
その中、裏面の５ｉ０２ＩＩＩをのみ除去し、高濃度燐
拡散を深さ３ＱＩに亘るよう、行なった。Among them, only 5i02III on the back surface was removed, and high concentration phosphorus was diffused to a depth of 3QI.
次に、第二半導体領域２の平面形状を規定するため１表
面のシリコン酸化膜に対し所定のパターンに従ってフォ
ト・エツチング工程を適用し、不純物拡散窓を開けた。Next, in order to define the planar shape of the second semiconductor region 2, a photo-etching process was applied to the silicon oxide film on one surface according to a predetermined pattern to open an impurity diffusion window.
この拡散窓を介してホウ素を拡散し、その深さが２．５
ＱＩに亘るｐ型領域を形成した。Boron is diffused through this diffusion window, and its depth is 2.5
A p-type region spanning QI was formed.
新たにウェハ表面にシリコン酸化膜を形成した後、複数
個の第三領域要素３１〜３ｎの平面形状を規定するため
、当該シリコン酸化膜に対して所定パターンに即したフ
ォト・エツチングを施し、複数個の第三領域要素用の不
純物拡散窓を形ｄ！ＬＬだ。After a new silicon oxide film is formed on the wafer surface, the silicon oxide film is photo-etched in accordance with a predetermined pattern in order to define the planar shape of the plurality of third region elements 31 to 3n. The impurity diffusion windows for the third region elements are shaped like d! It's LL.
この拡散窓から高濃度に燐を拡散し、その深さが１ 、
２順に亘るｎ＋型第三領域要素３１〜３ｎの集合から成
る第三領域３を形成した。従って、これと同時に第二半
導体領域２が形成され、その実効厚味ａｔは １．３ｊ
ＩＩｎとされた。Phosphorus is diffused in high concentration through this diffusion window, and its depth is 1.
The third region 3 was formed by a set of n+ type third region elements 31 to 3n in two order. Therefore, the second semiconductor region 2 is formed at the same time, and its effective thickness at is 1.3j
It was designated as IIn.
その後、第二、第三領域に共通のオーミック・コンタク
トを採るためのフォト・エツチング、金属薄膜蒸着、そ
のエツチング工程を経て電極５乃至端子２ｔ、３ｔを形
成した。半導体基板側の電極乃至端子１ｔも、上記金属
薄膜蒸着工程において同時に形成した。Thereafter, electrodes 5 and terminals 2t and 3t were formed through photo-etching, metal thin film deposition, and etching steps to form common ohmic contacts in the second and third regions. Electrodes or terminals 1t on the semiconductor substrate side were also formed at the same time in the metal thin film deposition process.
こうしたプロセスによって作成された木サージ吸収素子
の降伏電圧は１２０Ｖを示し、８ＱＯＡ／ｃｍ２のサー
ジ電流を吸収することができた。The breakdown voltage of the wood surge absorbing element produced by this process was 120V, and it was able to absorb a surge current of 8QOA/cm2.
そしてまた、他は上記と同一条件として、実質的に第二
半導体領域２の実効厚味を規定することになるｎ中型第
三領域を形成する際の拡飲時間を変化させた所、降伏電
圧は３０Ｖから１７０Ｖの間で変化させることができた
。勿論、この変化幅も最大変化幅ではなく、他の条件も
勘案すれば数ボルトから数百ポルトに亘る極めて広範な
変化範囲を得ることができることも確認されている。Also, under the same conditions as above, the breakdown voltage was changed by changing the expansion time when forming the n medium-sized third region, which substantially defines the effective thickness of the second semiconductor region 2. could be varied between 30V and 170V. Of course, this variation range is not the maximum variation range, and it has been confirmed that if other conditions are also taken into consideration, an extremely wide variation range from several volts to several hundred ports can be obtained.
また１本素子における降伏メカニズムも、トンネリング
や雪崩降伏によらず、確実にパンチスルー現象にのみよ
って制御可能であることも確認された。It was also confirmed that the breakdown mechanism in a single element can be reliably controlled only by the punch-through phenomenon, without relying on tunneling or avalanche breakdown.
（発明の効果〉
本発明によれば以下列記するように、既存の雪崩降伏型
素子や机上でのパンチスルー型素子に比し、各種優れた
効果を得ることができる。(Effects of the Invention) According to the present invention, as listed below, it is possible to obtain various excellent effects compared to existing avalanche-yellow type elements and desktop punch-through type elements.
■半導体基板乃至半導体ウェハはこの種素子の各部の部
品価額としては最も高価で、且つ最も融通の効かない部
材であるが１本発明によれば。(2) Semiconductor substrates or semiconductor wafers are the most expensive and least flexible components of this type of device, but according to the present invention.
同一の材料定数の出発ウェハからも異なる降伏電圧のサ
ージ吸収素子を得ることができる。Surge absorbing elements with different breakdown voltages can be obtained even from starting wafers with the same material constant.
■第二半導体領域及び第三領域を第一半導体領域に対し
て同一の側から形成することができるため、降伏電圧の
変更及び定められた降伏電圧にするための制御が極めて
簡単で、且つ高精度で行なえる。■Since the second semiconductor region and the third region can be formed from the same side with respect to the first semiconductor region, it is extremely easy to change the breakdown voltage and control to achieve a predetermined breakdown voltage. Can be done with precision.
■降伏電圧に対して他の電気的特性、例えば接合容量と
か直列抵抗等は独立に設計することができ、従って例え
ば、異なる降伏電圧でも他の電気的特性は略Ｃ同様とす
ることもできる。(2) Other electrical characteristics, such as junction capacitance and series resistance, can be designed independently of the breakdown voltage. Therefore, for example, the other electrical characteristics can be made to be substantially the same even if the breakdown voltage is different.
■端面研磨等、一つの素子毎に必要とされていた物理的
加工は本発明では不要であるので、量産性に優れ、勿論
コスト的にも有利となる。(2) Since the present invention does not require physical processing, such as end face polishing, which was required for each element, it is excellent in mass production and is of course advantageous in terms of cost.
■また。同様の理由から、共通の半導体基板内に複数の
素子を集積化することも容易であり、更には回答特殊な
結線処理をしなくても、複数の素子間で、通常の使用状
態下において望ましいとされるスター接続乃至バック・
トウ・バック接続が自動的に得られる。■Also. For similar reasons, it is easy to integrate multiple devices on a common semiconductor substrate, and it is also desirable to integrate multiple devices under normal usage conditions without special wiring. It is said that star connection or back
A toe-back connection is automatically obtained.
（Φ大電流領域では降伏電圧よりも更に端子電圧を低減
化する設計も可能であるので、回路系の保護に関して極
めて高い能力を有する。(ΦIn the large current region, it is possible to design the terminal voltage to be further reduced than the breakdown voltage, so it has an extremely high ability to protect the circuit system.
■半導体基板には原則として同等面倒な物理的加工は必
要でなく、また厚味も低減する必要がないから、物理的
強度も十分に採ることができ■Semiconductor substrates do not, in principle, require any equally troublesome physical processing, and there is no need to reduce their thickness, so sufficient physical strength can be achieved.
第１図から第５図までの各図は、夫々、本発明サージ吸
収素子の各実施例の概略構成図、第６図は本発明サージ
吸収素子の特殊な使い方の一例の説明図、第７ｒＩ４は
本発明サージ吸収素子の一般的な特性の説明図、である
。
図中、１は第一半導体領域乃至半導体基板、２は第二半
導体領域、３は第三領域、３１〜３ｎは第三領域要素、
４はガード・リング、１０は全体としての本発明サージ
吸収素子、である。
第３ｆｉ
第４図
第５図
第６図
Ｘ、−一一−
第７図
手 続 ネ甫 正 書 （自発）
昭和６０年３月１４日Each figure from FIG. 1 to FIG. 5 is a schematic configuration diagram of each embodiment of the surge absorbing element of the present invention, and FIG. 6 is an explanatory diagram of an example of a special usage of the surge absorbing element of the present invention. is an explanatory diagram of general characteristics of the surge absorbing element of the present invention. In the figure, 1 is a first semiconductor region or semiconductor substrate, 2 is a second semiconductor region, 3 is a third region, 31 to 3n are third region elements,
4 is a guard ring, and 10 is the entire surge absorbing element of the present invention. Figure 3fi Figure 4 Figure 5 Figure 6
Claims (1)
基板に対して分離的に形成された第一導電型の第一半導
体領域と； 該第一半導体領域の表面に形成され、上記第一導電型と
は逆導電型であって上記第一半導体領域との間でｐｎ接
合ダイオードを形成する第二の半導体領域と； 上記第一半導体領域とは反対側から上記第二半導体領域
に接触することにより、該第一半導体領域との間の離間
距離をして上記第二半導体領域の実効厚味を規定する第
三領域と； から成り、上記ｐｎ接合ダイオードへの逆バイアスで生
ずる空乏層が上記第三領域に到達したときに生ずる上記
第一半導体領域と上記第三領域との間のパンチスルーに
よりサージ電流を吸収することを特徴とするサージ吸収
素子。[Scope of Claims] A first semiconductor region of a first conductivity type formed as a semiconductor substrate itself or separately formed with respect to the semiconductor substrate; formed on a surface of the first semiconductor region; a second semiconductor region having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; a third region defining an effective thickness of the second semiconductor region by contacting the first semiconductor region; A surge absorption element that absorbs a surge current by punch-through between the first semiconductor region and the third region that occurs when the depletion layer reaches the third region.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2649885A JPS61187374A (en) | 1985-02-15 | 1985-02-15 | Surge absorbing element |
| US07/488,457 US5083185A (en) | 1985-02-15 | 1990-02-26 | Surge absorption device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2649885A JPS61187374A (en) | 1985-02-15 | 1985-02-15 | Surge absorbing element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187374A true JPS61187374A (en) | 1986-08-21 |
Family
ID=12195151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2649885A Pending JPS61187374A (en) | 1985-02-15 | 1985-02-15 | Surge absorbing element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187374A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286370A (en) * | 1988-05-12 | 1989-11-17 | Agency Of Ind Science & Technol | Semiconductor surge protective element |
| US5233214A (en) * | 1989-09-14 | 1993-08-03 | Robert Bosch Gmbh | Controllable, temperature-compensated voltage limiter |
| EP0564473A1 (en) * | 1990-10-22 | 1993-10-13 | Harris Corporation | Piso electrostatic discharge protection device |
-
1985
- 1985-02-15 JP JP2649885A patent/JPS61187374A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286370A (en) * | 1988-05-12 | 1989-11-17 | Agency Of Ind Science & Technol | Semiconductor surge protective element |
| US5233214A (en) * | 1989-09-14 | 1993-08-03 | Robert Bosch Gmbh | Controllable, temperature-compensated voltage limiter |
| EP0564473A1 (en) * | 1990-10-22 | 1993-10-13 | Harris Corporation | Piso electrostatic discharge protection device |
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