JPS61185961A - Semiconductor device - Google Patents
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- JPS61185961A JPS61185961A JP60025137A JP2513785A JPS61185961A JP S61185961 A JPS61185961 A JP S61185961A JP 60025137 A JP60025137 A JP 60025137A JP 2513785 A JP2513785 A JP 2513785A JP S61185961 A JPS61185961 A JP S61185961A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、なかでもＢｉ−ＣＭＯ８半
導体装置のＣＭＯ８部分に好んで用いられる、エピタキ
シャル層及び埋め込み拡散層を有する半導体装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an epitaxial layer and a buried diffusion layer, which is preferably used in the CMO8 portion of a Bi-CMO8 semiconductor device.
（従来の技術）
半導体装置を第３図に示す。図は、Ｂｉ−ＣＭＯ８半導
体装置のＣＭＯ８部分であシ、以下ＣＭＯ８半導体装置
の語を用いる。ＣＭＯＳ半導体装置は、ｎ−チャネルＭ
Ｏ８’ロック（ｎ−チャネルＭＯ８）ランジスタの集合
体をいう。図面ではｎ−チャネルＭＯＳトランジスタを
１つだけ示す。）３０と、ｐ−チャネルＭＯＳブロック
（ｐ−チャネルトランジスタの集合体をいう。図面では
ｐ−チャネルトランジスタを１つだけ示す。）３１とを
有する。尚、３２はアライメント・マークであって、製
造工程中のマスク合わせに用いられる。(Prior Art) A semiconductor device is shown in FIG. The figure shows the CMO8 portion of a Bi-CMO8 semiconductor device, and the term CMO8 semiconductor device will be used hereinafter. CMOS semiconductor devices are n-channel M
Refers to a collection of O8' lock (n-channel MO8) transistors. Only one n-channel MOS transistor is shown in the drawing. ) 30, and a p-channel MOS block (referring to an aggregate of p-channel transistors. In the drawing, only one p-channel transistor is shown) 31. Note that 32 is an alignment mark, which is used for mask alignment during the manufacturing process.
ｎ−チャネルＭＯＳブロック３０は、ｐ−半導体基板３
３上ｎ−のエピタキシャル成長層３４中に形成されたｐ
−ウェル領域３５と、更にこの中に形成されたｎ ソー
ス・ドレイン領域３６を有する。ｐ−チャネルＭＯＳプ
ロ、り３１は、基板３３とエピタキシャル成長層３４と
の間に設けられた埋め込み拡散層３７ｍと、エピタキシ
ャル成長層３４中に形成されたｐ ソース・ドレイン領
域３８を有する。The n-channel MOS block 30 has a p-semiconductor substrate 3
3 formed in the n- epitaxial growth layer 34
- It has a well region 35 and an n source/drain region 36 formed therein. The p-channel MOS transistor 31 has a buried diffusion layer 37m provided between the substrate 33 and the epitaxial growth layer 34, and a p-source/drain region 38 formed in the epitaxial growth layer 34.
この様なｐ−−ウェル領域３５、ｎ 及びｐ ソース・
ドレイン領域３６及び３８を形成する際は、♂埋め込み
拡散層３７ｂを形成する際に半導体基板３３上に形成さ
れた凹部がエピタキシャル成長層３４が成長するに従が
ってひき継がれたアライメント・マーク３２を用−いて
マスク合わせを１行なう。Such p-well region 35, n and p source
When forming the drain regions 36 and 38, an alignment mark 32 that is inherited as the epitaxial growth layer 34 grows is formed in the recess formed on the semiconductor substrate 33 when forming the male buried diffusion layer 37b. Perform one mask alignment using .
尚、実際にはとれらの上に絶縁層を介して配線層が形成
されているが説明しない。Incidentally, a wiring layer is actually formed on these layers with an insulating layer interposed therebetween, but this will not be explained.
この様なＣＭＯ８半導体装置は、通常、第４図に社様に
論理ブロックごとに０ＭＯ８素子の集合体として形成さ
れる。図において、一点鎖線で示すＣＭＯＳ論理ブロッ
ク４ノは、半導体基板３３上にエピタキシャル成長層３
４が形成された半導体ウェー・４２内に形成されている
。この様な論理ブロックは、ｎ−チャネルＭＯ８が多数
集合したｎ−チャネルＭＯＳブロック３０及びｐ−チャ
ネルＭＯ８が多数集合シたｐ−チャネルＭＯＳブロック
３１の形状に合わせて、いろいろな方向に形成されてい
る。尚、図において点線は、埋め込み拡散層３７のウェ
ー・４２内の位置と示す。Such a CMO8 semiconductor device is normally formed as an assembly of 0MO8 elements for each logic block as shown in FIG. In the figure, a CMOS logic block 4 indicated by a dashed line is formed by forming an epitaxial growth layer 3 on a semiconductor substrate 33.
4 is formed in a semiconductor wafer 42. Such logic blocks are formed in various directions according to the shapes of the n-channel MOS block 30 in which a large number of n-channel MO8s are assembled and the p-channel MOS block 31 in which a large number of p-channel MO8s are assembled. There is. In the figure, the dotted line indicates the position of the buried diffusion layer 37 within the wafer 42.
（発明が解決しようとする問題点）
しかしながらこの様なＣＭＯ８半導体装置は、しばしば
第３図及び第４図に示す様に、♂埋め込み拡散層３７と
、他の領域のパターンがずれることがある。これはいわ
ゆるノヂターンシフトの影響である。パターンシフトと
は、Ｓ、Ｐ、Ｗｅｅｋｓ、５ｏｌｉｄ ５ｔａｔｅＴａ
ｃｈ、日本版、 Ｔａｎ、１９８２ ｐ、６１〜ｄ、６
８にも記載されている様に、半導体基板３３に埋め込み
拡散層３７を形成する際に形成された凹部がエピタキシ
ャル成長層３４が成長するに従ってずれていくことをい
う。又、これを本件明細書中では、埋め込み拡散層３７
ｂの位置と、アライメント・マーク３２の位置がずれる
ことであると理解しても良い。これは、通常ＣＭＯ８半
導体装置はアライメン）−マーク等の・ぐターンだれ防
止あるいは格子欠陥・防止の為に（１００）面あるいは
（１１１）面から１０〜５°傾けた面を有する基板３３
を用いる為に生゛する。この様な基準面から傾いた基板
３３を用いると、この傾きの為にエピタキシャル成長層
３４の成長が一様でなくなシ、傾いた方向の成長が早く
なシ、エピタキシャル成長層３４上のパターンの位置が
ずれるのである。(Problems to be Solved by the Invention) However, in such a CMO8 semiconductor device, as shown in FIGS. 3 and 4, the patterns of the male buried diffusion layer 37 and other regions are often misaligned. This is the effect of so-called no-turn shift. Pattern shift is S, P, Weeks, 5olid 5tateTa
ch, Japanese version, Tan, 1982 p, 61-d, 6
As described in 8, this refers to the fact that the recesses formed when forming the buried diffusion layer 37 in the semiconductor substrate 33 shift as the epitaxial growth layer 34 grows. In addition, this is referred to as the buried diffusion layer 37 in this specification.
It may be understood that this is a deviation between the position of b and the position of the alignment mark 32. This is normally used for CMO8 semiconductor devices, in order to prevent alignment marks, etc., and to prevent lattice defects or lattice defects.
It is born in order to use it. If such a substrate 33 is tilted from the reference plane, the growth of the epitaxial growth layer 34 will not be uniform due to this tilt, and the growth in the tilted direction will be faster, and the position of the pattern on the epitaxial growth layer 34 will change. The difference is caused by the difference.
この様な・ぐターンシフトの為にアライメント・マーク
３２を構成する凹部はもとのｎ 埋め込み拡散層３７ｂ
の位置からずれた位置にひき継がれることとなシ、この
アライメント・マークを用いてマスク合わせを行ないＣ
ＭＯＳ半導体装置を形成すると、第５図の様にｎ 埋め
込み拡散層３７と他の拡散領域パターンがずれて寄生サ
イリスタがターンオンしゃすくなシ、ラッチアップが生
じやすくなるのである。Because of this type of turn shift, the concave portion forming the alignment mark 32 is recessed from the original n buried diffusion layer 37b.
To prevent the mask from being transferred to a position shifted from the position of C, use this alignment mark to align the mask.
When a MOS semiconductor device is formed, as shown in FIG. 5, the patterns of the n-buried diffusion layer 37 and other diffusion regions are misaligned, making it difficult for the parasitic thyristor to turn on and latch-up.
この寄生サイリスタについて簡単に説明する。This parasitic thyristor will be briefly explained.
寄生サイリスタは、ｐ＋ソース・ドレイン領域３Ｂ一層
埋め込み拡散層３７・Ｐ−ウェル領域３５・ｎ／−ス・
ドレイン領域３６でＰＮ ＰＮサイリスタを構成してな
る。ここでパターンシフトの為、第５図の様にｎ ソー
ス・ドレイン領域３６とｎ 埋め込み拡散層３７との距
離が短かくなると、ｐ−−ウェル領域３５からなるダー
トの厚さが薄くなった状態となる。ダートの厚さが薄く
なると、ターンオン電圧が低くなり、ラッチアップが生
じやすくなるのである。（ＣＭＯ８ＩＣのラッチアップ
については信学技報ＳＳＤ ８２−３９（１９８２）に
詳しい。）ラッチアップが生ずると過剰電流が流れ、半
導体装置が破壊されたシ、そこまでに到らなくても暴走
して、使用に耐えなくなる。The parasitic thyristor includes the p+ source/drain region 3B, the buried diffusion layer 37, the P-well region 35, the n/-s.
The drain region 36 constitutes a PN thyristor. Here, due to pattern shift, as the distance between the n source/drain region 36 and the n buried diffusion layer 37 becomes shorter as shown in FIG. 5, the thickness of the dart made of the p-well region 35 becomes thinner. becomes. As the dart becomes thinner, the turn-on voltage becomes lower, making latch-up more likely to occur. (For more information about CMO8IC latch-up, see IEICE Technical Report SSD 82-39 (1982).) When latch-up occurs, excessive current flows and the semiconductor device is destroyed. It becomes unusable.
この様な不都合があるラッチア、ｆを避けるために、あ
らかじめパターンシフトのずれ分を考慮した位置にアラ
イメント・マーク３２を形成するという考えがあるが、
このパターンシフトの程度はエピタキシャル成長層３４
の成長条件例えば成長炉の方式、温度、ソースガスの種
類、成長レートあるいは成長圧力等の多数のパラメータ
によってエピタキシャル成長層３４の成長角度が、半導
体基板３３の法線を基準として矢印方向へ００−６５゜
の間になシ、この多数の・母うメータが複雑に関係しあ
い、どのくらいの距離シフトするかほとんど予測が困難
な為実際にこれを行なうことはできない。In order to avoid such an inconvenient latch, there is an idea to form the alignment mark 32 at a position that takes into account the deviation of the pattern shift in advance.
The degree of this pattern shift is determined by the epitaxial growth layer 34.
The growth angle of the epitaxially grown layer 34 varies from 00 to 65 degrees in the direction of the arrow with respect to the normal to the semiconductor substrate 33 depending on many parameters such as the method of growth furnace, temperature, type of source gas, growth rate, or growth pressure. This cannot be done in practice because the large number of meters interrelate with each other in a complex manner, and it is difficult to predict how far the distance will shift.
その為、従来パターンシフトを考慮１．、／＃ターンシ
フトが大きい場合でもｎ ソース・ドレイン領域３６と
ｎ＋埋め込み拡散層３７との距離を太きくとることが行
なわれている。すなわち、第４図に示す様に矢印方向へ
パターンシフトが起こっても？ソースドレイン領域３６
と？埋め込み拡散層３７との距離が十分保てる様に、ｎ
−チャネルＭＯＳブロック３０とｐ−チャネルＭＯＳブ
ロック３ノとの間のマージンを十分大きくしたシ、？−
チャネル題Ｓブロック３１の面積を大きくとる等のこと
が行なわれている。この様にマージンを大きくすると、
素子を形成しない領域が増加していき、集積度が低下す
るという欠点がある。Therefore, considering the conventional pattern shift 1. , /# Even when the turn shift is large, the distance between the n source/drain region 36 and the n+ buried diffusion layer 37 is increased. That is, even if a pattern shift occurs in the direction of the arrow as shown in FIG. Source drain region 36
and? In order to maintain a sufficient distance from the buried diffusion layer 37,
- Is the margin between channel MOS block 30 and p-channel MOS block 3 sufficiently large? −
Efforts are being made to increase the area of the channel title S block 31. If you increase the margin like this,
This has the disadvantage that the area where no elements are formed increases and the degree of integration decreases.
（問題点を解決するだめの手段）
本発明は、以上の様な問題点を解消した半導体装置を提
供するものであって、半導体装置のＣＭＯ８論理ブロッ
クの両方のＭＯＳブロック及び埋め込み拡散層の長手方
向がエピタキシャル成長層の・ぐターンシフト方向と平
行となる様に形成するものである。(Means for Solving the Problems) The present invention provides a semiconductor device that solves the above-mentioned problems. It is formed so that the direction is parallel to the turn shift direction of the epitaxial growth layer.
（作用）
本発明は、ＣＭＯ８論理ブロックの両方のＭＯＳブロッ
ク及び埋め込み拡散層をエピタキシャル成長層のパター
ンシフト方向に沿う様に形成するので、エピタキシャル
成長層の、？ターンシフトにかかわらず、ＭＯ８領域と
埋め込み拡散層との相対位置がずれないのである。(Function) In the present invention, both MOS blocks and buried diffusion layers of the CMO8 logic block are formed along the pattern shift direction of the epitaxial growth layer. Regardless of the turn shift, the relative positions of the MO8 region and the buried diffusion layer do not shift.
（実施例） 第１図は本発明の一実施例を示す平面モデル図である。(Example) FIG. 1 is a plan model diagram showing an embodiment of the present invention.
図に示す様に、ｎ−チャネルＭＯＳブロック３０、ｐ−
チャネルＭＯＳブロック３１及び埋み込み拡散層３７は
長方形状で、これらがほぼ平行となる様にウェハ４２に
形成する。これらはＡ？ターンシフト方向１１にほぼ平
行に形成する。そして、４１は、この隣接したｎ−チャ
ネルＭＯＳブロック３０とｐ−チャネルＭＯＳブロック
３１との組み合わせで所定の動作をする０ＭＯ８論理ブ
ロック４ノを形成する。尚１図に示すこれらブロックの
囲いは、ｎ−領域あるいはｐ−領域等のウェルを表わす
ものではない。As shown in the figure, an n-channel MOS block 30, a p-
The channel MOS block 31 and the buried diffusion layer 37 have a rectangular shape, and are formed on the wafer 42 so that they are substantially parallel to each other. Are these A? It is formed substantially parallel to the turn shift direction 11. 41 forms an 0MO8 logic block 4 which performs a predetermined operation by a combination of the adjacent n-channel MOS block 30 and p-channel MOS block 31. It should be noted that the enclosures of these blocks shown in Figure 1 do not represent wells such as n-regions or p-regions.
ここで基板４２の面が（１００）面であり、この軸が（
００１＞軸方向に１°〜５°傾いているとすると、パタ
ーンシフト方向１１は＜００１＞軸方向となる。この・
ぐターンシフトの程度は前述の様に多数のパラメータに
よシエピタキシャル成長層３４の成長方向が０〜６５°
の間にばらつくので、予想ができない。しかしながら、
パターンシフト方向１）のずれは＜ｏｏｌ〉軸から±３
°以内であるので、ツクターンシフト方向１ノのずれは
考慮する必要はない。その為、パターンシフト方向１ノ
と直角方向は全く・母ターンシフトが生じない場合と同
じとなり、パターンシフトが生じていないものとしてＣ
ＭＯ８論理ブロック４１を形成しても、ラッチアップは
生じにくい。又、その為、ノ４ターンシフト方向１１と
直角方向には、ｐ−チャネルＭＯ８論理ブロック３１及
びとのｐ−チャネルＭＯ８論理ブロック３ノとｎ−チャ
ネルＭＯ８論理ブロック３ｏとの間を広くする必要がな
くなる。従ってマージンをとる必要がなくなるので、Ｃ
ＭＯ８半導体装置の集積度を上げることができる様にな
るのである。Here, the surface of the substrate 42 is the (100) plane, and this axis is (
If it is tilted by 1° to 5° in the <001> axial direction, the pattern shift direction 11 becomes the <001> axial direction. this·
As mentioned above, the degree of turn shift depends on a number of parameters.
It is impossible to predict as it varies between periods. however,
The deviation in pattern shift direction 1) is ±3 from the <ool> axis
Since it is within 1°, there is no need to consider the deviation of 1° in the turn shift direction. Therefore, the direction perpendicular to pattern shift direction 1 is the same as when no main turn shift occurs, and C is assumed that no pattern shift occurs.
Even if the MO8 logic block 41 is formed, latch-up is unlikely to occur. Also, for this reason, in the direction perpendicular to the four-turn shift direction 11, it is necessary to widen the space between the p-channel MO8 logic block 31 and the p-channel MO8 logic block 3 and the n-channel MO8 logic block 3o. disappears. Therefore, there is no need to take a margin, so C
This makes it possible to increase the degree of integration of MO8 semiconductor devices.
第２図は、第１図の一部を拡大したものであシ、（、）
は平面図、（ｂ）は（、）におけるＡｌ−Ａ２断面図、
（Ｃ）は（ｂ）におけるＢ１−８２断面図である。第２
図（、）ではＣＭＯ８論理ブロック４１として点線の記
号で示したインバータを例にとって説明する。Figure 2 is an enlarged part of Figure 1.
is a plan view, (b) is an Al-A2 cross-sectional view in (,),
(C) is a sectional view taken along line B1-82 in (b). Second
In the figure (,), an example of an inverter indicated by a dotted line symbol as the CMO8 logic block 41 will be explained.
（、）に示す様に、各チャネルのＭＯＳトランジスタは
、横方向すなわちパターンシフト方向１１と平行に形成
された長方形状のｎ−チャネルＭＯＳブロック３０及び
ｐ−チャネルＭＯＳブロック３１に収まる様にパターン
設計されている。これらＭＯＳブロック３０及び３ノは
、完全な四辺を持つ長方形に形成する必要は必らずしも
ない。しかし、長辺と短辺の比が大きい長方形状にする
のは好ましい。この為の最も好ましい態様はｎ−チャネ
ルＭＯＳブロック３０とｐ−チャネルＭＯＳブロック３
１が半導体チップを形成するウェハ４２上でこのチップ
のほぼ一端から他端に亘シはぼパターンシフト方向１１
に平行に交互に配置された縞状となる形状である。As shown in (,), the pattern of the MOS transistors of each channel is designed so that they fit into a rectangular n-channel MOS block 30 and a p-channel MOS block 31 formed in the horizontal direction, that is, parallel to the pattern shift direction 11. has been done. These MOS blocks 30 and 3 do not necessarily need to be formed into rectangular shapes with four complete sides. However, it is preferable to use a rectangular shape with a large ratio of long sides to short sides. The most preferred embodiment for this purpose is an n-channel MOS block 30 and a p-channel MOS block 3.
1 is a pattern shift direction 11 on a wafer 42 on which a semiconductor chip is formed, extending substantially from one end to the other end of the chip.
It has a striped shape that is alternately arranged parallel to the .
以上の様に形成するのが好ましい理由を説明する。すな
わち、ノぐターンシフト方向１１が（００１）方向の場
合は、これと直角方向には、前述の様にパターンシフト
が発生しないので、マージン’ｔとる必要がなくなるが
、〈００１〉方向には、第２図に示す様にｄだけ・ぐタ
ーンシフトが生ずるので、このパターンシフト幅ｄに対
するマージンをとらなければならない。このパターンシ
フト幅ｄに対応する面積を小さくする為には、・母ター
ンシフト方向１１と直角方向の辺の長さを極力短かくす
るのが好ましいのである。The reason why it is preferable to form as described above will be explained. In other words, when the nog turn shift direction 11 is the (001) direction, no pattern shift occurs in the direction perpendicular to this as described above, so there is no need to take a margin 't, but in the <001> direction , as shown in FIG. 2, a turn shift of d occurs, so a margin must be provided for this pattern shift width d. In order to reduce the area corresponding to the pattern shift width d, it is preferable to make the length of the side perpendicular to the main turn shift direction 11 as short as possible.
（発明の効果）
本発明は、以上説明した様に、ＣＭＯ８半導体装置のｎ
−チャネルＭＯＳブロック、ｐ−チャネルＭＯＳブロッ
ク及び埋め込み拡散層の長手方向が、エピタキシャル成
長層のＡ’ターンシフト方向とはホ平行となる様に形成
したので、・母ターンシフト方向に対し直角方向の相対
位置がずれず、この方向のマージンを考慮する必要がな
くなるので、この方向の集積度を低下させることなく、
ラッチアップが生じにくいＣＭＯ８論理ブロックを有す
る半導体装置を得ることができる。(Effects of the Invention) As explained above, the present invention provides an n
- Since the channel MOS block, p-channel MOS block, and buried diffusion layer were formed so that the longitudinal direction was parallel to the A' turn shift direction of the epitaxial growth layer, - the relative direction perpendicular to the mother turn shift direction Since the position does not shift and there is no need to consider the margin in this direction, the integration degree in this direction does not decrease.
A semiconductor device having a CMO8 logic block in which latch-up is less likely to occur can be obtained.
【図面の簡単な説明】
第１図は本発・明の一実施例を説明する為の平面図、第
２図は本発明の一実施例を説明する為に第１図を拡大し
、ＭＯ８ＩＣを記号で記入した図で、６）は平面図、（
ｂ）は（、）のＡｌ−Ａ２断面図、（ｃ）はＢ１−８２
断面図、第３図はＣＭＯ８半導体装置を説明する為の断
面図、第４図は従来のＣＭＯ８半導体装置を説明する為
の平面図である。
１１・・・パターンシフト方向、３ｏ・・・ｎ−チャネ
ルＭＯＳブロック、３１・・・ｐ−チャネルＭＯ８７”
ロック、３３・・・半導体基板、３４・・・エピタキシ
ャル成長層、３５・・・ｐ−ウェル領域、３７・・・埋
め込み拡散層、４ノ・・・ＣＭＯＳ論理ブロック。
特許出願人 沖電気工業株式会社
手続補正書（自制
６０．６２１
昭和 年 月 日[Brief Description of the Drawings] Figure 1 is a plan view for explaining an embodiment of the present invention, and Figure 2 is an enlarged view of Figure 1 for explaining an embodiment of the present invention. 6) is a plan view, (6) is a plan view, (
b) is an Al-A2 cross-sectional view of (,), (c) is B1-82
3 is a sectional view for explaining a CMO8 semiconductor device, and FIG. 4 is a plan view for explaining a conventional CMO8 semiconductor device. 11...Pattern shift direction, 3o...n-channel MOS block, 31...p-channel MO87"
Lock, 33... Semiconductor substrate, 34... Epitaxial growth layer, 35... P-well region, 37... Buried diffusion layer, 4... CMOS logic block. Patent Applicant Oki Electric Industry Co., Ltd. Procedural Amendment (Self-Restraint 60.621 Showa Year, Month, Day)
Claims (1)
該エピタキシャル成長層に形成されたｎ−チャネルＭＯ
Ｓブロック及びｐ−チャネルＭＯＳブロックを有し、前
記ＭＯＳブロックのいずれか一方に埋め込み拡散層を有
する半導体装置に於て、前記両ブロック及び埋め込み拡
散層の長手方向が前記エピタキシャル成長層のパターン
シフト方向とほぼ平行となるように構成された半導体装
置。an epitaxial growth layer formed on a semiconductor substrate;
n-channel MO formed in the epitaxial growth layer
In a semiconductor device having an S block and a p-channel MOS block, and having a buried diffusion layer in either one of the MOS blocks, the longitudinal direction of both blocks and the buried diffusion layer is the pattern shift direction of the epitaxial growth layer. A semiconductor device configured to be almost parallel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025137A JPS61185961A (en) | 1985-02-14 | 1985-02-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025137A JPS61185961A (en) | 1985-02-14 | 1985-02-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61185961A true JPS61185961A (en) | 1986-08-19 |
Family
ID=12157578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025137A Pending JPS61185961A (en) | 1985-02-14 | 1985-02-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185961A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287665A (en) * | 1988-09-26 | 1990-03-28 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JP2007311669A (en) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522022A (en) * | 1978-07-26 | 1980-02-16 | Kanebo Ltd | Manufacture of fancy twisted yarn |
-
1985
- 1985-02-14 JP JP60025137A patent/JPS61185961A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522022A (en) * | 1978-07-26 | 1980-02-16 | Kanebo Ltd | Manufacture of fancy twisted yarn |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287665A (en) * | 1988-09-26 | 1990-03-28 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JP2007311669A (en) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
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