JPS61182386A - Signal processor - Google Patents
Signal processorInfo
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- JPS61182386A JPS61182386A JP60022212A JP2221285A JPS61182386A JP S61182386 A JPS61182386 A JP S61182386A JP 60022212 A JP60022212 A JP 60022212A JP 2221285 A JP2221285 A JP 2221285A JP S61182386 A JPS61182386 A JP S61182386A
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- signal
- circuit
- switch
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- memory circuit
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- Television Signal Processing For Recording (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像機器において、入力された信号の周波数
特性を処理する信号処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a signal processing device for processing the frequency characteristics of an input signal in video equipment.
従来の技術
近年、映像機器は新しいメディアが開発され、家庭用V
TR,ビデオディスク、光7フイパケープル、放送衛星
等が現れた。これらの新メディアの特色を生かす方向と
して、個々の映像機器の高画質化、高品位化の要求が高
まっている。映像信号を記録・再生するVTRにおいて
は、従来から、周波数変復調を利用した記録方法がとら
れてきた。Conventional technology In recent years, new media have been developed for video equipment, and home-use V
TR, video disc, optical 7 fiber cable, broadcasting satellite, etc. appeared. In order to take advantage of the characteristics of these new media, there is an increasing demand for higher image quality and higher definition for individual video equipment. 2. Description of the Related Art VTRs that record and reproduce video signals have conventionally used a recording method that utilizes frequency modulation and demodulation.
FM伝送路のノイズをホワイトノイズとすると、復調さ
れた信号に加わるノイズは周波数の増加に伴ってノイズ
レベルも増加する、いわゆる三角ノイズ特性を示す。こ
れを軽減するため、周波数変調する前に、入力された信
号の中・高域のレベルを増大させ(いわゆるエンファシ
スをかけて周波数偏移幅を増大させる)、周波数復調後
に、中・高域のレベルを低下させる(いわゆるディエン
ファシス)信号処理を行なっている。しかし、FM伝送
路の帯域については、電磁変換系などにより帯域制限を
受けるため、エンファシス量による周波数偏移幅の増大
に限度があり、それにより、再生された信号のSN比が
制限されるという問題があった。なお、この問題はVT
Rのみならず、衛星放送などのように、映像信号を周波
数変調して伝送する系すべてにおいて発生する問題であ
り、高画質、高品位を達成するために解決せねばならな
い一つの課題となっている。If the noise on the FM transmission path is white noise, the noise added to the demodulated signal exhibits so-called triangular noise characteristics in which the noise level increases as the frequency increases. In order to reduce this, before frequency modulation, the level of the middle and high range of the input signal is increased (so-called emphasis is applied to increase the frequency deviation width), and after frequency demodulation, the level of the middle and high range of the input signal is increased. Signal processing is performed to lower the level (so-called de-emphasis). However, the band of the FM transmission line is limited by the electromagnetic conversion system, etc., so there is a limit to the increase in frequency deviation width due to the amount of emphasis, which limits the S/N ratio of the reproduced signal. There was a problem. Please note that this problem is VT
This problem occurs not only in R but also in all systems that transmit frequency modulated video signals, such as satellite broadcasting, and is an issue that must be solved in order to achieve high image quality and quality. There is.
第4図はVH8方式VTRなどに用いられている従来の
エンフ1シス回路の結線図である。第4図において、入
力端子1に加えられた映像信号は、エンファシス回路6
0を経て出力端子6に出力される。エンフ1シス回路6
oは、コンデンサ(容量値C1)51、抵抗(抵抗値R
h)52、抵抗(抵抗値Ra)53で構成されている。FIG. 4 is a wiring diagram of a conventional effect system circuit used in VH8 type VTRs and the like. In FIG. 4, the video signal applied to the input terminal 1 is transmitted to the emphasis circuit 6.
0 and is output to the output terminal 6. Enf 1 cis circuit 6
o is a capacitor (capacitance value C1) 51, a resistor (resistance value R
h) 52 and a resistor (resistance value Ra) 53.
それらの値は、たとえば、
C1×Rb=1.3(マイクロ秒)、(Ra+Rh)/
Ra=5に設定されている。Those values are, for example, C1×Rb=1.3 (microseconds), (Ra+Rh)/
Ra=5 is set.
このような回路に、第2図(a)に示すような映像信号
が入力された場合、出力端には第2図(b)に示すよう
な信号が得られる。When a video signal as shown in FIG. 2(a) is input to such a circuit, a signal as shown in FIG. 2(b) is obtained at the output terminal.
発明が解決しようとする問題点
VTRの場合、第5図(均に示すような信号を周波数変
調して磁気テープ(図示せず)に記録するのであるが、
FM伝送路である電磁変換系の周波数帯域に限度がある
ため、第5図(神の破線Sで示した所で信号をクリップ
し、第6図(c)に示すような信号にして周波数変調す
る。あるいは、エンフリ、第6図(d)に示すような信
号にして、周波数変調する。第6図(c)の場合には波
形歪を生じるという問題があり、第6図(d)の場合に
は、エンファシSN比が低下するという問題を有してい
た。Problems to be Solved by the Invention In the case of a VTR, a signal as shown in FIG. 5 is frequency-modulated and recorded on a magnetic tape (not shown).
Since the frequency band of the electromagnetic conversion system, which is the FM transmission path, is limited, the signal is clipped at the point shown by the broken line S in Figure 5 (Figure 6 (c)) and frequency modulated. Alternatively, frequency modulation is performed to create a signal as shown in Figure 6(d).In the case of Figure 6(c), there is a problem of waveform distortion; In some cases, there was a problem in that the emphasis SN ratio decreased.
本発明は上記問題点に鑑み、同一のFM伝送路であれば
、従来と同一の周波数偏移幅でもって、従来以上のエン
ファシス量を使用可能にする信号処理装置を提供するこ
とを目的とするものである。In view of the above-mentioned problems, an object of the present invention is to provide a signal processing device that makes it possible to use a larger amount of emphasis than before with the same frequency shift width as before, provided the same FM transmission line is used. It is something.
あるいは、従来と同一のエンフグシス量でもって、波形
のピーク値が従来より大幅に低くなる信号処理装置を提
供することを目的とするものである。Alternatively, it is an object of the present invention to provide a signal processing device in which the peak value of a waveform is significantly lower than that in the conventional art, with the same amount of enfuss as in the conventional art.
と
さらには、プリシュート今一バーシュートを持った任意
の伝達特性を有する信号処理装置を提供することを目的
とするものである。また、伝送回路の有する位相特性を
補償し、処理後の信号の位相変化を零とすることを実時
間で行なうことのできる信号処理装置を提供することを
目的とする。A further object of the present invention is to provide a signal processing device having arbitrary transfer characteristics with preshoot and barshoot. Another object of the present invention is to provide a signal processing device that can compensate for the phase characteristics of a transmission circuit and zero out the phase change of a processed signal in real time.
問題点を解決するための手段
上記問題点を解決するために、本発明の信号処理装置は
、第1の信号処理回路と第2の信号処理回路が直列に接
続されるように構成され、第1の信号処理回路は、伝達
関数G1である第1の伝送回路と、第1のスイッチと、
第1のメモリ回路と、上記第1のスイッチよりn H(
ただし、n:任意の正の整数、H:水平走査期間)時間
遅れて動作する第2のスイッチと、第1の伝送回路と同
一の伝達関数01を有する第2の伝送回路と、第1のH
シンク信号(水平同期信号)検出回路と、Hシンクの端
部からα時刻遅れて信号を発生させる第1のコントロー
ル信号発生回路とを具備し、また、第2の信号処理回路
40は、伝達関数G2である第3の伝送回路と、第3の
スイッチと、第3のメモリ回路と、第3のスイッチより
nH連れて動作する第4のスイッチと、第4のメモリ回
路と、第3の伝送回路と同一の伝達関数G2を有する第
4の伝送回路と、第2のHシンク信号検出回路と、Hシ
ンク信号の立ち下りから(H−α)時刻遅れて信号を発
生させる第2のコントロール信号発生回路とを具備し、
第1の信号処理回路に入力された信号は、前記第1の伝
送回路を経て、nH時刻毎にHシンク信号の端部からα
の時刻後に切シ換わる第1のスイッチによって、第1の
メモリ回路と第2のメモリ回路とに順次入力され、nH
期間にわたって第1のメモリ回路に書き込まれた信号は
、次のnH期間にわたって、書き込み時と逆の時系列で
読み出され、第1のメモリ回路の読み出しのnH期間に
、第2のメモリ回路に書き込まれた信号は、次のnH期
間に逆の時系列で読み出され、第1のスイッチよりnH
時刻遅れて切り換わる第2のスイッチによって1系列の
信号として第2の伝送回路に入力され、第1のスイッチ
の切り換えタイミング、第1のメモリ回路および第2の
メモリ回路の書き込みと読み出しの切り換えタイミング
、第2のスイッチの切り換えタイミングを、第1のHシ
ンク検出回路の発生するHシンクタイミングに基づいて
、nH時刻毎にHシンクの端部からα時刻後において、
第1のコントロール信号発生回路から与えるように構成
されており、第2の信号処理回路に入力された信号は、
第3の信号処理回路を経て、nH時刻毎にHシンク信号
の端部から(H−a)時刻後に切り換わる前記第3のス
イッチによって、第3のメモリ回路と第4のメモリ回路
とに順次入力され、nH期間にわたって第3のメモリ回
路に書き込まれた信号は、次のnH期間にわたって、書
き込み時と逆の時系列で読み出され、第3のメモリ回路
の読み出しのnH期間に、第4のメモリ回路に書き込ま
れた信号は、次のnH期間に逆の時系列で読み出され、
第3のスイッチよりnH時刻遅れて切り換わる第4のス
イッチによって1系列の信号として第4の伝送回路に入
力され、第3の堺イッチの切り換えタイミング、第3の
メモリ回路および第4のメモリ回路の書き込みと読み出
しの切り換えタイミング、第4のスイッチの切り換えタ
イミングを、第2のH。Means for Solving the Problems In order to solve the above problems, the signal processing device of the present invention is configured such that a first signal processing circuit and a second signal processing circuit are connected in series; The first signal processing circuit includes a first transmission circuit having a transfer function G1, a first switch,
n H(
However, n: any positive integer, H: horizontal scanning period) A second switch that operates with a time delay, a second transmission circuit that has the same transfer function 01 as the first transmission circuit, and H
The second signal processing circuit 40 includes a sync signal (horizontal synchronization signal) detection circuit and a first control signal generation circuit that generates a signal delayed by α time from the end of the H sync. A third transmission circuit that is G2, a third switch, a third memory circuit, a fourth switch that operates with nH from the third switch, a fourth memory circuit, and a third transmission circuit. A fourth transmission circuit having the same transfer function G2 as the circuit, a second H sync signal detection circuit, and a second control signal that generates a signal with a time delay of (H-α) from the falling edge of the H sync signal. It is equipped with a generation circuit,
The signal input to the first signal processing circuit passes through the first transmission circuit and is transmitted from the end of the H sync signal to α at every nH time.
is input to the first memory circuit and the second memory circuit sequentially by the first switch which switches after the time nH.
The signal written to the first memory circuit over the period is read out over the next nH period in the reverse chronological order to the time of writing, and is written to the second memory circuit during the nH period of reading from the first memory circuit. The written signal is read out in reverse time series in the next nH period, and the nH
A second switch that switches with a time delay is input to the second transmission circuit as one series of signals, and the switching timing of the first switch and the switching timing of writing and reading of the first memory circuit and the second memory circuit are input to the second transmission circuit. , the switching timing of the second switch is determined based on the H sink timing generated by the first H sink detection circuit, every nH time after α time from the end of the H sink,
The signal is configured to be given from the first control signal generation circuit, and the signal input to the second signal processing circuit is
Via the third signal processing circuit, the third memory circuit and the fourth memory circuit are sequentially connected to the third memory circuit and the fourth memory circuit by the third switch which is switched after (H-a) time from the end of the H sink signal every nH time. The signal inputted and written to the third memory circuit over the nH period is read out over the next nH period in the reverse time sequence to the time of writing, and during the nH period of reading from the third memory circuit, the signal is The signals written in the memory circuit are read out in reverse time series in the next nH period,
The fourth switch, which switches nH time later than the third switch, inputs one series of signals to the fourth transmission circuit, and determines the switching timing of the third Sakai switch, the third memory circuit, and the fourth memory circuit. The switching timing between writing and reading and the switching timing of the fourth switch are determined by the second H.
シンク検出回路の発生するHシンクタイミングに基づい
て、nH時刻毎にHシンクの立ち下りから(H−α)時
刻後において、第2のコントロール信号発生回路から与
えるように構成したものである。Based on the H sync timing generated by the sync detection circuit, the control signal is applied from the second control signal generation circuit every nH time (H-α) after the fall of the H sync signal.
作 用
本発明は、上記した構成・をとることにより、nH区間
の信号に対し、正時間と逆時間で同じ伝達特性の伝送回
路を通過させることができる。信号の流れを示すと第2
図のようになる。第1の伝送回路への入力信号をI(n
)、第1の伝送回路の出力信号をf(n)、第1の時系
列逆転回路の出力信号をa(nλ第2の伝送回路の出力
信号をb(n)、第3の伝送回路の出力信号をa(n)
、第2の時系列逆転回路の出力信号をd(n)、第4の
伝送回路の出方信号をe(n) とし、第1.第2の
伝送回路の単位インパルス応答を各々、ql(n)とし
、第3.第4の伝送回路の単位インパルス応答を92(
n)、それぞれの信号の2変換をx(z)、F(z)、
A(z)、B(z)。Effect: By adopting the above-described configuration, the present invention allows a signal in the nH interval to pass through a transmission circuit having the same transfer characteristic in the forward time and in the reverse time. The second diagram shows the signal flow.
It will look like the figure. The input signal to the first transmission circuit is I(n
), the output signal of the first transmission circuit is f(n), the output signal of the first time series inversion circuit is a(nλ), the output signal of the second transmission circuit is b(n), the output signal of the third transmission circuit is The output signal is a(n)
, the output signal of the second time series inversion circuit is d(n), the output signal of the fourth transmission circuit is e(n), and the first . Let the unit impulse response of the second transmission circuit be ql(n), and let the unit impulse response of the third transmission circuit be ql(n). The unit impulse response of the fourth transmission circuit is 92 (
n), the two transformations of each signal are x(z), F(z),
A(z), B(z).
Ca)IDa)tEa)とし、h(n)、q(n)の2
変換をG1(z)、G2(z)とすると、
F(z)=C1(z)X(z)
A(z )=F (z−’ )=C1(z−’ )X(
z−’ )B(z )=C1(z )A(z )=C1
(z)G1 (z−’)X(z−’)
C(z) =C2(z)、]lJ’z)=C2(z)G
1 (z)G1(z−’ )Xa−’ )D(z)=C
(z )=C2a )G1a )G1a)Xa)
E(z)=C2(z)D(z)=C2(z)G2(z−
’ )G1 (z−’ )G1(z)X(z)
すなわち、第2図の系全体の等価インパルス応答の2変
換をGeq(z )とすると、
Geq(z)=E(z)/x(z)
=C1(z)G1 (z−1)G2(z−’ )G2(
z)となる。第2図の系の等価インパルス応答をフーリ
エ変換で表わすと、
Geq(elo>= l G1 <e i町内G2(e
l’)12となり、位相変化は零である。この零位相特
性は映像信号処理においては望ましいことであり、上式
は第2図の構成をとれば、実現できることを示している
。第2図の系をエンファシス回路として使用する場合、
第3図(荀のような信号を入力すれば、第3図(→のよ
うな信号を得る。Ca)IDa)tEa), h(n), q(n) 2
Let G1(z) and G2(z) be the transformations, then F(z)=C1(z)X(z) A(z)=F(z-')=C1(z-')X(
z-')B(z)=C1(z)A(z)=C1
(z)G1 (z-')X(z-') C(z) =C2(z),]lJ'z)=C2(z)G
1 (z)G1(z-')Xa-')D(z)=C
(z)=C2a)G1a)G1a)Xa)
E(z)=C2(z)D(z)=C2(z)G2(z-
' ) G1 (z-' ) G1 (z) (z) =C1(z)G1 (z-1)G2(z-')G2(
z). Expressing the equivalent impulse response of the system in Figure 2 using Fourier transform, we get Geq(elo>= l G1 <e i Town G2(e
l')12, and the phase change is zero. This zero-phase characteristic is desirable in video signal processing, and the above equation shows that it can be achieved by adopting the configuration shown in FIG. When using the system shown in Figure 2 as an emphasis circuit,
If you input a signal like the one shown in Figure 3 (Xu), you will get a signal like the one shown in Figure 3 (→).
第3図(→の信号は、プリシュートとオーバーシュート
を有する波形となっているため、エンファシス量は第4
図に示す従来例と同一であるにも関らず、そのピーク値
は破線Sより低い波形が得られている。Figure 3 (→) has a waveform with preshoot and overshoot, so the amount of emphasis is
Although the waveform is the same as the conventional example shown in the figure, a waveform whose peak value is lower than the broken line S is obtained.
実施例
以下本発明の信号処理装置の一実施例について説明する
。第1図は同実施例の装置1oのブロック図である。な
お、信号処理装置10の一実施例として、ここではエン
ファシス回路について説明するため、以下、信号処理装
置1oをエンファシス回路1oと称する。今、入力端子
1に第3図(−)で示される信号が入力された場合を考
える。ここでn=1として以下の説明を行なう。また、
第3の伝送回路19と第4の伝送回路24の利得を1と
する。信号は、第1.第2の伝送回路11.16で処理
されるため、第1の信号処理回路3oの利得は第1の伝
送回路の利得の2乗となる。したがって、信号処理装置
1o全体の利得をGとするとき、第2の信号処理回路4
0の利得が1であれば、ら、第1のHシンク信号検出回
路17がHシンクタイミングを検出する。第1のHシン
ク信号検出回路17の出力に従って、第1のコントロー
ル信号発生回路18は、Hシンク立ち下りがらα時刻後
にコントロール信号Aを発生させる。第1の伝融回路1
1で処理された信号は、第3図(神のようになり、第1
のスイッチ12に入力される。第1のスイッチに入力さ
れた信号は、コントロール信号AによってH時刻毎に切
り換えられて、第1゜第2のメモリ回路13.15に入
力される。第1のメモリ回路13にH期間にわたって書
き込まれた信号は、コントロール信号Aによって読み出
しを開始し、次のH期間にわたって、書き込み時系列に
対して逆時系列で読み出されて第2のスイッチ14に入
力される。第1のメモリ回路13から信号が読み出され
ているH期間に、第2のメモリ回路15に書き込まれた
信号は、次のH期間にわたって逆時系列で読み出されて
第2のスイッチ14に入力される。第2のスイッチ14
は、コントロール信号Aにより、第1のメモリ回路13
と第2のメモリ回路16からH期間毎に交互に出力され
る信号を選択し、第3図(C)のような一系列の信号を
出力する。第2の伝送回路16を経た信号は、第3図(
d)のような信号となり、第2の信号処理回路4oに入
力される。第2の信号処理回路4oに入力された信号か
ら第2のHシンク信号検出回路25によってHシンクタ
イミングを検出する。Hシンク信号検出回路25の出力
に従って、第2のコントロール信号発生回路26が、H
シンクの立ち下りから(H−α)時刻において、コント
ロール信号Bを発生させる。以下、コントロール信号B
に従って第1の信号処理回路3oと同様の信号処理を行
なう。その結果、出力端子2に、第3図(e)のような
信号が得られる。第2の信号処理回路4oにおいてコン
トロール信号Bの発生タイミングが、Hシンクの立下り
後(H−α)時刻でない場合、第3図(=)の信号は、
H期間の中に、他のH期間の信号が混入する。すなわち
、第3図(−)に示す入力信号に対応する完全なエンフ
ァシス信号を得ることができない。また、第1の信号処
理回路30における時系列逆転のタイミングは、第3図
(C)の切り換え点Pが不連続とならないようにするた
めに、第1伝送回路11による波形変化の無視できる部
分、例えば、Hシンク信号中央付近に選ぶ。また、第1
のHシンク信号検出回路1了への入力信号は、第1の伝
送回路11の前の信号を利用したが、第1の伝送回路1
1の出力信号、第2のスイッチ14の出力信号あるいは
、第2の伝送回路16の出力信号を利用してもよい。同
様に、第2のHシンク信号検出回路への入力信号は、第
3の伝送回路19の入力信号を利用したが、第3の伝送
回路19の出力信号、第4のスイッチ22の出力信号、
あるいは、第4の伝送回路24の出力信号を利用しても
さしつかえない。また、信号処理装置10全体をエンフ
ァシス回路として説明したが、第1の信号処理回路3o
をエンファシス回路、第2の信号処理回路4oをデイエ
ンフ1シス回路として利用することもできる。すなわち
、逆時系列エンファシス波形を得たい場合、第1の信号
処理回路30を利用するだけでよい。第2の信号処理回
路4oをディエンフ1シス回路として利用する場合、エ
ンファシス、ティエンファシスの系全体の利得を1とす
るために、第3の伝送回路19と第4の伝送回路24の
利得を、各々G−(とすればよい。また、上述の説明で
、信号処理装置1oの系全体の利得をGとするために、
第1゜ニー
第2の伝送回路11.16の利得を02とし、第3、第
4の伝送回路19.24の利得を1とした得を1として
も同様の動作をする。Embodiment An embodiment of the signal processing device of the present invention will be described below. FIG. 1 is a block diagram of the apparatus 1o of the same embodiment. Note that since an emphasis circuit will be described here as an example of the signal processing device 10, the signal processing device 1o will be hereinafter referred to as an emphasis circuit 1o. Now, consider the case where the signal shown by (-) in FIG. 3 is input to the input terminal 1. Here, the following explanation will be given assuming n=1. Also,
The gains of the third transmission circuit 19 and the fourth transmission circuit 24 are assumed to be 1. The signal is 1st. Since the signal is processed by the second transmission circuit 11.16, the gain of the first signal processing circuit 3o is the square of the gain of the first transmission circuit. Therefore, when the gain of the entire signal processing device 1o is G, the second signal processing circuit 4
If the gain of 0 is 1, then the first H sync signal detection circuit 17 detects the H sync timing. According to the output of the first H sync signal detection circuit 17, the first control signal generation circuit 18 generates the control signal A at time α after the falling edge of the H sync signal. First transfer circuit 1
The signal processed in 1 becomes like a god in Figure 3 (1).
is input to the switch 12. The signal input to the first switch is switched at every H time by the control signal A, and is input to the first and second memory circuits 13 and 15. The signal written in the first memory circuit 13 over the H period starts reading by the control signal A, and is read out over the next H period in reverse chronological order with respect to the writing time sequence, and is read out to the second switch 14. is input. During the H period when the signal is being read from the first memory circuit 13, the signal written to the second memory circuit 15 is read out in reverse chronological order over the next H period and is sent to the second switch 14. is input. second switch 14
is the first memory circuit 13 according to the control signal A.
and the signals alternately output from the second memory circuit 16 every H period, and output a series of signals as shown in FIG. 3(C). The signal passing through the second transmission circuit 16 is transmitted as shown in FIG.
d), which is input to the second signal processing circuit 4o. The second H sync signal detection circuit 25 detects the H sync timing from the signal input to the second signal processing circuit 4o. According to the output of the H sync signal detection circuit 25, the second control signal generation circuit 26
Control signal B is generated at time (H-α) from the fall of the sync signal. Below, control signal B
Accordingly, signal processing similar to that of the first signal processing circuit 3o is performed. As a result, a signal as shown in FIG. 3(e) is obtained at the output terminal 2. If the generation timing of the control signal B in the second signal processing circuit 4o is not at the time after the fall of the H sink (H-α), the signal in FIG. 3 (=) is
Signals from other H periods are mixed into the H period. That is, it is not possible to obtain a complete emphasis signal corresponding to the input signal shown in FIG. 3(-). In addition, the timing of the time series reversal in the first signal processing circuit 30 is set so that the switching point P in FIG. , for example, near the center of the H sync signal. Also, the first
The input signal to the H sync signal detection circuit 1 of 1 used the signal before the first transmission circuit 11, but the first transmission circuit 1
The output signal of the first switch 14, the output signal of the second switch 14, or the output signal of the second transmission circuit 16 may be used. Similarly, the input signal to the second H sync signal detection circuit used the input signal of the third transmission circuit 19, but the output signal of the third transmission circuit 19, the output signal of the fourth switch 22,
Alternatively, the output signal of the fourth transmission circuit 24 may be used. Further, although the entire signal processing device 10 has been described as an emphasis circuit, the first signal processing circuit 3o
It is also possible to use the second signal processing circuit 4o as an emphasis circuit and the second signal processing circuit 4o as a de-emphasis circuit. That is, when it is desired to obtain an inverse time series emphasis waveform, it is sufficient to simply use the first signal processing circuit 30. When the second signal processing circuit 4o is used as a de-emphasis circuit, the gains of the third transmission circuit 19 and the fourth transmission circuit 24 are set to In the above explanation, in order to set the gain of the entire system of the signal processing device 1o to G,
The same operation is performed even if the gain of the first and second transmission circuits 11.16 is 02, and the gain of the third and fourth transmission circuits 19.24 is 1.
また、第2.第4の伝送回路16.24の利得をG7″
とし、第1.第3の伝送回路の利得を1としでも同様の
動作をする。Also, the second. The gain of the fourth transmission circuit 16.24 is G7''
1. Even if the gain of the third transmission circuit is set to 1, the same operation is performed.
なお、上述の説明でn = 1としたが、n≧2として
もよい。また、メモリ回路を2系統としたが、3系統以
上を使用しても同様の効果が得られる。Note that although n=1 in the above description, n≧2 may also be used. Further, although two systems of memory circuits are used, the same effect can be obtained even if three or more systems are used.
また、第1.第2.第3.第4のメモリ回路13゜15
.21.23はアナログメモリ(たとえば、チャージ・
カップルド・デバイスなどのチャージ・トランスファ・
デバイス)で実現できるが、各々のメモリ回路の入力端
にAD(アナログ・ディジタル)変換器を持ち、出力端
にDA(ディジタル・アナログ)変換器を持ち、メモリ
としては、フリップフロップ回路などで構成されるディ
ジタルメモリとしてもよい。また、第1.第3の伝送回
路11.19の入力端にAD変換器を持ち、第1゜第2
のメモリ回路13.15をフリップフロップ回路などで
構成されるディジタルメモリとし、第1、第2.第3.
第4の伝送回路11,1a、19゜24をディジタルフ
ィルタで構成し、第2.第4の伝送回路16.24の後
にDA変換器を持つ構成としても、同様の動作をする。Also, 1st. Second. Third. Fourth memory circuit 13°15
.. 21.23 is analog memory (for example, charge
Charge/transfer/coupled devices, etc.
Each memory circuit has an AD (analog/digital) converter at the input end, a DA (digital/analog) converter at the output end, and the memory consists of a flip-flop circuit, etc. It may also be a digital memory. Also, 1st. The third transmission circuit 11.19 has an AD converter at the input end, and
The memory circuits 13 and 15 of the first, second, . Third.
The fourth transmission circuit 11, 1a, 19.degree. 24 is constituted by a digital filter, and the second. A configuration in which a DA converter is provided after the fourth transmission circuit 16.24 also operates in a similar manner.
さらには、入力端子1より前にAD変換器を持ち、第1
.第2゜第3.第4のメモリ回路13,15,21.2
3をフリップフロップ回路などで構成されるディジタル
メモリとし、第1.第2.第3.第4の伝送回路11.
16,19,24を、ノンリカーシブ形ディジタルフィ
ルタあるいは、リカーシブ形ディジタルフィルタで構成
し、出力端子2より後にDA変換器をもつ構成としても
、同様の動作をする。Furthermore, an AD converter is provided before input terminal 1, and the first
.. 2nd゜3rd. Fourth memory circuit 13, 15, 21.2
3 is a digital memory composed of a flip-flop circuit, etc.; Second. Third. Fourth transmission circuit 11.
Even if 16, 19, and 24 are configured with non-recursive digital filters or recursive digital filters, and a DA converter is provided after the output terminal 2, the same operation will be achieved.
また、上述の説明では、入力信号として映像信号を用い
て説明したため、第1.第2.第3.第4のメモリ回路
13,15,21.23、第1゜第2.第3.第4のス
イッチ12,14,20゜22の動作はHを基本とした
期間を単位としたが、の
入力信号によってはそれら1単位を任意の時間に設定し
てもさしつかえない。また、上述の説明では、エンファ
シス回路として説明したが、第3図(鴫のように、プリ
シュート、オーバーシュートを与える目的の回路に用い
てもさしつかえない。また、上述の説明では、入力信号
に対し、逆時系列の出力信号が得られるが、上記の回路
による出力信号を更に時系列逆転して、入力信号と同時
系列の出力に変換してもさしつかえない。Furthermore, in the above explanation, the video signal was used as the input signal, so the first. Second. Third. 4th memory circuit 13, 15, 21.23, 1st degree, 2nd degree. Third. Although the operations of the fourth switches 12, 14, and 20° 22 are performed in units of periods based on H, each unit may be set to any time depending on the input signal. Furthermore, in the above explanation, the emphasis circuit was explained as an emphasis circuit, but it may also be used in a circuit for the purpose of giving a preshoot or overshoot, as shown in FIG. On the other hand, although an output signal in reverse time series is obtained, the output signal from the above circuit may be further reversed in time series and converted into an output in the same series as the input signal.
発明の効果
上述したように、本発明の信号処理装置は、1度、正の
時系列で伝送回路に信号を通し、次に逆の時系列で同じ
伝送回路に通して出力することにより、伝送回路のもつ
位相特性を零位相とする効果をもち、映像信号において
は特に有用である。Effects of the Invention As described above, the signal processing device of the present invention can improve transmission by passing a signal through a transmission circuit once in a positive time series, and then passing it through the same transmission circuit in a reverse time series and outputting it. This has the effect of making the phase characteristic of the circuit zero phase, and is particularly useful for video signals.
また上述のような時間軸逆転処理を行なうことにより、
出力端子2には、完全に時間軸の復元された信号が得ら
れる。Also, by performing the time axis reversal process as described above,
At the output terminal 2, a signal whose time axis is completely restored is obtained.
また、上述したように、本発明の信号処理装置を、周波
数変復調系のエンファシス回路として用いた場合には、
波形にプリシュート、オーバーシュートを持たせること
により、従来と同一のエンファシス量を有し、かつ波形
のピーク値が従来よシ大幅に低くなるエンファシス回路
が実現テキ、エンファシス量を低下させることなく、周
波数偏移幅を従来より大幅に低下させる効果がある。Furthermore, as described above, when the signal processing device of the present invention is used as an emphasis circuit of a frequency modulation/demodulation system,
By adding preshoot and overshoot to the waveform, it is possible to create an emphasis circuit that has the same amount of emphasis as before, but with a significantly lower peak value of the waveform than before, without reducing the amount of emphasis. This has the effect of significantly reducing the frequency deviation width compared to the conventional method.
あるいは、従来と同一の周波数偏移幅を用いるとすれば
、従来より以上のエンファシスを加えることができ、再
生信号のSN比を向上させることができる。Alternatively, if the same frequency shift width as before is used, more emphasis than before can be added, and the SN ratio of the reproduced signal can be improved.
第1図は本発明の信号処理装置の一実施例のブロック図
、第2図は本発明において零位相特性を実現するために
用いた概念を説明するブロック図、第3図は第1図各部
の信号波形図、第4図は従来のエンファシス回路の一例
を示す結線図、第6図は第4図の信号波形図である。
11・・・・・・第1の伝送回路、12・・・・・・第
1のスイッチ、13.・・・・・・第1のメモリ回路、
14・・・・・・第2のスイッチ、15・・・・・・第
2のメモリ回路、16・・・・・・第2の伝送回路、1
7・・・・・・第1のHシンク信号検出回路、18・・
・・・・第1のコントロール信号発生回路、19・・・
・・・第3の伝送回路、20・・・・・・第3のスイッ
チ、21・・・・・・第3のメモリ回路、22・・・・
・・第4のスイッチ、23・・・・・・第4のメモリ回
路、24・・・・・・第4の伝送回路、26・・・・・
・第2のHシンク信号検出回路、26・・・・・・第2
のコントロール信号発生回路、30・・・・・・第1の
信号処理回路、4゜・・・・・・第2の信号処理回路、
10・・・・・・信号処理装置。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第3
図
第 4 図
第5図FIG. 1 is a block diagram of an embodiment of the signal processing device of the present invention, FIG. 2 is a block diagram explaining the concept used to realize zero-phase characteristics in the present invention, and FIG. 4 is a wiring diagram showing an example of a conventional emphasis circuit, and FIG. 6 is a signal waveform diagram of FIG. 4. 11...first transmission circuit, 12...first switch, 13. ...first memory circuit,
14... Second switch, 15... Second memory circuit, 16... Second transmission circuit, 1
7...First H sync signal detection circuit, 18...
...First control signal generation circuit, 19...
...Third transmission circuit, 20...Third switch, 21...Third memory circuit, 22...
...Fourth switch, 23...Fourth memory circuit, 24...Fourth transmission circuit, 26...
・Second H sync signal detection circuit, 26...second
control signal generation circuit, 30...first signal processing circuit, 4°...second signal processing circuit,
10...Signal processing device. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 3
Figure 4 Figure 5
Claims (1)
されるように構成され、第1の信号処理回路は、伝達関
数がG1である第1の伝送回路と、第1のスイッチと、
第1のメモリ回路と、前記第1のスイッチよりnH(た
だし、n:任意の正の整数、H:水平走査期間)時間遅
れて動作する第2のスイッチと、前記第1の伝送回路と
同一の伝達関数G1を有する第2の伝送回路と、第1の
Hシンク信号(水平同期信号)検出回路と、Hシンクの
端部からa時刻遅れて信号を発生させる第1のコントロ
ール信号発生回路とを具備し、また、前記第2の信号処
理回路は、伝達関数G2である第3の伝送回路と、第3
のスイッチと、第3のメモリ回路と、前記第3のスイッ
チよりnH遅れて動作する第4のスイッチと、第4のメ
モリ回路と、前記第3の伝送回路と同一の伝達関数G2
を有する第4の伝送回路と、第2のHシンク信号検出回
路と、Hシンク信号の端部から(H−a)時刻遅れて信
号を発生させる第2のコントロール信号発生回路とを具
備し、前記第1の信号処理回路に入力された信号は、前
記第1の伝送回路を経て、nH時刻毎にHシンク信号の
端部からa時刻後に切り換わる前記第1のスイッチによ
って、前記第1のメモリ回路と前記第2のメモリ回路と
に順次入力され、nH期間にわたって前記第1のメモリ
回路に書き込まれた信号は、次のnH期間にわたって、
書き込み時と逆の時系列で読み出され、前記第1のメモ
リ回路の読み出しのnH期間に、前記第2のメモリ回路
に書き込まれた信号は、次のnH期間に逆の時系列で読
み出され、前記第1のスイッチよりnH時刻遅れて切り
換わる前記第2のスイッチによって1系列の信号として
前記第2の伝送回路に入力され、前記第1のスイッチの
切り換えタイミング、前記第1のメモリ回路および前記
第2のメモリ回路の書き込みと読み出しの切り換えタイ
ミング、前記第2のスイッチの切り換えタイミングを、
第1のHシンク検出回路の発生するHシンクタイミング
に基づいて、nH時刻毎にHシンクの端部からa時刻後
において、前記第1のコントロール信号発生回路から与
えるように構成されており、前記第2の信号処理回路に
入力された信号は、前記第3の信号処理回路を経て、n
H時刻毎にHシンク信号の端部から(H−a)時刻後に
切り換わる前記第3のスイッチによって、前記第3のメ
モリ回路と前記第4のメモリ回路とに順次入力され、n
H期間にわたって前記第3のメモリ回路に書き込まれた
信号は、次のnH期間にわたって、書き込み時と逆の時
系列で読み出され、前記第3のメモリ回路の読み出しの
nH期間に、前記第4のメモリ回路に書き込まれた信号
は、次のnH期間に逆の時系列で読み出され、前記第3
のスイッチよりnH時刻遅れて切り換わる前記第4のス
イッチによって1系列の信号として前記第4の伝送回路
に入力され、前記第3のスイッチの切り換えタイミング
、前記第3のメモリ回路および前記第4のメモリ回路の
書き込みと読み出しの切り換えタイミング、前記第4の
スイッチの切り換えタイミングを、前記第2のHシンク
検出回路の発生するHシンクタイミングに基づいて、n
H時刻毎にHシンクの立ち下りから(H−a)時刻後に
おいて、前記第2のコントロール信号発生回路から与え
るように構成されることを特徴とする信号処理装置。The first signal processing circuit and the second signal processing circuit are configured to be connected in series, and the first signal processing circuit has a first transmission circuit having a transfer function of G1 and a first switch. ,
A first memory circuit, a second switch that operates with a time delay of nH (where n: any positive integer, H: horizontal scanning period) than the first switch, and the same as the first transmission circuit. a second transmission circuit having a transfer function G1 of Further, the second signal processing circuit includes a third transmission circuit having a transfer function G2, and a third signal processing circuit having a transfer function G2.
a switch, a third memory circuit, a fourth switch that operates nH later than the third switch, a fourth memory circuit, and the same transfer function G2 as the third transmission circuit.
a second H-sync signal detection circuit; and a second control signal generation circuit that generates a signal with a (H-a) time delay from the end of the H-sync signal; The signal input to the first signal processing circuit passes through the first transmission circuit and is switched to the first signal by the first switch, which is switched after time a from the end of the H sync signal every nH time. The signal that is sequentially input to the memory circuit and the second memory circuit and written to the first memory circuit over the nH period is, over the next nH period,
The signal is read out in the reverse time sequence to the writing time, and the signal written to the second memory circuit during the nH period of reading from the first memory circuit is read out in the reverse time sequence during the next nH period. is input to the second transmission circuit as one series of signals by the second switch, which is switched nH time later than the first switch, and the switching timing of the first switch and the first memory circuit are and the switching timing between writing and reading of the second memory circuit, and the switching timing of the second switch,
Based on the H sync timing generated by the first H sync detection circuit, the control signal is applied from the first control signal generating circuit at a time a after the end of the H sync every nH time, and The signal input to the second signal processing circuit passes through the third signal processing circuit and then passes through the third signal processing circuit.
The signal is sequentially input to the third memory circuit and the fourth memory circuit by the third switch, which is switched after (H-a) time from the end of the H sync signal every H time, and n
The signal written to the third memory circuit over the H period is read out over the next nH period in a time sequence opposite to the time of writing, and during the nH period of reading from the third memory circuit, the signal is written to the fourth memory circuit. The signals written in the third memory circuit are read out in reverse time series in the next nH period, and
The fourth switch, which is switched nH time later than the switch, is input to the fourth transmission circuit as one series of signals, and the switching timing of the third switch, the third memory circuit, and the fourth The writing and reading switching timing of the memory circuit and the switching timing of the fourth switch are determined based on the H sync timing generated by the second H sync detection circuit.
A signal processing device characterized in that the second control signal generation circuit is configured to provide the control signal from the second control signal generation circuit at (H-a) time after the fall of the H sink every H time.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60022212A JPS61182386A (en) | 1985-02-07 | 1985-02-07 | Signal processor |
EP86300847A EP0190942A3 (en) | 1985-02-07 | 1986-02-07 | Signal processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60022212A JPS61182386A (en) | 1985-02-07 | 1985-02-07 | Signal processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61182386A true JPS61182386A (en) | 1986-08-15 |
Family
ID=12076493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60022212A Pending JPS61182386A (en) | 1985-02-07 | 1985-02-07 | Signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61182386A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5844875A (en) * | 1981-09-11 | 1983-03-15 | Toshiba Corp | Afc circuit |
JPS5966270A (en) * | 1982-09-14 | 1984-04-14 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | Line tuning circuit for image display unit |
JPS607280A (en) * | 1983-06-27 | 1985-01-16 | Matsushita Electric Ind Co Ltd | Signal processor |
-
1985
- 1985-02-07 JP JP60022212A patent/JPS61182386A/en active Pending
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JPS5844875A (en) * | 1981-09-11 | 1983-03-15 | Toshiba Corp | Afc circuit |
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JPS607280A (en) * | 1983-06-27 | 1985-01-16 | Matsushita Electric Ind Co Ltd | Signal processor |
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