JPS61182324A - Gate driver - Google Patents
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- JPS61182324A JPS61182324A JP60021841A JP2184185A JPS61182324A JP S61182324 A JPS61182324 A JP S61182324A JP 60021841 A JP60021841 A JP 60021841A JP 2184185 A JP2184185 A JP 2184185A JP S61182324 A JPS61182324 A JP S61182324A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、自己消弧形半導体スイッチ素子の制御電極
を駆動するゲート駆動回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a gate drive circuit for driving a control electrode of a self-extinguishing semiconductor switching element.
第５図は例えば電気学会研究会資料５ＰＣ−８３−２５
に示された従来のゲート駆動装置の回路図であシ、図に
おいて、１はオン・オフ指令を受信し増巾する増巾回路
、２はこの増巾回路１の出力によって駆動されるトラン
ジスタ、３，４はトランジスタ２のオン・オフにょシ制
御される各々Ｎ形及びＰ形電界効果トランジスタ、３＆
はコンブリメ／タリバツクア回路、５．６［各々電界効
果トランジスタ３，４の電極間静電容量、７は電極間静
電容！１５，８に蓄積された電荷を放電するための抵抗
、８，９は各々電界効果トランジスタ３゜４のオン・オ
フによって正又は負の電圧を供給するための直流電源、
１０は電流制限用の抵抗、１１はスピードアップコンデ
ンサ、１２はゲート駆動回路、１３は１２のゲート駆動
回路によって駆動される静電誘導トランジスタである。Figure 5 shows, for example, the Institute of Electrical Engineers of Japan study group material 5PC-83-25.
1 is a circuit diagram of a conventional gate driving device shown in FIG. 3 and 4 are N-type and P-type field effect transistors, respectively, which are controlled to turn on and off the transistor 2;
is a combination/tallybacker circuit, 5.6 [inter-electrode capacitance of field effect transistors 3 and 4, respectively, 7 is inter-electrode capacitance! 15 and 8 are resistors for discharging the accumulated charge; 8 and 9 are DC power supplies for supplying positive or negative voltages by turning on and off the field effect transistors 3 and 4, respectively;
10 is a current limiting resistor, 11 is a speed-up capacitor, 12 is a gate drive circuit, and 13 is a static induction transistor driven by the 12 gate drive circuits.
次に動作について説明する。まず、第６図に示す時刻Ｔ
１において、増巾回路１にオン指令が入ルト、トランジ
スタ２のペースには増巾回路１の信号伝達時間遅れｔｄ
ｌが経過後ペース電流が流れ、トランジスタ２がオンす
る。トランジスタ２がオンすると、電界効果トランジス
タ３及び４の電極間静電容量５，６はトランジスタ２を
通して充電され、電界効果トランジスタ３のゲート・ソ
ース間電圧がスレッショルドレベルＶＴＨ３を越すと電
界効果トランジスタ３がオンし、静電誘導トランジスタ
１３のゲートを充電する。また時刻Ｔ２においてオフ指
令が入るとトランジスタ２のペースは、増巾回路１の信
号伝達遅れ時間ｔｄｚが経過後ペース電流が減少し、蓄
積時間ｔｄｓが経過後トランジスタ２がオフする。トラ
ンジスタ２がオフすると、電界効果トランジスタ３及び
４の電極間静電容量５及び６の電荷は抵抗７を通して放
電される。電界効果トランジスタ４のゲート・ソース間
電圧がスレッショルドレベルＶＴＨ４を越すと電界効果
トランジスタ４がオンし静電誘導トランジスタ１３のゲ
ートから電荷が抜きさられ、最終的には静電誘導トラン
ジスタ１３のゲート・ソース間は逆バイアスされる。Next, the operation will be explained. First, time T shown in FIG.
1, an ON command is input to the amplifier circuit 1, and the pace of the transistor 2 is determined by the signal transmission time delay td of the amplifier circuit 1.
After l has elapsed, a pace current flows and transistor 2 is turned on. When the transistor 2 is turned on, the capacitances 5 and 6 between the electrodes of the field effect transistors 3 and 4 are charged through the transistor 2, and when the voltage between the gate and source of the field effect transistor 3 exceeds the threshold level VTH3, the field effect transistor 3 is turned on. It turns on and charges the gate of the static induction transistor 13. Further, when an off command is input at time T2, the pace current of the transistor 2 decreases after the signal transmission delay time tdz of the amplifier circuit 1 has elapsed, and the transistor 2 is turned off after the accumulation time tds has elapsed. When the transistor 2 is turned off, the charges in the interelectrode capacitances 5 and 6 of the field effect transistors 3 and 4 are discharged through the resistor 7. When the voltage between the gate and source of the field effect transistor 4 exceeds the threshold level VTH4, the field effect transistor 4 is turned on and the charge is removed from the gate of the static induction transistor 13. The sources are reverse biased.
ところで、静電誘導トランジスタ１３は、一般に数１０
ＫＨ！から数１００ＫＨｚ程度の高周波スイッチングを
行うことが多く、オン・オフ指令に対するゲート駆動回
路の出力は速やかに変化しなければならない。そのため
には上記の遅れ時間ｔｄ１． ｔｄ２． ｔｄａを短く
すると共に、トランジスタ２がオン又はオフし電界効果
トランジスタ３及び４のゲート・ソース間電圧がスレッ
ショルドレベルまで達するまでの時間ｔｄ４及びｔｄｓ
を短縮し、またゲート駆動装置のオンゲート出力からオ
フゲート出力への変化及びその逆の動作も速やかに行わ
ねばならない。By the way, the static induction transistor 13 generally has a number of 10
KH! In many cases, high-frequency switching of about several 100 KHz is performed, and the output of the gate drive circuit in response to an on/off command must change quickly. For this purpose, the above delay time td1. td2. In addition to shortening tda, the time td4 and tds required for transistor 2 to turn on or off and for the gate-source voltages of field effect transistors 3 and 4 to reach the threshold level.
It is also necessary to quickly change the on-gate output of the gate drive device to the off-gate output and vice versa.
上記の動作を速やかに行うためには、電界効果トランジ
スタ３，４の、ゲート・ソース間電圧を速やかに変化さ
せればよい。そのためには、電界効果トランジスタ３，
４の制御電極の入力静電容量５，６の充放電を迅速に行
わねばならない。この例においては、トランジスタ２を
通しての充電を速くすることができるが、トランジスタ
２がオフした後、抵抗７を通しての放電には、電極間静
電容量５，６と抵抗７の放電時定数により決まる放電時
間が必要となシ％ ｔｄｓ及びオン出力からオフ出力へ
の変化に要する時間が特に長くなる。In order to quickly perform the above operation, the gate-source voltages of the field effect transistors 3 and 4 may be changed quickly. For this purpose, a field effect transistor 3,
The input capacitances 5 and 6 of the control electrodes 4 must be charged and discharged quickly. In this example, charging through transistor 2 can be made faster, but after transistor 2 is turned off, discharging through resistor 7 is determined by the interelectrode capacitance 5, 6 and the discharge time constant of resistor 7. If a discharge time is required, the time required for changing from an on output to an off output is particularly long.
一般に電界効果トランジスタのゲートｅソース間の入力
静電容量は、そのトランジスタのチップ面積（電流容量
）が大きくなるにつれて大きくなるので、極端に小さな
ゲート・ソース間の入力静電容量を持つ電界効果トラン
ジスタを選定するのは困難である。従って、上記放電時
定数を短くするには抵抗７の抵抗値を小さくしなければ
ならない。In general, the input capacitance between the gate and source of a field effect transistor increases as the chip area (current capacity) of the transistor increases, so a field effect transistor with an extremely small input capacitance between the gate and source It is difficult to select. Therefore, in order to shorten the discharge time constant, the resistance value of the resistor 7 must be made small.
抵抗７での消費電力Ｐ７はオン・オフ指令が通流率５０
％で入力され、また電源８，９の電圧を各々に８．Ｅ、
とすると、
となる。またトランジスタ２の電流Ｉ２はとなり、抵抗
７の抵抗値Ｒが小さくなると、トランジスタ２及び抵抗
７の電流容量及び許容損失が増大する。The power consumption P7 in resistor 7 has an on/off command with a conduction rate of 50
%, and the voltage of power supplies 8 and 9 is inputted as 8.%. E,
Then, it becomes . Further, the current I2 of the transistor 2 becomes, and as the resistance value R of the resistor 7 becomes smaller, the current capacity and power dissipation of the transistor 2 and the resistor 7 increase.
従来のゲート駆動回路は以上のように構成されていたの
で、ゲート駆動回路１２の入出力間の信号伝達遅れ時間
を短くしようとすれば、最終段の電界効果トランジスタ
３，４の電極間静電容量５゜６に蓄積された電荷を放電
するための抵抗の抵抗値を小さくしなければならず、こ
の抵抗による許容損失の増大、前段トランジスタの電流
容量増大に伴う大形化を招き、放熱が困難になるほか、
電源の容量が増大するなどの問題点があった。Since the conventional gate drive circuit is configured as described above, if an attempt is made to shorten the signal transmission delay time between the input and output of the gate drive circuit 12, the electrostatic charge between the electrodes of the field effect transistors 3 and 4 in the final stage is The resistance value of the resistor for discharging the charge accumulated in the capacitor 5゜6 must be reduced, which increases the allowable loss due to this resistor, increases the size of the previous stage transistor due to the increase in current capacity, and reduces heat dissipation. In addition to becoming difficult,
There were problems such as an increase in the capacity of the power supply.
この発明は上記のような問題点を解消するためになされ
たもので、ゲート駆動回路の入出力間の信号伝達遅れ時
間を短くできると共に、損失の少ないゲート駆動回路を
得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to shorten the signal transmission delay time between the input and output of a gate drive circuit, and to obtain a gate drive circuit with less loss.
この発明に係るゲート駆動装置は□、最終段のコンプリ
メンタリバッファ回路の制御電極の充放電経路に、ダイ
オードとこのダイオードの電圧を検知して上記バッファ
回路の制御電極をオン・オフを行うスイッチ回路とを設
けた構成としたものである。The gate drive device according to the present invention includes a diode and a switch circuit that detects the voltage of the diode and turns on and off the control electrode of the buffer circuit in the charging/discharging path of the control electrode of the final stage complementary buffer circuit. The configuration includes the following.
この発明におけるスイッチ回路は、最終段のコンプリメ
ンタリバッファ回路の制御電極の充電もしくは放電の作
用を行うダイオードが導通時はオフし、上記ダイオード
のオフ時にはこのダイオードの逆バイアス電圧を感知し
てオンとして、充電もしくは放電の瞬間だけ低インピー
ダンスでその充放電を行う。The switch circuit according to the present invention turns off when the diode that charges or discharges the control electrode of the final stage complementary buffer circuit is conductive, and turns on when the diode is turned off by sensing the reverse bias voltage of this diode. Charging and discharging are performed with low impedance only at the moment of charging or discharging.
以下、この発明の一実施例を図について説明する。第１
図において、１４はダイオードで、電界効果トランジス
タ３及び４からなるコンプリメンタリバッファ回路３ａ
の制御電極の充放電経路に接続されている。１５はダイ
オード１４の電極間に生ずる電圧を感知してオン・オフ
を行う電界効果トランジスタ、１６は電界効果トランジ
スタ。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 14 is a diode, which is a complementary buffer circuit 3a consisting of field effect transistors 3 and 4.
is connected to the charge/discharge path of the control electrode. 15 is a field effect transistor that turns on and off by sensing the voltage generated between the electrodes of the diode 14; 16 is a field effect transistor.
１５のゲート・ソース電極間の静電容量、１７は電界効
果トランジスタ１５の主電極の一端とゲート駆動装置の
電源との間に接続された抵抗である。15 is a capacitance between the gate and source electrodes, and 17 is a resistor connected between one end of the main electrode of the field effect transistor 15 and the power source of the gate driving device.
他の構成要素１〜１３については第５図に示したものと
同じである。The other components 1 to 13 are the same as those shown in FIG.
次にこの回路の動作を第１図及び第２図を用いて説明す
る。時刻で１においてオン指令が入るとトランジスタ２
０ベースには増巾回路１の信号伝達時間遅れｔｄｌが経
過後ペース電流が流れトランジスタ２がオンする。トラ
ンジスタ２がオンすると電界効果トランジスタ３及び４
の電極間静電容量５．６ｄトランジスタ２及びダイオー
ド１４を通って充電され、電界効果トランジスタ３は、
そのゲート・ソース間電圧がスレッショルド電圧ＶＴＨ
３を越すとオンし、静電誘導トランジスタ１３のゲート
を充電する。また時刻Ｔ２においてオフ指令が入るとト
ランジスタ２は増巾回路１の信号伝達遅れ時間ｔｄ２が
経過後ベース電流が減少し、その後蓄積時間ｔｄｓを経
過後オフする。トランジスタ２がオフすると、電界効果
トランジスタ３゜４の電極間静電容量５，６の電荷は放
電しようとするが、放電経路がダイオード１４によって
ブロックされているため、静電誘導トランジスタ１５の
ゲート・ソース電極間静電容量１６（容量値はＣＸ ）
を通シ、抵抗７［抵抗値はＲ］を通って放電しようとす
る。電極間静電容量１６が充電され、その電圧が電界効
果トランジスタ１５のスレッショルド電圧ＶＴＨ１５を
越えると、このトランジスタ１５がオンし、電界効果ト
ランジスタ３，４の電極間静電容量５，６の電荷は抵抗
１７を通って放電する。電極間静電容量５，６の電荷が
放電し始めると電界効果トランジスタ１５は、そのソー
ス電位が減小し、ゲート・ソース間電圧が低下する。Next, the operation of this circuit will be explained using FIGS. 1 and 2. When the ON command is input at time 1, transistor 2
After the signal transmission time delay tdl of the amplifier circuit 1 has elapsed, a pace current flows to the 0 base, and the transistor 2 is turned on. When transistor 2 is turned on, field effect transistors 3 and 4
The field effect transistor 3 is charged through the interelectrode capacitance 5.6d of the transistor 2 and the diode 14.
The gate-source voltage is the threshold voltage VTH
When the voltage exceeds 3, it turns on and charges the gate of the electrostatic induction transistor 13. Further, when an off command is input at time T2, the base current of the transistor 2 decreases after the signal transmission delay time td2 of the amplifier circuit 1 has elapsed, and then turns off after the elapse of the accumulation time tds. When the transistor 2 is turned off, the charge in the interelectrode capacitance 5, 6 of the field effect transistor 3.4 attempts to discharge, but since the discharge path is blocked by the diode 14, the charge at the gate of the static induction transistor 15 Capacitance between source electrodes 16 (capacitance value is CX)
It attempts to discharge through the resistor 7 [resistance value is R]. When the interelectrode capacitance 16 is charged and its voltage exceeds the threshold voltage VTH15 of the field effect transistor 15, this transistor 15 is turned on, and the charge of the interelectrode capacitance 5, 6 of the field effect transistors 3, 4 becomes Discharge occurs through resistor 17. When the charges in the interelectrode capacitances 5 and 6 begin to discharge, the source potential of the field effect transistor 15 decreases, and the gate-source voltage decreases.
そうなると電極間静電容量１６と抵抗７を通して放電電
流が流れ、スレッショルド電圧ＶＴＲ１５以上に保たれ
ることによジオン状態を保つ。従って、この時の放電時
定数は抵抗１７の抵抗値Ｒ１が抵抗７の抵抗値Ｒよシも
充分小さい時は、その抵抗値Ｒと、電極間コンデンサ１
６の静電容量Ｃｘとによってほぼ決定される。なお、電
界効果トランジスタ１５が動作するのは、この例の場合
ゲート駆動装置の出力がオン状態からオフ状態へ変化す
る瞬間だけであるから、電流容量の小さな電界効果トラ
ンジスタを用いることができ、従って電極間静電容量１
６の小さい素子を選定することが可能である。When this happens, a discharge current flows through the interelectrode capacitance 16 and the resistor 7, and the Zion state is maintained by maintaining the threshold voltage VTR 15 or higher. Therefore, when the resistance value R1 of the resistor 17 is sufficiently smaller than the resistance value R of the resistor 7, the discharge time constant at this time is the resistance value R and the interelectrode capacitor 1.
6 and the capacitance Cx. In addition, in this example, the field effect transistor 15 operates only at the moment when the output of the gate drive device changes from the on state to the off state, so a field effect transistor with a small current capacity can be used. Electrode capacitance 1
It is possible to select as many as 6 small elements.
その結果、トランジスタ２がオフして、ゲート駆動回路
１２のゲート出力がオン状態からオフ状態へ変化し始め
るまでの時間ｔｄ５ａおよびオン状態からオフ状態へ変
化する時間共に従来例よりも短縮することが可能となる
。As a result, both the time td5a from when the transistor 2 turns off and the gate output of the gate drive circuit 12 starts to change from the on state to the off state, and the time from the on state to the off state can be reduced compared to the conventional example. It becomes possible.
また、電界効果トランジスタ３，４の電極間静電容量５
．６に蓄えられた電荷の放電は電界効果トランジスタ１
５及び抵抗１７を通って行われ、またその期間は、ゲー
ト駆動装置１２の出力がオン状態からオフ状態へ変化す
る期間だけであるため、電界効果トランジスタ１５及び
抵抗１７の許容損失は小さいものでよい。さらに抵抗７
については、先に述べた理由によって電極間静電容量１
６を小さく選ぶことができるため、その抵抗値Ｒを比較
的大きな値を選んでも、オン−オフ指令に対するゲート
駆動装置の出力の変化を速くすることができる。抵抗値
Ｒを大きく選べば（１）式及び（２）式から判るように
、トランジスタ２及び抵抗７の損失は小さくなる。Furthermore, the interelectrode capacitance 5 of the field effect transistors 3 and 4 is
．． The discharge of the charge stored in 6 is caused by the field effect transistor 1
5 and the resistor 17, and the period is only the period during which the output of the gate driving device 12 changes from the on state to the off state, the allowable dissipation of the field effect transistor 15 and the resistor 17 is small. good. Further resistance 7
For the reason mentioned above, the interelectrode capacitance 1
6 can be selected to be small, even if the resistance value R is selected to be a relatively large value, the change in the output of the gate driving device in response to the on-off command can be made faster. As can be seen from equations (1) and (2), if the resistance value R is selected to be large, the loss of the transistor 2 and the resistor 7 will be reduced.
なお、上記実施例では抵抗１７のある場合を示し九が、
この抵抗１７はなくてもよい。ただし、その場合は電界
効果トランジスタ１６での損失が増加する。In addition, in the above embodiment, the case where there is a resistor 17 is shown, and 9 is
This resistor 17 may be omitted. However, in that case, the loss in the field effect transistor 16 increases.
［凱上紀実施例では放電経路にスイッチ回路１８を設け
たが、第３図のようにトランジスタ２をＮＰＮ型とし、
電界効果トランジスタ１５を充電用、ダイオード１４を
放電用として充電経路に上記スイッチ回路１８を設けた
場合にも、上記実施例と同様の効果を奏する。[Although the switch circuit 18 was provided in the discharge path in the Kaishoki embodiment, the transistor 2 was of an NPN type as shown in FIG.
Even when the field effect transistor 15 is used for charging, the diode 14 is used for discharging, and the switch circuit 18 is provided in the charging path, the same effects as in the above embodiment can be obtained.
また、上記実施例では、電界効果トランジスタ３．４の
電極間静電容量５，６の放電を速くすることについて考
えていたが、さらに高速なスイッチング特性を得るため
に、第４図に示すように抵抗１７に電圧が発生すると導
通する電界効果トランジスタ２０と、このトランジスタ
の主電極の一端に接続され、電界効果トランジスタ１５
の電極間静電容量１６の放電経路の抵抗値を下げるため
の抵抗１９とゲート過電圧保護用の定電圧ダイオード２
１からなる第２のスイッチ回路２２を設けると、電極間
静電容量１６〔静電容量はＣｘ〕の充電経路の抵抗値は
抵抗７と１９の並列接続された値となるため高速スイッ
チン・グが可能となる。In addition, in the above embodiment, consideration was given to speeding up the discharge of the interelectrode capacitance 5, 6 of the field effect transistor 3.4, but in order to obtain even faster switching characteristics, as shown in FIG. A field effect transistor 20 which becomes conductive when a voltage is generated across the resistor 17, and a field effect transistor 15 connected to one end of the main electrode of this transistor.
A resistor 19 for lowering the resistance value of the discharge path of the interelectrode capacitance 16 and a constant voltage diode 2 for gate overvoltage protection.
1, the resistance value of the charging path of the interelectrode capacitance 16 [capacitance is Cx] becomes the value of resistors 7 and 19 connected in parallel, so high-speed switching is possible. It becomes possible to
また、上記実施例では駆動する素子として静電誘導トラ
ンジスタとして説明したが、静電誘導サイリスタや電界
効果トランジスタ、さらには、ターンオフサイリスタ等
の素子であっても同様の効果を得ることができる。Further, in the above embodiments, an electrostatic induction transistor was used as the element to be driven, but similar effects can be obtained using an element such as an electrostatic induction thyristor, a field effect transistor, or even a turn-off thyristor.
以上のように、この発明によれば最終増巾部を構成する
電界効果トランジスタよりなるコンプリメンタリバッフ
ァ回路の制御電極の充電もしくは放電経路を、充電もし
くは放電の瞬間だけ動作するスイッチ回路を設けること
によって低インピーダンスにするようにしたので、オン
・オフ指令からの遅れ時間が少なく、また損失の少いゲ
ート駆動装置を得ることができる。As described above, according to the present invention, the charging or discharging path of the control electrode of the complementary buffer circuit made of field effect transistors constituting the final amplifying section is reduced by providing a switch circuit that operates only at the moment of charging or discharging. Since the impedance is used, it is possible to obtain a gate drive device with less delay time from an on/off command and with less loss.
第１図はこの発明の一冥施例によるゲート駆動装置の回
路図、第２図は第１図の回路各部の信号波形図、第３図
および第４図はこの発明の他の実施例を示すゲート駆動
装置の回路図、第５図は従来のゲート駆動装置の回路図
、第６図は第５図に示す回路各部における信号波形図を
示す。
３はＮ形電界効果トランジスタ、４はＰ形電界効果トラ
ンジスタ、３ｍはコンプリメンタリバッファ回路、１４
はダイオード、１５は電界効果トランジスタ、１７は抵
抗、１８はスイッチ回路、１３は静電誘導トランジスタ
、１９は抵抗、２０は電界効果トランジスタ、２１は定
電圧ダイオード、２２は第２のスイッチ回路、１２はゲ
ート駆動装置。
なお、図中、同一符号は同−又は相当部分を示す。
特許出願人 三菱電機株式会社
第２図
Ｌ ＋
＋ ＋ −１第５図
第６図
手続補正書（自発）
１、□０６キトｈ６ ８FIG. 1 is a circuit diagram of a gate driving device according to one embodiment of the present invention, FIG. 2 is a signal waveform diagram of each part of the circuit in FIG. 1, and FIGS. 3 and 4 are diagrams showing other embodiments of the present invention. FIG. 5 is a circuit diagram of a conventional gate driving device, and FIG. 6 is a signal waveform diagram at various parts of the circuit shown in FIG. 3 is an N-type field effect transistor, 4 is a P-type field effect transistor, 3m is a complementary buffer circuit, 14
is a diode, 15 is a field effect transistor, 17 is a resistor, 18 is a switch circuit, 13 is a static induction transistor, 19 is a resistor, 20 is a field effect transistor, 21 is a constant voltage diode, 22 is a second switch circuit, 12 is the gate drive device. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Patent applicant Mitsubishi Electric Corporation Figure 2 L +
+ + -1 Figure 5 Figure 6 procedural amendment (voluntary) 1, □06 Quito h6 8
Claims (5)
タからなるコンプリメンタリバッファ回路で構成され、
オン・オフ指令に従って上記バッファ回路の出力を変化
させる自己消弧形素子のゲート駆動装置において、上記
バッファ回路の制御電極を駆動するための充放電経路に
、ダイオードと、このダイオードの電極間電圧の大きさ
に応じてオン・オフし、上記バッファ回路の制御電極の
充電又は放電を行うスイッチ回路とを接続したことを特
徴とするゲート駆動装置。(1) The final amplification section is composed of a complementary buffer circuit consisting of P-type and N-type field effect transistors,
In a gate drive device for a self-extinguishing element that changes the output of the buffer circuit according to an on/off command, a diode and a voltage between the electrodes of the diode are installed in the charging/discharging path for driving the control electrode of the buffer circuit. A gate drive device, characterized in that it is connected to a switch circuit that turns on and off depending on the size and charges or discharges a control electrode of the buffer circuit.
ぞれ制御電極及び一方の主電極が接続され、かつ他方の
主電極がコンプリメンタリバッファ回路の電源に接続さ
れる電界効果トランジスタにより構成したことを特徴と
する特許請求の範囲第１項記載のゲート駆動装置。(2) The switch circuit is characterized in that it is constituted by a field effect transistor in which a control electrode and one main electrode are connected to each electrode of the diode, and the other main electrode is connected to the power supply of the complementary buffer circuit. A gate driving device according to claim 1.
ぞれ制御電極及び一方の主電極の一端が接続される電界
効果トランジスタと、この電界効果トランジスタの他の
主電極とコンプリメンタリバッファ回路の電源との間に
接続される抵抗器とから構成したことを特徴とする特許
請求の範囲第１項記載のゲート駆動装置。(3) The switch circuit includes a field effect transistor in which a control electrode and one end of one main electrode are connected to each electrode of the diode, and the other main electrode of this field effect transistor and the power supply of the complementary buffer circuit. 2. The gate drive device according to claim 1, further comprising a resistor connected between the gate drive devices.
タからなるコンプリメンタリバッファ回路で構成され、
オン・オフ指令に従って上記バッファ回路の出力を変化
させる自己消弧形素子のゲート駆動回路において、上記
バッファ回路の制御電極を駆動するための充放電経路に
、ダイオードと、このダイオードの電極間電圧の大きさ
に応じてオン・オフし、上記バッファ回路の制御電極の
充電又は放電を行う第１のスイッチ回路と、この第１の
スイッチ回路のオン・オフを検知し、この第１のスイッ
チ回路を構成するスイッチ素子のスイッチング速度を速
めるための第２のスイッチ回路とを設けたことを特徴と
するゲート駆動装置。(4) The final amplification section is composed of a complementary buffer circuit consisting of P-type and N-type field effect transistors,
In a gate drive circuit for a self-extinguishing element that changes the output of the buffer circuit according to an on/off command, a diode and a voltage between the electrodes of the diode are installed in the charging/discharging path for driving the control electrode of the buffer circuit. a first switch circuit that is turned on and off depending on the size of the buffer circuit and charges or discharges the control electrode of the buffer circuit; A gate drive device comprising a second switch circuit for increasing the switching speed of the constituent switch elements.
にそれぞれ制御電極及び一方の主電極の一端が接続され
る第１の電界効果トランジスタと、この電界効果トラン
ジスタの他の主電極とコンプリメンタリバッファ回路の
電源との間に接続される第１の抵抗器から構成し、第２
のスイッチ回路は、上記第１の抵抗器に生ずる電圧によ
って駆動される第２の半導体スイッチ素子と、この半導
体スイッチ素子の一方の主電極と上記第１の電界効果ト
ランジスタの制御電極との間に接続される第２の抵抗器
とから構成したことを特徴とする特許請求の範囲第４項
記載のゲート駆動装置。(5) The first switch circuit includes a first field effect transistor in which a control electrode and one end of one main electrode are connected to each electrode of the diode, and the other main electrode of this field effect transistor is complementary. It consists of a first resistor connected between the power supply of the buffer circuit, and a second resistor connected between the buffer circuit and the power supply.
The switch circuit includes a second semiconductor switch element driven by the voltage generated in the first resistor, and a control electrode of the first field effect transistor between one main electrode of the semiconductor switch element and a control electrode of the first field effect transistor. 5. The gate drive device according to claim 4, further comprising a second resistor connected to the gate drive device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021841A JPS61182324A (en) | 1985-02-08 | 1985-02-08 | Gate driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021841A JPS61182324A (en) | 1985-02-08 | 1985-02-08 | Gate driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182324A true JPS61182324A (en) | 1986-08-15 |
| JPH0438164B2 JPH0438164B2 (en) | 1992-06-23 |
Family
ID=12066306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021841A Granted JPS61182324A (en) | 1985-02-08 | 1985-02-08 | Gate driver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182324A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62227213A (en) * | 1986-03-19 | 1987-10-06 | シ−メンス、アクチエンゲゼルシヤフト | Circuit device with power mos-fet and inductive load |
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1985
- 1985-02-08 JP JP60021841A patent/JPS61182324A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438164B2 (en) | 1992-06-23 |
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