JPS61182134A - Adding device - Google Patents
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- JPS61182134A JPS61182134A JP60021564A JP2156485A JPS61182134A JP S61182134 A JPS61182134 A JP S61182134A JP 60021564 A JP60021564 A JP 60021564A JP 2156485 A JP2156485 A JP 2156485A JP S61182134 A JPS61182134 A JP S61182134A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、加算装置に関し、％に１浮動小数点データ形
式のオペランドと固定小数点データ形式のオペランドに
対し、それぞれ浮動小数点加算、固定小数点加算を行な
う加算装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to an addition device that performs floating-point addition and fixed-point addition on operands in a floating-point data format and operands in a fixed-point data format, respectively. It is related to the device.
従来の技術
従来、浮動小数点データ形式のオペランドと固定小数点
データ形式のオペランドに対してそれぞれ浮動小数点加
算、固定小数点加算を実行する場合には、第４図に示す
ような、第１オペランドを４納する入力レジスタ６０５
、第２オペランドを格納する入力レジスタ６１０、第１
及び第２オペランドの符号から代数的に求まる符号を生
成する符号生成手段６２０、第１及び第２オペランドの
指数部の大小関係により第１″またけ第２オペランドの
指数部を選択する指数部選択手段６３０１第１及び第２
オペランドの指数差を生成する指数差生成手段６４０、
指数差生成手段６４０で生成された指数差に応じて第１
及び第２オペランドの仮数部の桁合せを行なう桁合せ手
段６５０、桁合せ手段６５０により桁合せされた第１及
び第２オペランドの仮数部を加算する加算手段６６０、
加算手段６６０の加算結果を正規化する正規化手段６７
０１指数部選択手段６３０から送られてくる指数の補正
を正規化手段６７０の指示により行なう補正手段６８０
、結果レジスタ６９０から構成される浮動小数点加算器
と、第５図に示すような、第１オペランドを格納する入
力レジスタ７１０、第２オペランドを格納する入力レジ
スタ７２０１第１オペランドと第２オペランドを加算す
る加算手段７３０、結果レジスタ７４０から構成される
固定小数点加算器を、例えば、第３図て示すような構成
で備える必要があった。2. Description of the Related Art Conventionally, when performing floating-point addition and fixed-point addition on operands in floating-point data format and fixed-point data format, respectively, the first operand is input register 605
, an input register 610 storing the second operand;
and a code generating means 620 that generates a code algebraically determined from the sign of the second operand, and an exponent part selection unit that selects the exponent part of the second operand across the first and second operands based on the magnitude relationship between the exponent parts of the first and second operands. Means 6301 first and second
exponent difference generation means 640 for generating an exponent difference between operands;
The first index difference generated by the index difference generation means 640
and digit alignment means 650 for aligning the mantissa parts of the second operand; addition means 660 for adding the mantissa parts of the first and second operands whose digits have been aligned by the digit alignment means 650;
Normalizing means 67 for normalizing the addition result of the adding means 660
A correction means 680 that corrects the index sent from the 01 exponent part selection means 630 according to instructions from the normalization means 670.
, a floating point adder consisting of a result register 690, an input register 710 that stores the first operand, and an input register 7201 that stores the second operand, as shown in FIG. It was necessary to provide a fixed-point adder consisting of an adding means 730 and a result register 740, for example, as shown in FIG.
発明が解決しようとする問題点
しかしながら、従来の上記構成によれば、金物量が増大
するという欠点があり、また、ベクトル処理装置に組み
込む場合には、通常、浮動小数点加算器と固定小数点加
算器の演算時間が異なるために命令制御が複雑になると
いう欠点があった。Problems to be Solved by the Invention However, the conventional configuration described above has the disadvantage that the amount of hardware increases, and when incorporated into a vector processing device, it usually requires a floating point adder and a fixed point adder. The disadvantage is that instruction control becomes complicated because the computation times are different.
本発明は従来の技術に内在する上記諸欠点を解消する為
罠なされたものであり、従って本発明の目的は、同一の
金物で浮動小数点及び固定小数点加算が容易にでき、簡
単な命令制御の新規な７１０算装置を提供することにあ
る。The present invention has been devised to eliminate the above-mentioned drawbacks inherent in the prior art, and therefore, an object of the present invention is to easily perform floating point and fixed point addition using the same hardware, and to provide simple instruction control. The purpose of this invention is to provide a new 710 calculation device.
問題点を解決するだめの手段
上記目的を達成する為に、本発明の加算装置は、データ
形式の種類を示すデータ形式指示手段と、前記データ形
式指示手段の指示により浮動小数点モードでは第１及び
第２オペランドの指数部の指数差を生成し、固定小数点
モードでは前記第１及び第２オペランドの仮数部の加算
を行なう指数部加算手段と、前記データ形式指示手段の
指示により浮動小数点モードでは前記第１及び第２オペ
ランドの大小関係により定まる前記第１あるいは第２オ
ペランドの指数部を選択し、同定小数点モードでは前記
指数部加算手段の加算結果を選択する指数部選択手段と
、前記データ形式指示手段の指示と前記指数部の大小関
係により浮動小数点モードでのみ前記指数部加算手段に
より生成された指数差に応じて前記第１及び第２オペラ
ンドの仮数部の桁合せを行ない仮数部被加数と仮数部加
数な生成する桁合せ手段と、前記桁合せ手段により生成
された仮数部被加数と仮数部加数を加算する仮数部加算
手段と、前記データ形式指示手段の指示により浮動小数
点モードでのみ前記仮数部加算手段の加算結果を正規化
する正規化手段と、前記データ形式指示手段の指示によ
り浮動小数点モードでは前記第１及び第２オペランドの
符号ピットから代数的に定まる符号を生成し、固定小数
点モードでは第１及び第２オペランドの符号ピットの加
算を行なう符号処理手段と、前記指数部選択手段により
生成された指数と前記符号処理手段により生成された符
号を前記データ形式指示手段と前記正規化手段と前記仮
数部加算手段の指示により補正する補正手段から構成さ
れる。Means for Solving the Problems In order to achieve the above object, the addition device of the present invention includes a data format indicating means for indicating the type of data format, and a first exponent part adding means for generating an exponent difference between the exponent parts of the second operand and adding the mantissa parts of the first and second operands in the fixed point mode; exponent part selecting means for selecting an exponent part of the first or second operand determined by the magnitude relationship between the first and second operands, and selecting an addition result of the exponent part adding means in the identified decimal point mode; According to the instruction of the means and the magnitude relationship of the exponent part, the mantissa parts of the first and second operands are digit-aligned according to the exponent difference generated by the exponent part adding means only in floating point mode, and the mantissa part summand is digit alignment means for generating a mantissa addend and a mantissa addend; a mantissa addition means for adding the mantissa augend and the mantissa addend generated by the digit alignment means; normalizing means for normalizing the addition result of the mantissa adding means only in the floating point mode; and generating a code algebraically determined from the code pits of the first and second operands in the floating point mode according to instructions from the data format indicating means. In the fixed-point mode, a code processing means adds the code pits of the first and second operands, and the exponent generated by the exponent selection means and the code generated by the code processing means are sent to the data format indicating means. and a correction means for performing correction according to instructions from the normalization means and the mantissa addition means.
発明の実施例
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。Embodiment of the Invention Next, a preferred embodiment of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。第１図において、本発明に係る加算装置の一実施例は
、第１オペランドを格納するレジスタ１０、第２オペラ
ンドを格納する入力レジスタ加、データ形式指示手段（
９）、指数部切換手段切、夕１１切撲十段（資）、桁会
せ手段６０、仮数部加算手段７０、正規化手段８０、符
号処理手段９０．補正手段１ｏｏ、ｇ来しジスタ１１０
から構成される。FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, one embodiment of the adding device according to the present invention includes a register 10 for storing a first operand, an input register for storing a second operand, data format indicating means (
9), exponent part switching means off, evening 11 kiributsu 10 dan (shi), digit alignment means 60, mantissa addition means 70, normalization means 80, code processing means 90. Correction means 1oo, g coming register 110
It consists of
指数部加算手段４０のａ、ｂ、Ｃ人力には、それぞれ入
力レジスタ１０の一部、入力レジスタ頭の一部、データ
形式指示手段Ｉの出力が入力される。A part of the input register 10, a part of the head of the input register, and the output of the data format indicating means I are input to input terminals a, b, and C of the exponent part adding means 40, respectively.
指数部切換手段（資）のａ、ｂ、ｃ、Ｃ人力にはそれぞ
れ入力レジスタ１０の一部、入力レジスタ加の一部、指
数部加算手段のｄ出力、データ形式指示手段Ｉの出力が
供給される。桁合せ手段６０のａ、ｂ。A part of the input register 10, a part of the input register adder, the d output of the exponent part addition means, and the output of the data format indicating means I are supplied to the a, b, c, and C manuals of the exponent part switching means (equipment), respectively. be done. a and b of the digit alignment means 60;
ｃ、Ｃ人力には、それぞれ入力レジスタ１０の一部、入
力レジスタ加の一部、指数部加算手段（社）のｄ出力、
データ形式指示手段（資）の出力が入力される。C and C manually include a part of the input register 10, a part of the input register addition, the d output of the exponent addition means (company),
The output of the data format indicating means (material) is input.
仮数部加算手段７０のａ、ｂ、Ｃ人力には、それぞれｔ
行合せ手段のｅ、ｆ出力、データ形式指示手段間の出力
が供給される。正規化手段８０のａ、ｂ入力には、それ
ぞれ仮数部加算手段７００ｄ出力、データ形式指示手段
間の出力が入力される。符号処理手段９０のａ、ｂ、Ｃ
人力には、それぞれ入力レジスタ１０の一部、入力レジ
スタ加の一部、データ形式指示手段間の出力が供給され
る。補正手段１００のａ、ｂ、ｃ、ｄ、Ｃ人力には、そ
れぞれ符号処理手段９０のｄ出力、指数切換手段間のＣ
出力、データ形式指示手段（９）の出力、仮数部加算手
段７０のｄ出力、正規化手段８０のＣ出力が供給される
。結果レジスタ１１０には、補正手段１００ので出力と
正規化手段８０のｄ出力が供給される。The mantissa adding means 70 has t, b, and C manpower, respectively.
The e and f outputs of the aligning means and the outputs between the data format indicating means are supplied. The output of the mantissa adding means 700d and the output between the data format indicating means are input to the a and b inputs of the normalizing means 80, respectively. a, b, C of the code processing means 90
Each of the input terminals is supplied with a part of the input register 10, a part of the input register, and an output between the data format indicating means. For a, b, c, d, and C of the correction means 100, d output of the code processing means 90 and C between the index switching means are respectively used.
The output, the output of the data format indicating means (9), the d output of the mantissa addition means 70, and the C output of the normalization means 80 are supplied. The result register 110 is supplied with the output of the correction means 100 and the d output of the normalization means 80.
以下に動作を示す。本実施例の加算装置は、第２図に示
す（ａ）浮動小数点データ形式と（ｂ）固定小数点デー
タ形式のデータを扱うものとする。まず、入力レジスタ
１０，２０に第２図に示される伝）あるいは（ｂ）のい
ずれかのデータ形式のオペランドがセットされる。それ
と同時にデータ形式指示手段美には、入力レジスタ１０
及び加に（ａ）のデータ形式のオペランドがセットされ
た場合には＠０”がセットされ、入力レジスタ１０及び
２０ Ｋ （ｂ）のデータ形式のオペランドがセットさ
れた場合には１１”がセットされる。ここで、入力レジ
スタ１０及び加のピット０をそれぞれＳａ、Ｓｂ、 ピ
ット１からピット７なそれぞれｇａ、Ｆ、ｂ、ピット８
からピット６３をそれぞれＭａ、Ｍｂとする。次に、指
数部加算手段４０では、データ形式指示手段Ｉの出力が
１０″の場合、ｉｉ：ａ、Ｅｂをそれぞれａ、ｂ入力で
受は取り、ＩＥａ−Ｅｂｌを実行してｄ出力から出力す
る。データ形式指示手段（９）の出力が＠１”の場合に
は、Ｅａ ＋ Ｅｂが実行され、Ｅａ ＋ Ｅｂの桁上
シと共にｄ出力から出力される。桁合せ手段６０では、
データ形式指示手段（９）の出力が０″の場合、Ｅａ
＞ Ｅｂのとき、ｂ入力から入力されるＭｂを、Ｅａ
＜ ｇｂのときに、Ｃ人力から入力されるＭａを指数部
算手段加のｄ出力からＣ人力に供給される指数差１１Ｅ
ａ−Ｅｂｌだけ最下位ピット方向にシフトし、それぞれ
仮数部被加数Ａ、仮数部加数Ｂとしてｅ、 ｆ出力か
ら出力し、一方データ形式指示手段蜀の出力が”１″の
場合、Ｃ入力には、指数加算手段蜀のｄ出力Ｅａ ＋
Ｅｂが供給されるが、それを無視してａ、ｂ入力から入
力されるＭａ、Ｍｂは、ｅ、ｆ出力から仮数部破開ｄＡ
、仮故部加ｆｉＢとしてそのまま出力される。これと並
行して、指数部切換手段美では、データ形式指示手段Ｉ
の出力が°Ｏ″の場合にはａ、ｂ入力Ｋａ、Ｗｂの大き
い方を選択し、データ形式指示手段Ｉの出力が１″の場
合。The operation is shown below. The addition device of this embodiment handles data in (a) floating point data format and (b) fixed point data format shown in FIG. First, operands in either the data format shown in FIG. 2 or (b) are set in the input registers 10 and 20. At the same time, the data format indicating means includes the input register 10.
In addition, if the operand in the data format of (a) is set, @0'' is set, and if the operand in the data format of input registers 10 and 20K (b) is set, 11'' is set. be done. Here, input register 10 and add pit 0 are Sa, Sb, pit 1 to pit 7 are ga, F, b, pit 8, respectively.
Let the pits 63 be Ma and Mb, respectively. Next, in the exponent adding means 40, when the output of the data format indicating means I is 10'', ii: a and Eb are received as a and b inputs, respectively, and IEa-Ebl is executed and output from d output. When the output of the data format indicating means (9) is @1'', Ea + Eb is executed and outputted from the d output together with the carry bit of Ea + Eb. In the digit alignment means 60,
If the output of the data format indicating means (9) is 0'', Ea
> When Eb, Mb input from b input is Ea
When < gb, Ma input from C human power is added to the index difference 11E supplied to C human power from the d output of the exponent division calculation means.
It is shifted by a-Ebl toward the lowest pit and outputted as mantissa addend A and mantissa addend B from e and f outputs, respectively. On the other hand, when the output of data format indicating means Shu is "1", C The input is the d output Ea + of the exponent addition means Shu.
Eb is supplied, but ignoring it, Ma and Mb, which are input from the a and b inputs, are the mantissa burst dA from the e and f outputs.
, is output as is as a temporary failure part addition fiB. In parallel with this, in the exponent part switching means beauty, the data format indicating means I
If the output of is °O'', select the larger one of inputs a, b, Ka and Wb, and if the output of data format indicating means I is 1''.
Ｃ入力から入力される指数部切換手段４０のｄ出力であ
るに＋Ｗｂ及び桁上シを選択してＣ出力から出力する。+Wb and digit C are selected from the d output of the exponent part switching means 40 inputted from the C input, and outputted from the C output.
続いて、仮数部加算手段７０では、桁合せ手段６０から
送られてくる仮数部被加数Ａと仮数部加６１３をそれぞ
れａ、ｂ入力から受は取シ加算しＣ出力から出力する。Subsequently, the mantissa adding means 70 receives and adds the mantissa augend A and the mantissa addend 613 sent from the digit alignment means 60 from the a and b inputs, respectively, and outputs them from the C output.
また、仮数部加算手段７゜は、データ形式指示手段Ｉの
出力が“０”の場合には、仮数部オーバーフローを検出
してｄ出力から出力し、データ形式指示手段（資）の出
力が＠１″の場合には、加算術の最上位ピットからの桁
上シをｄ出力から出力する。次いで、正規化手段８０で
は、データ形式指示手段（９）の出力が°Ｏ″の場合に
は、Ｃ人力から入力される仮数部加算手段７０の加算結
果から最上位ピット方向にシフトされるべきシフトカウ
ントＳＣを生成し、Ｃ出力から出力すると共に、シフト
カウントＳＣ桁分だけ、加算結果を最上位ピット方向だ
シフトし、仮数部加算手段７０で仮数部オーバーフロー
が生じた場合、−桁最下位ピット方向にシフトしてｄ出
力から出力する。Further, when the output of the data format indicating means I is "0", the mantissa addition means 7° detects the mantissa overflow and outputs it from the d output, and the output of the data format indicating means (material) is @ 1'', the carry shift from the most significant pit of addition is output from the d output.Next, in the normalizing means 80, when the output of the data format indicating means (9) is °O'', , C generates a shift count SC to be shifted toward the most significant pit from the addition result of the mantissa addition means 70 inputted manually, and outputs it from the C output, and also shifts the addition result to the maximum by the shift count SC digits. If the mantissa overflow occurs in the mantissa addition means 70, the signal is shifted in the direction of the lowest pit by -digits and output from the d output.
データ形式指示手段加の出力が＠１″の場合には、ａ入
力から入力される加算結果がそのままｄ出力から出力さ
れ、シフトカラン）ＳＧは０としてＣ出力から出力され
る。次に、符号処理手段９０では、データ形式指示手段
父の出力が１０″の場合、ａ。When the output of the data format indicating means is @1'', the addition result input from the a input is output as is from the d output, and the shift column (SG) is set to 0 and output from the C output. In the processing means 90, when the output of the data format indicating means is 10'', a.
ｂ入力から供給されるＳａ、Ｓｂと仮数部加算手段７０
の実質的な減算モード時の符号とから代数的に求まる符
号を生成してｄ出力から出力する。データ形式指示手段
加の出力が＠１”の場合には、Ｓａ ＋ Ｓｂの結果が
符号処理手段９０ｄ出力から出力される。続いて、補正
手段１００では、データ形式指示手段（資）の出力が１
０”の場合、指数部加算手段閏のＣ出力からｂ入力に入
力されるＥａあるいはｇｂに仮数部加算手段７０のｄ出
力からｄ入力に供給される仮数部オーバーフローが加算
（仮数部オーバーフローが発生した場合＋１）され、さ
らに、正規化手段８０のＣ出力からｅ入力に供給される
ＳＣが減じられｆ出力から出力され、また、データ形式
指示手段（資）の出力が０１”の場合、指数部加算手段
菊からｂ入力に入力されるＥａ ＋ Ｅｂと仮数部加算
手段７０のｄ出力からｄ入力に供給される桁上・りと、
正規化手段８０のＣ出力から供給されるｓｃ （２０）
が加算され、その後、Ｅａ ＋ Ｗｂ十桁上夛の最上位
ピットからの桁上りと符号処理手段９０のｄ出力からａ
入力に入力されるＳａ ＋ Ｓｂが加算されてｆ出力か
ら出力される。最後に補正手段１００のｆ出力が結果レ
ジスタ１１０の上位１６ビツトとして、また、正規化手
段８０のｄ出力が結果レジスタ１１０の下位５６ビツト
として格納される。Sa, Sb supplied from b input and mantissa addition means 70
A code determined algebraically from the code in the substantial subtraction mode is generated and output from the d output. When the output of the data format indicating means is @1'', the result of Sa + Sb is output from the code processing means 90d output.Subsequently, in the correction means 100, the output of the data format indicating means (equipment) is outputted from the code processing means 90d. 1
0'', the mantissa overflow supplied from the d output of the mantissa addition means 70 to the d input is added to Ea or gb input from the C output of the exponent addition means leap to the b input (mantissa overflow occurs). In addition, the SC supplied to the e input is subtracted from the C output of the normalization means 80 and output from the f output, and when the output of the data format indicating means (material) is 01'', the exponent is Ea + Eb inputted from the part addition means 70 to the b input, and the carry bit supplied from the d output of the mantissa addition means 70 to the d input,
sc (20) supplied from the C output of the normalization means 80
is added, and then a is obtained from the carry from the most significant pit of Ea + Wb 10-digit addition and the d output of the code processing means 90.
Sa + Sb input to the inputs are added and output from the f output. Finally, the f output of the correction means 100 is stored as the upper 16 bits of the result register 110, and the d output of the normalization means 80 is stored as the lower 56 bits of the result register 110.
以上説明したように、本発明の加算装置はデータ形式指
示手段によりデータ形式の種数を変えることにより、同
一の金物で浮動小数点加算と固定小数点加算が可能とな
る。As explained above, the adding device of the present invention enables floating point addition and fixed point addition with the same hardware by changing the genus of the data format using the data format indicating means.
発明の効果
本発明の加算装置はデータ形式が指示手段と、指数部加
算手段と、指数部選択手段と、桁合せ手段と、仮数部加
算手段と、正規化手段と、符号処理手段と、補正手段で
構成することにより、浮動小数点加算と固定小数点加算
を同一の金物で実現でき、金物量を削減できると共に、
ベクトル処理装置に組み込む場合、浮動小数点加算と固
定小数点加算が同じ実行時間で実行できるために、演算
装置の制御を簡単化できるという効果がある。Effects of the Invention The addition device of the present invention has a data format that includes an instruction means, an exponent addition means, an exponent selection means, a digit alignment means, a mantissa addition means, a normalization means, a code processing means, and a correction means. By configuring it with a means, floating point addition and fixed point addition can be realized with the same hardware, reducing the amount of hardware, and
When incorporated into a vector processing device, floating point addition and fixed point addition can be executed in the same execution time, which has the effect of simplifying the control of the arithmetic device.
第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明の一実施例による装置の扱うデータ形式を示
す図、＃Ｉ、３図は従来における装置の一構成例を示す
ブロック図、第４図は第３図に示す構成側中の浮動小数
点加算装置の一例を示すブロック図、第５図は第３図に
示す構成側中の固定小数点加算装置の一例を示すブロッ
ク図である。
１０、２０．６０５ 、６１０ 、７１０ 、７２０・
・・入力レジスタ、（資）・・・データ形式指示手段、
４０，６４０・・・指数部加算手段、 ５０．６３０・
・・指数部切換手段、６０，６５０・・・桁合せ手段、
７０．６６０・・・仮数部加算手段、８０゜６７０・・
・正規化手段、９０．６２０・・・符号処理手段、１０
０ 、６８０・・・補正手段、１１０ 、６９０ 、９
８０・・・結果レジスタ、７３０・・・加算器
第１図
（ａ）Ｓ：Ｍの符ｇ Ｅ；指数 Ｍ：イ反委丈（ｂ）
Ｓ：符号
第２図FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is a diagram showing a data format handled by a device according to an embodiment of the present invention, #I, 3 is a block diagram showing an example of the configuration of a conventional device, and FIG. 4 is a floating diagram in the configuration side shown in FIG. 3. A block diagram showing an example of a decimal point addition device. FIG. 5 is a block diagram showing an example of a fixed point addition device in the configuration shown in FIG. 3. 10, 20.605, 610, 710, 720・
...input register, (capital)...data format instruction means,
40,640...Exponent part addition means, 50.630.
... exponent part switching means, 60,650... digit alignment means,
70.660...mantissa addition means, 80°670...
- Normalization means, 90.620... code processing means, 10
0, 680...correction means, 110, 690, 9
80...Result register, 730...Adder Figure 1 (a) S: M sign g E: Exponent M: I anti-committee length (b)
S: Code Figure 2
Claims (1)
形式のオペランドに対してそれぞれ浮動小数点加算、固
定小数点加算を行なう加算装置において、データ形式の
種類を示すデータ形式指示手段と、前記データ形式指示
手段の指示により浮動小数点モードでは第１及び第２オ
ペランドの指数部の指数差を生成し固定小数点モードで
は前記第１及び第２オペランドの指数部の加算を行なう
指数部加算手段と、前記データ形式指示手段の指示によ
り浮動小数点モードでは前記第１及び第２オペランドの
指数部の大小関係により定まる前記第１あるいは第２オ
ペランドの指数部を選択し固定小数点モードでは前記指
数部加算手段の加算結果を選択する指数部選択手段と、
前記データ形式の指示と前記指数部の大小関係により浮
動小数点モードでのみ前記指数部加算手段により生成さ
れた指数差に応じて前記第１及び第２オペランドの仮数
部の桁合せを行ないそれぞれ仮数部被加数、仮数部加数
を生成する桁合せ手段と、前記桁合せ手段により生成さ
れた仮数部被加数と仮数部加数を加算する仮数部加算手
段と、前記データ形式指示手段の指示により浮動小数点
モードでのみ前記仮数部加算手段の仮算結果を正規化す
る正規化手段と、前記データ形式指示手段の指示により
浮動小数点モードでは前記第１及び第２オペランドの符
号ピットから代数的に定まる符号を生成し固定小数点モ
ードでは前記第１及び第２オペランドの符号ピットの加
算を行なう符号処理手段と、前記指数部選択手段により
生成された指数と前記符号処理手段により生成された符
号を前記データ形式指示手段と前記正規化手段と前記仮
数部加算手段の指示により補正する補正手段とを備える
ことを特徴とする加算装置。In an adder that performs floating-point addition and fixed-point addition on operands in floating-point data format and operands in fixed-point data format, respectively, data format indicating means for indicating the type of data format; exponent addition means for generating an exponent difference between the exponent parts of the first and second operands in floating point mode and adding the exponent parts of the first and second operands in fixed point mode; and instructions for the data format indicating means. In floating point mode, the exponent part of the first or second operand determined by the magnitude relationship between the exponent parts of the first and second operands is selected, and in the fixed point mode, the exponent part is selected as the addition result of the exponent part adding means. selection means,
According to the data format instruction and the magnitude relationship of the exponent part, the mantissa parts of the first and second operands are aligned in accordance with the exponent difference generated by the exponent part adding means only in floating point mode, and the mantissa parts of each mantissa part are adjusted. a digit alignment means for generating a summand and a mantissa addend; a mantissa addition means for adding a mantissa augend and a mantissa addend generated by the digit alignment means; and an instruction for the data format instruction means. normalizing means for normalizing the provisional calculation result of the mantissa addition means only in floating point mode; code processing means that generates a fixed code and adds the code pits of the first and second operands in the fixed point mode; An addition device comprising: a data format designation means; a correction means for performing correction according to instructions from the normalization means and the mantissa addition means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021564A JPS61182134A (en) | 1985-02-06 | 1985-02-06 | Adding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021564A JPS61182134A (en) | 1985-02-06 | 1985-02-06 | Adding device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182134A true JPS61182134A (en) | 1986-08-14 |
Family
ID=12058514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021564A Pending JPS61182134A (en) | 1985-02-06 | 1985-02-06 | Adding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182134A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239323A (en) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | Register logic computation unit |
| JPH04205559A (en) * | 1990-11-30 | 1992-07-27 | Nec Corp | Vector arithmetic unit |
-
1985
- 1985-02-06 JP JP60021564A patent/JPS61182134A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239323A (en) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | Register logic computation unit |
| JPH04205559A (en) * | 1990-11-30 | 1992-07-27 | Nec Corp | Vector arithmetic unit |
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