JPS61177818A - Over-sampling type analog/digital converter - Google Patents

Abstract

PURPOSE:To heighten S/N by connecting noise shaving type A/D converters to multistage and quantizing error generated in preceding stage again in the next stage. CONSTITUTION:The first loop is formed of an integrating circuit 13, a quantizing circuit 14, a delaying circuit 15, a D/A converting circuit 16 and an adder 17, and the second loop is formed of an integrating circuit 22, a quantizing circuit 23, a delaying circuit 24, a D/A converting circuit 25 and an adder 21. Output difference of the integrating circuit 13 and converting circuit 16 of the first loop is found by an adder 20 and made to an input signal of the second loop. Output of the quantizing device 14 of the first loop and a signal obtained by processing output of the quantizing device 23 of the second loop by a differentiating circuit 26 are added by an adder 27 to obtain a digital output signal. The differentiating circuit 26 has transmission characteristic which is in the relation of reciprocal number of the product of transmission characteristics of integrating circuits 13, 22. Thus, S/N can be heightened.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野〕 本発明は信号周波数と比較して非常に高い周波数で変換
動作を行うことによって、高い変換精度を実現するオー
バーサンプリング形アナログ・ディジタル変換器（以後
Ａ／Ｄ変換器と略称する）に係り、特に集積回路に適し
かつ小形で経済的に高精度Ａ／Ｄ変換を行うことができ
るオーバーサンプリング形Ａ／Ｄ変換器に関するもので
るる。 〔従来の技術Ｊ アナログ信号全サンプリングする場合、ナイキストの定
理にニジ信号周波数帯域（ｆＢｗ）に対して２倍のサン
プリング周波数（ｆｓ）’を設定すれば原信号が再生で
きることが知られている。したがって、一般的なＡ／Ｄ
変換器のサンプリング１波数（ｆｓ）は信号周波数帯域
（ｆｅｗ）の２倍程度に選ばれている。 これに対してオーバーサンプリング形Ａ／Ｄ変換器はサ
ンプリング１ｊ波数（ｆｓ）　′に信号周波数帯域（ｆ
ｂｗ）の２倍より高い周波数に設定することに工って変
換精度の向上を図るものでるる。 ぞして、Ａ／’Ｄ変換器の変換誤差にサンプリングした
アナログ信号をディジタル信号に量子化する場合に発生
する。この量子化誤差に入力電圧と量子化された電圧と
の差でるり、最小量子化電圧（Ｖｑ）に対して士−Ｖｑ
　の振幅範囲内のラングム値である。このため、を子化
誤差によって発生する量子化雑音の周波数スペクトルに
一！−ｆｓの帯域内に一様に分布するものとなる。 第８図に±１ｖの範囲内で量子化誤差が発生する場合の
量子化雑音の周波数スペクトル分布を示す。この＠８図
は横軸にＦＲＥＱ、（ＫＨｚ）、　　縦軸にＬＥＶＥＬ
　（ｄＢ　）　ｔとって表わし次量子化雑音の周波数ス
ペクトル分布特性を示す特性図でるる。 友だし、ｆｓ＝２０４８ＫＨｚ　、０ｄＢ＝　　１Ｖｏ
ｐ　。 スペクトル幅５００Ｈｚでるる。 そして、量子化雑音電力の総和は雑音振幅で決まるので
、サンプリング周波数（ｆａ）が高いほど広い帯域に雑
音は分散して各スペクトルのレベルは低下する。ここで
、信号周波数帯域ｆＢｗ＝１６ＫＨｚ、サンプリングｌ
！Ｉ＃Ｌ数ｆｓ＝２０４８ＫＨｚとして１６ＫＨｚ以上
の量子化雑音全フィルタで除去すれば、信号帯域内に残
る量子化雑音電力に２・ｆ　ｍｗ／ｆｓ　＝　１／６４
　に低減さレル。 つｔ９、ナイキストの定理から決まるサンプリング周波
数（ｆａ）に対して６４倍にオーバーサンプリング化す
ることによって量子化雑音電力は１／６４倍に低減され
Ｓ／Ｎ比として約１８　ｄＢ改善される効果がめる。こ
のＳ／Ｎ比改善効果はＡβ変換回路の量子化分解能ｔ８
倍（３ヒ一ツト分〕だけ高めたことと等価でるる〇 つぎに、ムーΣ形オーバーサンプリングＡ／Ｄ変換器と
呼ばｎる構成のもの全第１０図に示す。 そしで、このΔ−Σ形オーバーサンプリングＤ／Ａ変換
器としては、例えば、下記文献記載のものかめる。 アイイーイーイー　ジャーナル　オプ　ソリッドステイ
ト　サーキット　（ＩＥｈ：Ｅ　　ＪＯＵＲＮＡｉ、Ｏ
Ｆ　　５ＯＬＩＤ−５ＴＡＴＥ　　ＣＩＲＣＵＩ：ＴＳ
　　ＡＵＧＵＳＴ　１９８１　ＶＯＬ−８Ｃ−１６Ａ４
　、Ｔ−Ｍｉａａｗａ　、　　Ｊ−Ｅ、１ｗｅｒｓｅｎ
。 ’　Ｓｉｎｇｌｅ−Ｃｈｉｐ　　ｐｅｒ　　Ｃｈａｎｎ
ｅｌ　　Ｃｏｄｅｃｗｉｔｈ　　Ｆｉｌｔｅｒｓ　　Ｕ
ｔｉｌｉｚｉｎｇ　　Δ−ΣＭｏｄｕｌａｔｉｏｎ“　
ＰＰ　３３３−３４１　）。 この第１０図において、１は信号入力端子、２は信号出
力端子、３に量子化器、４はディジタル・アナログ変換
回路（以下、Ｄ／Ａ変換回路と略称する）、５は積分回
路、５−１　はこの積分回路５全構成する積分器、６は
７ＪｒＪ算器、７は量子化器３の出力端とＤ／Ａ変換回
路４との間に挿入された遅延回路でるる。そして、この
第１０図は積分回路５によって量子化雑音が高周波域に
より多く分布するように工夫されたもので、信号出力端
子２に現れる雑音スペクトル分布特性を第９図に示す。 この第９図は第１０図における量子化器３が第８図に示
−ｊ″特性の場合と同様に±ＩＶの′ｉｌ！、Ｆ！！ｉ
で量子化誤差電圧を発生するときの特性で、ｆｓ＝２０
４８ＫＨｚ　、０ｄＢ＝　１Ｖｏｐ、　　スペクトル幅
＝５００Ｈｚの条件で算出したものである。 この第８図と＠９図を比較すると明らかなように、第９
図の方が低周波域で雑音レベルか低く、高周波域で雑音
レベルが高くなっている。したがって、単にサンプリン
グ周波数（ｆｓ）　ｔ−高める方法工りＳ／Ｎ比の改善
効果は大きい。 そして、第１０図の積分回路５は１個の積分器５−１で
構成（１重積分形）されているが、２重積分形の構成を
示す第１１図における積分回路５は２個の積分器５−２
．５−４と加算器５−３で構成されている。この第１１
図に示す構成は第１０図に示す構成のものより、量子化
雑音が低周波域でより低減される。なお、この第１１図
において第１０図と同一符号のものは相当部分を示す。 この第１０図および第１１図において、７は量子化器３
の出力端とＤ／Ａ変換回路４との間に挿入された遅延回
路でろり、Ｔ＝ｌ／ｆｓの遅延時間音もっている。また
、太線部分はディジタル信号であることを示しており、
量子化器３の出力をＤ／Ａ変換回路４によってアナログ
値に復元している。そして、量子化器３０発生する量子
化雑音電圧ｔ”　ＶｑＮ＋積分回路５の伝達特性”　Ｈ
（Ｚ）とした場合の信号出力端子２に現われる雑音電圧
ｖＴＮは（１）式のＺ関数で表現される。 ＶｒＮ−ｖｑＮ／（］＋Ｚ−’・Ｈ（ｚ））　　　”（
１）ただし、ｚ−１＝ｅ−ｊｄ、ω＝２πｆ　、Ｔ＝　
ｌ／ｆｓでろる。 ここで、雑音電圧ｖＴ９が、＠１０図および第１１図に
示すＡ／Ｄ変換器の変換誤差に１って生じる雑音電圧で
ある。そして第１０図の積分回路５の伝達特性Ｈ（ｚ）
　Ｕ　Ｈ（ｚ）＝　１／（１−Ｚ−１）　、第１１図の
積分回路５の伝達特性Ｈ（２）にＨＨ＝（２−Ｚ−１）
／（１−Ｚ−１）２　で６１−ら、（１）式代入すると
第１０図、第１１図における雑音電圧ＶＴｌｌにそれぞ
れ（２）　、　（３）式で求められる。 ＶＴＮ　＝　Ｖｑｓ　・（１−Ｚ−１）　　　　　”・
（２）ｖＴＮ＝ｖｑＮ・（ｌ−２−１）２・・・・（３
）（１−Ｚ−１’）の周波数特性ニ（４）式で求められ
る。 （１−Ｚ−’）＝ｌ−ｅ−Ｊ”＝２虐（πｆ／ｆｓ）・
・・・（４） そして、量子化雑音電圧ｖｑＮは、ｆｓ／２　　の帯域
内に一様のレベルで分布する白色雑音でめるから、（４
）式の周波数特性から明らかなように雑音電圧ＶＴＮの
低い８彼数成分はどレベルが低いことがわかる。ま九、
第８図、第９図に示す雑音スペクトル分布特性の関係か
ら、サンプリング周波数（ｆｓ）を高めたことによって
量子化雑音ｖ９Ｎが広帯域に分散して雑音レベルが低下
するのに加えて、（２）（３）式の示す周波数特性で低
周波の雑音レベルは低下することがわかる。 このように、雑音の周波数分布特性を変えて３／Ｎ比全
改善するＡ／Ｄ変換器をノイズ・シェイピング形と呼ん
でいる。具体的に第１０図に示す構成では、ｆ　ＢＷ　
＝　１６ＫＨｚ　、　ｆｓ　＝　２０４８　Ｋ）ｒｚと
すると、（２）式より帯域内雑音レベルは約３１ｄＢ減
衰する。前記したように、量子化雑音が広帯域に分散す
ることによるＳ／Ｎ比改善効果１８ｄＢと合わせると、
第１０図に示す構成によるＳ／Ｎ比改善効果は約４９　
ｄＢでるる。 一方、第１０図および第１１図に示す構成において、積
分器５−１．５−２．５−４は演算増幅器を用いて実現
するのが一般的でるり、量子化器３やＤ／Ａ変換回路４
に比較して動作速度が低い。 そのため、積分器の動作速度ズ・τ交配的にサンプリン
グ周波数（ｆｓ）の上限を決定することになる。 第１１図では積分回路[Industrial Field of Application] The present invention is an oversampling analog-to-digital converter (hereinafter referred to as an A/D converter) that achieves high conversion accuracy by performing a conversion operation at a frequency that is much higher than the signal frequency. The present invention relates to an oversampling type A/D converter that is particularly suitable for integrated circuits, is compact, and can economically perform high-precision A/D conversion. [Prior Art J] It is known that when sampling all analog signals, the original signal can be reproduced by setting a sampling frequency (fs)' that is twice the rainbow signal frequency band (fBw) according to Nyquist's theorem. Therefore, general A/D
The sampling wave number (fs) of the converter is selected to be approximately twice the signal frequency band (few). On the other hand, an oversampling type A/D converter divides the signal frequency band (f
The conversion accuracy is improved by setting the frequency to be higher than twice the frequency (bw). Therefore, conversion errors of the A/'D converter occur when a sampled analog signal is quantized into a digital signal. This quantization error is the difference between the input voltage and the quantized voltage, and the minimum quantization voltage (Vq) is
is the Langum value within the amplitude range of . For this reason, the frequency spectrum of the quantization noise generated by the childization error is reduced to 1! -fs is uniformly distributed within the band. FIG. 8 shows the frequency spectrum distribution of quantization noise when a quantization error occurs within the range of ±1v. In this @8 diagram, the horizontal axis is FREQ, (KHz), and the vertical axis is LEVEL.
(dB) t is a characteristic diagram showing the frequency spectrum distribution characteristics of order quantization noise. Friends, fs=2048KHz, 0dB=1Vo
p. The spectrum width is 500Hz. Since the total sum of quantization noise power is determined by the noise amplitude, the higher the sampling frequency (fa) is, the more the noise is dispersed over a wider band and the level of each spectrum is lowered. Here, signal frequency band fBw=16KHz, sampling l
! If the I#L number fs = 2048KHz and all quantization noise of 16KHz or higher is removed by a filter, the quantization noise power remaining within the signal band will be 2・f mw/fs = 1/64
reduced to rel. t9, by oversampling the sampling frequency (fa) determined by Nyquist's theorem by 64 times, the quantization noise power is reduced to 1/64 times, and the S/N ratio is improved by approximately 18 dB. . This S/N ratio improvement effect is due to the quantization resolution t8 of the Aβ conversion circuit.
This is equivalent to increasing the output by a factor of 3 (3 hits).Next, a configuration called a MuΣ-type oversampling A/D converter is shown in Figure 10.Then, this Δ- As a Σ-type oversampling D/A converter, for example, the one described in the following literature can be used.
F 5OLID-5TATE CIRCUI:TS
AUGUST 1981 VOL-8C-16A4
, T-Miaawa, J-E, 1wersen.
. 'Single-Chip per Channel
el Codec with Filters U
tilizing Δ−ΣModulation“
PP 333-341). In FIG. 10, 1 is a signal input terminal, 2 is a signal output terminal, 3 is a quantizer, 4 is a digital-to-analog conversion circuit (hereinafter abbreviated as a D/A conversion circuit), 5 is an integration circuit, -1 is an integrator that constitutes the entire integration circuit 5, 6 is a 7JrJ calculator, and 7 is a delay circuit inserted between the output terminal of the quantizer 3 and the D/A conversion circuit 4. FIG. 10 is designed so that the quantization noise is distributed more in the high frequency range by the integrating circuit 5, and FIG. 9 shows the noise spectrum distribution characteristic appearing at the signal output terminal 2. This FIG. 9 shows that the quantizer 3 in FIG. 10 has the -j'' characteristic shown in FIG.
Characteristics when generating a quantization error voltage with fs=20
Calculated under the conditions of 48 KHz, 0 dB = 1 Vop, and spectral width = 500 Hz. As is clear from comparing Figure 8 and Figure @9,
In the figure, the noise level is lower in the low frequency range, and higher in the high frequency range. Therefore, the effect of improving the S/N ratio by simply increasing the sampling frequency (fs) is large. The integrating circuit 5 in FIG. 10 is composed of one integrator 5-1 (single integral type), but the integrating circuit 5 in FIG. 11 showing a double integral type configuration is composed of two integrators 5-1. Integrator 5-2
．． 5-4 and an adder 5-3. This 11th
The configuration shown in the figure reduces quantization noise more in the low frequency range than the configuration shown in FIG. Note that in FIG. 11, the same reference numerals as in FIG. 10 indicate corresponding parts. 10 and 11, 7 is the quantizer 3
The delay circuit inserted between the output terminal of the D/A converter 4 and the D/A conversion circuit 4 has a delay time of T=l/fs. Also, the thick line part indicates that it is a digital signal,
The output of the quantizer 3 is restored to an analog value by a D/A conversion circuit 4. Then, the quantization noise voltage t” VqN generated by the quantizer 30 + the transfer characteristic of the integrating circuit 5 “H
(Z), the noise voltage vTN appearing at the signal output terminal 2 is expressed by the Z function of equation (1). VrN-vqN/(]+Z-'・H(z)) ”(
1) However, z-1=e-jd, ω=2πf, T=
It's l/fs. Here, the noise voltage vT9 is the noise voltage generated by one conversion error of the A/D converter shown in @10 and FIG. 11. And the transfer characteristic H(z) of the integrating circuit 5 in FIG.
U H (z) = 1/(1-Z-1), HH = (2-Z-1) in the transfer characteristic H(2) of the integrating circuit 5 in Fig. 11
/(1-Z-1)2 When substituting 61- et al. into equation (1), the noise voltage VTll in FIGS. 10 and 11 is obtained by equations (2) and (3), respectively. VTN = Vqs ・(1-Z-1) ”・
(2) vTN=vqN・(l-2-1)2・・・・(3
)(1-Z-1') frequency characteristic D is determined by equation (4). (1-Z-') = l-e-J” = 2 cycles (πf/fs)・
...(4) Then, since the quantization noise voltage vqN is determined by white noise distributed at a uniform level within the fs/2 band, (4
) As is clear from the frequency characteristics of the equation, it can be seen that the level of the low octahedron component of the noise voltage VTN is low. Maku,
From the relationship of the noise spectral distribution characteristics shown in Figs. 8 and 9, it can be seen that by increasing the sampling frequency (fs), the quantization noise v9N is dispersed over a wide band and the noise level is reduced. (2) It can be seen that the low frequency noise level decreases with the frequency characteristic shown by equation (3). An A/D converter that completely improves the 3/N ratio by changing the frequency distribution characteristics of noise in this way is called a noise shaping type. Specifically, in the configuration shown in FIG. 10, f BW
= 16 KHz, fs = 2048 K) rz, the in-band noise level is attenuated by about 31 dB from equation (2). As mentioned above, when combined with the S/N ratio improvement effect of 18 dB due to the wide band dispersion of quantization noise,
The S/N ratio improvement effect of the configuration shown in Figure 10 is approximately 49
dB is Ruru. On the other hand, in the configurations shown in FIGS. 10 and 11, the integrator 5-1.5-2.5-4 is generally realized using an operational amplifier, and the quantizer 3 and D/A Conversion circuit 4
Operating speed is low compared to . Therefore, the upper limit of the sampling frequency (fs) is determined based on the operation speed of the integrator and τ. In Figure 11, the integral circuit

【２個直列に使用しており第１０
図に示す構成のものに対して２倍の処理時間を要するの
で、サンプリング周波数（ｆｓ）の上限は約１／２に制
限される。そのため、積分回路を２個直列に接銃してＳ
ハ比を改善してもその効果は半減してしまう。具体的に
、ｆＢＷ”１６ＫＨｚ　、ｆｓ＝　１０２４　ＫＨｚと
して第１１図のＳ／Ｎ比改善効果を求めると、量子化雑
音が広帯域に分散することによる改善効果が約１５ｄＢ
。 ノイズ・シェイピングによる改善効果が（３）式より約
４７ｄＢで合計６２ｄＢでるる。そして、第１Ｏ図の構
成ではＳ／Ｎ比改嵜効果が４９　ｄＢでろつｆｃから、
１３　ｄＢだけ第１１図の方が改善効果が大きいことに
なる。 そして、量子化器の分解能がＮｑビット、信号電圧範囲
ｔ±１．とじた場合の量子化誤差の２乗平均値ｖｑＮ２
ハＴ２−（２２−Ｎｑ）２テ、ヒークレヘルの正弦波の
平均電圧ｎ　１７ｙ’ｉ　でろる力・ら、そのＳハ比は
ｌｏ　ｔｏｐ　（（２□−Ｎ９）２）　ＣａＢ　：］と
なる。つまり、量子化器のみのＳ／Ｎ比に５ｘ（Ｎ（１
−１ｊ＋１．ｓ　［ｄＢ）　　の式で求められる。第１
１図に示す構成ではＳハ此の改善は前記したように６２
ｄＢ　（ｆＢｗ＝　１６ＫＨｚ　、　ｆ　ｓ＝　１０２
４ＫＨｚ　）でめったから、量子化器の分解能を２ビツ
トとし７’Ｃ場合（Ｄ／Ａ変換回路は３値出力）のＳ／
Ｎ比は量子化器のみの値７．８ｄＢ　に改善ｔ６２ｄＢ
ｔ−加えた６　９．８　ｄ　Ｂである。 第１０図および第１１図に示すＡ／Ｄ変換器において、
アナログ回路でろるＤ／Ａ変換回路４゜刃口算器６お工
び積分回路５の直線性が悪いと波形歪？発生して、変換
精度が劣化する。特にＤ／Ａ変換回路４の直線性を確保
することが実際回路では重要でるる。そして、加算器６
．積分回路５は演算増幅器を使用して構成することが多
いが、その場合の直線性は演算壜幅器の利得Ｇ（６０〜
１００ｄＢ、ｌ　による負滞還で大幅に改香されるため
、比較的容易に高い直紛注か得られる。 第１２図に第１０図に示す構成においで、量子化器３で
発生する誤差電圧が土０．５Ｖの場合にｆｓ　＝　２０
４８　Ｋｋｌｚ　、　０ｄＢ＝　１Ｖｏｐ　、スペクト
ル＋％＝６２．５Ｈｚの条件で出力電圧のスペクトル分
布を求めたもので、（ａ）はＤ／Ａ変換回路４の非線形
誤差がない（０％）ときを示したものでろり、（ｂ）Ｈ
Ｄ／Ａ変換回路４の非線形誤差が０．５％のとき全示し
たものである。 そして、横軸にＦＲＥＱ　、（ＫＨｚ）、縦軸にＬＥＶ
ＥＬ（ｄＢ）Ｔｈとって表わしたＤ／Ａ変換回路の非線
形誤差と出力雑音周波数スペクトル分布特性の関係？示
す第１２図の（ｂ）において、ＨＤ　Ｕ高調波歪成分ケ
示し、この第１２図（ｂ）で＋”！入力信号（ｆ＝１０
６２．５Ｈｚ）の高調波歪？発生している。 ここでｆＢｗ＝１６ＫＨｚとすると高調波歪成分の大部
分は信号周波数帯域ｆＢＷ以下に合まれており、高調波
歪成分に↓つ１Ｓハ比が制限されてしまう。そして、こ
の１２Ｑ（ｂ）の場合にはＳ／Ｎ比は約４６　ｄＢに制
限されている。一般にＤ／Ａ変換回路に抵抗素子、容量
素子に工って電圧全分割して出力′電圧を得るので、置
版性に抵抗るるいに容量素子の比精度に：つて決する。 そして集積回鮎上に形成される抵抗で容量素子の比精度
に製造後の微調整をやらない場合には約０．５〜０．０
５％程度でめるから、Ｓ／Ｎ比の上限値に４６〜６６ｄ
Ｂでるる。ところが、２値出力（１ピット分解能）と３
値出力（２ビット分解能）の低分解能では複数の素子を
使用せずに出力電圧が得られるので、素子の比精度とは
無関係に高い直線性が実現できる。例えば、２値出力の
場合はどの工うな２点もｉ！縁線上乗るので基本的に直
線性に問題とならない。また、３値出力の場合には、１
個の容を素子に基準電圧全圧するいに負方向に充電する
〃為、放ｔして３通りの［線性の高い電圧を得ることが
できる。したがって、Ｄｙ”Ａ変換器の分′！ｔ＃能′
ｌｔ２ビットより高めでも、非線形誤差が問題となって
ＳｌＮ比改善上に意味がないことがわかる。 〔発明が解決しようとする問題点〕 上記の工うな従来のＡ／Ｄ変換器でに、Ｓ／Ｎ比改誉効
釆の大きい第１１図に示す構成でも、ｆＢｗ＝１６ＫＨ
ｚ　、１ｓ＝　１０２４ＫＨｚでのＳ／Ｎ比ｒ１６９．
８ｄＢと低い。また、入力信号として奮声傷号會対象と
する場合に、高品質でＡ／′Ｄ変換を行うににＡ／Ｄ変
換器として、信号帯成用１５ＫＨｚ以上、　Ｓ／’Ｎ比
８０〜９０ｄＢ以上の性能が望まれる。 したがって、従来回路では、高品質音声信号に適用でき
ないという欠点がめった。 〔問題点を解決するための手段」 本発明ノオーバーサンプリング形アナログ・ディジタル
変換器は、入力端子電圧と帰還電圧の差金入力とする積
分回路と、Ｃの積分回路の出力室８Ｅヲデイジタル信号
に量子化する量子化器と、この量子化器出力のディジタ
ル信号全ディジタル・アナミグ変換器で変換したアナロ
グ電圧値の電圧を帰還信号とする手段と、上記ディジタ
ル・アナログ変換器出力から帰還電圧までと同じ処理を
量子化器出力のディジタル信号に対して行ったディジタ
ル信号ｔループ出力信号とする手段と七有しアナログ入
力信号面波数より十分に高いサンプリング周波数ごとに
入力端子電圧からループ出力信号を得る第１の量子化器
出力と、この第１の量子化器出力と同じ構成の量子化器
出力全合計Ｎ個（Ｎ：２以上の整数）有し上記＠１の量
子化器出力の入力端子にアナログ入力信号電圧全印加し
かつ第（ｎ−１）の量子化器出力の出力を入力端子に入
力とする第ｎの量子化器出力（ｎ：２からＮまでの整数
）とを備え、上記第１から第（ｎ−１）までのそれぞれ
の量子化器出力に含まれる積分回路の伝達特性の積と逆
数の関係にある伝達特性？持つ微分回路に上記第ｎｌ７
）量子化器出力のループ出カイｇ号ケ人カし、第２〃・
ら第Ｎの量子化ループの微分回路出力と一ヒ記第１の量
子化器出力のループ出力信号老全て７７１１算して得ら
れる信号をディジタル出力信号とするようにしたもので
ある。 し作　用〕 ノイズ−シェイピング形Ａ／Ｄ変換器を多段に接続し、
前段の発生する量子化誤差を次段によって再骨子化する
。 〔実兄例〕 以下、図面に基づき本発明の実施例を詳細に説明する。 第１図（グ本発明によるオーバーサンプリング形Ａ、／
Ｄ変換器の一実確例を示すプロッーヅ図で、量子化ルー
プむループを２ＷＡで構成した場合金示すものである。 図において、１１は信号入力端子、１２は信号出力端子
、１３は入力端子電圧と帰ｔ！圧の差を入力とする積分
回路、１４ばこの積分回路１３の出力電圧をディジタル
信号に量子化する量子化器、１５はこの量子化器１４の
出力を入力とする遅延回路、１６にこの遅延回路１５の
出力七人力としディジタル信号全アナログ電圧値に変換
するＤ／’Ａ変換回路、１７は信号入力端子１１〃１ら
の入力端子電圧とＤ／Ａ変換回路１６よりの帰還電圧と
を入力とし両者の差を送出する加算器、１８は量子化器
１４の出力七人力とする遅延回路、１９は積分回路１３
の出力を人力とする遅延回路で、Ｃの遅延回路１９の出
方と上記Ｄ／Ａ変換回路１６の出力に刀ＯＩＸ器２０に
供給きれるように構成されている。 ２１にＮＪ算器２０の出力とＤ／Ａ変換回路２５の出力
全入力とする加算器、２２はこの加算器２１の出力全入
力とする積分回路、２３はこの積分回路２２の出力電圧
全ディジタル信号に量子化する量子化器、２４ｒｒ！こ
のｔ子化器２３の出力全入力とする遅延回路、２５に量
子化器２３からのディジタル信号全アナログ電圧値に変
換するＤ／Ａ変換回路、２６は量子化器２３の出力を微
分する微分回路、２７にこの微分回路２６の出力と遅延
回路１日の出力４Ｎｉ算レデイジタル出力信号として信
号出力端子２に送出する刀Ｉｌｌ＄１器でめる。なお、
細線部にアナログ信号でるることを示し、太線部はディ
ジタル信号でめることを示す。 ぞし１、積分回路１３，２２Ｈ入力信号の周波数が低い
ほど大きな利得會有するもので、その伝達特性ｔＨｘ、
Ｈｚとする。また、微分回路２６に積分回路と逆特性の
もので、その伝達特性’ｔ　ｌ／Ｈ３とする。 この第１図に示す実兄例でに、積分回路１３、量子１１
．回路１４、遅延回路１５、Ｄ／Ａ変換回路１６および
加算器１γによって第１のループ全構成し、積分回路２
２、量子化＠２３、遅延回路２４、Ｄ／Ａ変換回路２５
お工び刀Ｏ算器２１によって第２のループを構成してい
る。 つぎにこの第１図に示す冥抱例の動作を説明する。 まず、第１ループの積分回路１３とＤ／Ａ変換回路１６
の出力差全加算器２０に工って求め、第２ループの入力
信号としている。そして、第１ループの量子化器１４の
出力と、第２ループの量子化器２３の出力を微分回路２
６で処理した信号と七刀口算器２Ｔで刀口算してディジ
タル出力信号を得ている。この第１図に示す構成におい
ても、王な変換誤差に量子化器１４．２３の発生する量
子化誤差である。ここで、量子化器１４．２３の量子化
誤差電圧をそれぞれｖｑｓｔ　ｌ　ＶｑＮ２　として、
ディジタル出力信号に含まれる誤差成分を求める。 第１のループの童子化器１４の出力をＶｏｌ　＋積分回
路１３の出力Ｔｉ”Ｖｕｌ　とすると、■δｌ　＋　”
Ｈ１はそれぞれ（５）　、　（６）式で求められる。 第２のループの入力信号ｔｌ−ＶＩＮ２とすると、上記
（５）　、　（６）式よ！＋　（７）式が導かれる。 ＶＩＮ２　＝　（ＶＨＩ　　Ｖｉ５ｘ）＝　　”ｑＮｌ
　　””（７）そして、上記（５）式は、ｖ６□の誤差
成分は前述の（１）式で求められる従来回路の誤差と等
価でるることを示している。また、■６１　と■Ｈ１の
差を求めることＫよって、量子化器１４の量子化誤差電
圧ｖｑＮ１　　のみが検出できること？上記（７）式は
示している。 つさ゛に、信号出力端子２に得られるディジタル出力信
号Ｖｏ６　ｔａ、　（ｓ）式で求められる。 そして、この（８）式より、ＶｑＮｌの項はＨ＋＝Ｈｚ
＝　Ｉ−Ｉ　３であれば完全に消去されて、（９）式の
ようになることがわかる。 この（９）式の雑音成分上Ｖ−１，Ｎ　、　Ｈｔ　”　
Ｈｓの伝達特性を積分器１段の特性でろるＨ＋　＝　Ｈ
２＝　Ｈｓ　＝１／（１−Ｚ””　）　とすると、（１
０）式が（９）式より導かれる。 ＶＴＮ　＝ＶｑＮ２　・（１−Ｚ−１）２”・・（１０
）そして、この（１０）式は、従来回路の前述の（３）
式と同様な周波数特性で雑音電圧が分布することを示し
ている。ここで、量子化誤差電圧ＶｑＮ２の大きさは、
量子化器２３０分解能が一足の場合、第２のループの最
大入力振幅に比例する。また、第２のループの入力は上
記（７）式ｊ１ｇｌのループの童子化誤差電圧でろる′
ｉＪ）ら、第１のループの量子化器１４の分解能に工っ
て決定でれる。 つぎに、信号入力端子１に刃口わる信号電圧の範囲全土
１とし、を子１Ｌ器１４．２３はそれぞれＮｑｌ　、　
Ｎｑ２ビットの分解能をもっているとすると、童子化誤
差電圧■Ｎ１．ＶｑＮ２　　の振幅電圧範囲ｔａ、、０
１）　、　（１２）式でそれぞれ表わされる。 ２−（Ｎｑｌ−１）　、、、　ｙｑＮ、　＜　ｙｑＮｌ
＜　２−（Ｎｑｔ　−１）・・・・（１１） 一方、Ｄ／Ａ変換回路（１６，２５）の直線性について
に前述したように、直線性が素子精度に依存せずに確保
されるのに１〜２ビツトの分解能の場合だけでるる。こ
こで、Ｄ／Ａ変換回路と量子化器の分解能に同じである
から、童子化器についても１〜２ビツトでろるのが一般
的なので、上記（１１）、　（１２）式ｚ　り　１　ヒ
ツトｏ％合Ｖｃ１１　Ｖｑｓｌ、　Ｖ（ＩＮ２とも±１
０振暢電圧範囲で、２ビツトの場合ににＶｑＮｔ　’１
　ｆ　Ｏ，５Ｖ　、　ＶｑＮ２　Ｆ！　±０．２５　Ｖ
　）振幅電圧範囲になる。従来回路の（３）式における
Ｖ、Ｎと量子化器分解能の関係もｖ、Ｎｌ　と同じ（１
１）式のようになるので、（３）式におけるｖ、Ｎと上
記（ｌＯ）式におけるｖ、Ｎ２の振幅電圧範囲を比較す
ると、量子化器分解能が１ビツトでは同じだが、２ビツ
トでｆ′ｆ、Ｖ　　２　ｕ　Ｖｑｓの暮に小さくなるこ
とがｓ わかる。そして、量子化器分解能がさらに大きくガれば
ＶｑＮ２はさらに小さくなる。 第２のループの入力信号ＶＩＮ２として、（７）式を使
用した場合について説明した。とＣろが、（６）式は低
周波域でＶＨ１＝Ｖ１Ｎ−ＶｑＮｌと近似できる。 量子化雑音の成分については（７）式とをく同じでろ９
、入力信号成分は雑音とはならないので、ｖ１Ｎ２に積
分器出力ｖ１□ｌのみ金入力しても同様に動作する。 この第１図に示す実施例に、量子化器金倉むルー１１２
個で構成した例でるるか、本発明でに２個以上で構成す
ることもできる。 第２図は本発明の他の実施例を示アブａツク図で、３個
のループで構成しｆｃｓ合を示すものでるる。 この第２図において第１図と同−符勺のものは相当部分
七示し、２８に積分回路２２の出力を入力とする遅延回
路、２９にこの遅延回路２８の出力とＤ／Ａ変換回路２
５の出力をｍ算する加算器、３０にこの加算器２９の出
力とＤ／Ａ変換回路３４の出力を加算する７ＩＩＪ算器
、３１はこの加算器３１の出力を入力とする伝達特性Ｈ
４の積分回路、３２はこの積分回路３１の出力をディジ
タル信号に量子化する量子化器、３３はこの量子化器３
２の出力全入力とする遅延回路、３４にこの遅延回路３
３の出力を入力とし上記量子化器３２からのディジタル
信号全アナログ電圧値に変換しアナログ出力を上記刀Ｕ
算器３０に送出するＤ／Ａ変換回路、３５は遅延回路１
８の出力金入力とする遅延回路、３６は量子化器２３の
出力全入力とする遅延回路、３７に量子化器３２の出力
を微分する伝した量子化器２３からの出力と微分回路３
７ｔ−介した量子化器３２の出力とを７ＪＥｌ算する加
算器、３９は遅１Ａ回路１８．３５に介した量子化器１
４からの出力と伝達特性−の微分回路２６七介した刃口
算器３８の出力と？加算し得られる信号をディジタル出
力信号として信号出力端子１２に送出する加算器でるる
。 そして、この第２図に示す実施例においては、積分回路
３１．量子化器３２．遅延回路３３゜Ｄ／’Ａ変換回路
３４および加算器３０（Ｄ第３０ループが第１図に示す
実施例に追加されている。 つぎにこの第２図に示す実施例の動作を説明する。 まず、Ｗ、３のループの入力ｖＩＮ３は量子化器２３の
発生する邊子化誤差電圧の逆相波形でめる。つまり、第
２のループと第３のループの接続関係は第１図の第１の
ループと第２のループの関係とをく同じでるる。 したがって、刀０算器３８の出力ｖ６２　　は（９）式
と同様に（１３）式で求められる。 ・・・・（１３） そして、１す号出力端子２に得られるディジタル出力信
号ｖＤｏは前述の（５）式のｖ６□　と上記（１３）式
のＶδ２の和で求めらｎる。ここで、各伝達特性をＨｓ
　＝　ｆｈ　＝　Ｈ３＝　Ｈ４＝　Ｈｓ　　とすると、
このディジタル出力信号ｖＤ６は（１４）式で求められ
る。 ・・・＠（１４） この（１４）式の雑音成分をＶＴＮ　、　Ｈｔ〜Ｈｓの
伝達特性を積分器１段の特性でめる１／（１−Ｚ−１）
とすると、（１５）式で上記雑音成分ｖＴＮが求められ
る。 Ｖｒｐｔ＝ＶＨｓ”（１−Ｚ−”）３・＊＊＊（１５）
このようにして、量子化器を含むループを２段たら３段
に増加したことによって雑音成分ｖＴＮ’４　Ｃｌ０）
式から（１５）式のように、２次式から３次式に変わっ
ている。そして、この２段から３段にループ数金増やし
たのと同様の手法に工って４段以上へ増やすこともでき
ることＵ　（１３）　、　（１４）式が同様な形式でる
ることから明らかでるる。 つぎにＳ／Ｎ比の改善について、本発明の実施例と従来
回路を対比して説明する。 まず、第１図に示す実施例と前述の第１０図。 第】１図に示す従来回路とＳハ特性を比較するため、第
１０．１１図のＳ／Ｎ　’ｉ求めた場合と同様にしてこ
の第４図に示す実ｍｆｌｌのＳ／Ｎ比を求める。 そして、第１図に示す実施例における積分回路１３の伝
達特性Ｈ１，積分回路２２の伝達特性Ｈｚの特性（Ｈｓ
　〜ｓ　＝　１／（Ｉ　Ｚｌ）　）　Ｔ＄ルｊｊｉ合、
ループの動作速度は前述したように、積分器が支配的に
決定するので、第１０図の構成と同じサンプリング周波
数（ｆ８）で第１図の各ループは並列に動作することが
できる。この点が第１１図のサンプリング周波数（ｆｓ
）が第１０図のサンプリンる。 したがって、ｆＢｗ＝１６ＫＨｚ　、ｆｓ＝　　２０４
８Ｋｆｒｚ　、　量子化器分解能全２ビットとした場合
、量子化雑音が広帯域に分散することによる改善量１８
　ｄＢ　、ノイズ彎シエイビ／グによる改善量が（，１
０）式！　５５９ｄＢ　、　Ｖ９Ｎ２　カＨＫナル（（
１１）　。 （１２）式より）ことによる改４Ｉ量６ｄＢでるり、改
善量の総和＃″！：８３ｄＢになる。Ｓ／Ｎ比として６
ｄＢ×（２ビット−１）　＋　１．８　ｄＢ　−！−８
３ｄＢ　＝　９０．８ｄＢが得られる。 つぎに、第２図に示す実施例においても同様に、ループ
を３個に増加し次ことによってサンプリング周波数（ｆ
ｓ）ＩＩ低下しない。 ここで、第１図に示す実施例と異なるのに、ノイズ・シ
ェイピングによる改善量が（１５）式よりなって１９Ｎ
１のｉで改善量が１２　ｄＢ　　になることでるる。そ
して、第１図に示す実施例に対する第２図に示す実施例
のＳ／’Ｎ改讐量増加に３３ｄＢで、Ｓ／Ｎ比として６
ｄＢＸ（２ビット−１）　＋　１．８ｄＢ　＋　１１６
ｄＢ　＝　１２３．８　ｄＢの高い値が得られる。 第１１図に示す従来回路のＳｌＮ比が６９．８ｄＢでめ
ったから、２１ｄＢ以上も高いＳ／Ｎ全本発明による回
路でに実現することができる。 上記のＳ／’Ｎ比計算には、（ｌＯ）　、　（１５）式
を使用したが、この＋ｌｏ＞　、　（１５）式は積分回
路および微分回路の伝達特性Ｈ１〜Ｈ５が等しいと仮定
して求めた式でるる。ところが、第１図に示す実施例の
回路におりる積分回路１３　、２２はアナログ回路であ
るから、素子精度によってその伝達特性Ｈ１゜Ｈ２が変
動する可能性がるる。 Ｍ３図に積分回路の具体的構成例を示す回路図で、（ａ
）　、　（ｂ）および（ｃ）　、　（ｄ）ともスイッチ
ト・キャパシタ回路によって構成した場合の回路例でる
る。 この第３図（ωにおいて、４０は積分回路でめる。 そして、この第３図（ａ）に示す積分回路４０の具体的
構成例金示す第３図（ｂ）において、４０−１．４０−
２　・・・４Ｏ−４Ｈスイッチ回路（アナログスイッチ
）、４０−５．４０−６は容量素子、４０−７に演算増
幅器でるる。また、第３図（Ｃ）において、４１．４３
は積分回路、４２は加算器である。そして、この第３図
（ｃ）に示す積分回路の具体的構成例を示す第３図（ｄ
）において、４４−１〜４４−４　と　４４−８〜４４
−１１　および４４−１３〜４４−１６　はそれぞれス
イッチ回路（アナログスイッチ）、４４−５゜４４−６
．４４−１２．４４−１７．４４−１８　はそれぞれ容
量素子、４４−７．４４−１９　　に演算増幅器でるる
Ｏ このようにスイッチト・キャパシタ回路によって構成さ
れた積分回路において、各容量素子４０−５，４Ｑ−６
，４４−５，４４−６，４４−１２，４４−１７，４４
−１８の精度で伝達特性も変化する。そして、この第３
図（ａ）　、　（ｂ）の場合、容１累子４０−５の容量
値をＣ８，容量素子４０−６の容量値金ＣＩとすると、
伝達特性Ｈａは（１６）式の工うになる。 この（１６〕式より容量値Ｃ８と容量値ＣＩの比精度で
伝達特性Ｈｏの利得が変動することがわかる。 そして、前述の第１図に示す実施例の回路の場合ＫＢ、
（８）式Ｋ　オイテＨ１−Ｈｚ−Ｈｓ　ノア！：きｖｑ
Ｎｌの項を消去して（１０）式が導かれた。そこで、几
＝ａ１／（ｌ−２−１）、Ｈ！二山／（１−Ｚ−１）、
Ｈ３＝１／（１−Ｚ−１）、’：Ｌ７’ｃ場合に残ルＶ
ｑＭｌ　項’ｋ　（１７）式に示す。（Ｈｘはディジタ
ル回路でるるから、特性変動はない）ただし、Ｃ１，Ｃ
２はほぼ１゜０の定数でるるとして近似した。 この（１７）式において、（ｌ−αＩ）の値は容量比精
度（０，５〜０．０５％）で決まる。そして、ｆｓ＝２
０４８　ＫＨｚ　、　ｆＢＷ＝　１６ＫＨｚ　、αｌ＝
０．９９５の場合に、（１７）式と（１０）式の雑音レ
ベル會比較すルト、（１７）式１７）ＶｑＮ、　（７）
Ｉ／へ＃がｖｑＮ２ルベルより２０　ｄＢ低いので、（
ｌＯ）式で求めたＳ／Ｎ比のｖｑｓｔ　にＬる劣下ｔは
０．０５ｄＢ以下と極めて小さい。 したがうて、本発明によるＡ／Ｄ変換器は高い精度の素
子を使用せずに、高Ｓ／Ｎ比を得ることができる。 前述の第１図および第２図で示した本発明の実施例にお
ける積分回路の具体的回路としては、第３図（ａ）　、
　（ｂ）および（ｃ）　、　（ｄ）に示したものがある
。そしで、この積分回路の設計条件は、 （１）　　低同波域、すなわち、信号周波数帯域での利
得が高周波域の利得より大きい周波数伝達特性であるこ
と。 （２）　　量子化器、積分回路を含むループが発振せず
に安定に入力信号に追従動作すること。 （３）ディジタル回路の微分回路で逆特性が実現できる
こと。 でろる。 そして、第３図（ａ）、山フおよび（ｃ）　、　（ｄ）
に示す積分回路にこれらの各条件を満足している。 また、各ループの積分回路の伝達特性（Ｈｌ。 Ｈｚ　・・・）は等しくなければならないことは前述し
たが、信号帯域以上の高い周波数帯域についてに雑音レ
ベルが増加しても信号帯域内のＳハ比會劣化させず問題
とならないので、信号帯域内だけの伝達特性が正確に等
しければよい。たてし、信号帯域外の高周波雑音レベル
も低減したい場合には、全帯域で伝達特性が等しいこと
が望ましい。 第４図に本発明の更に他の実施例上水すブロック図で、
第１図に示す実施例と異なる点灯第１図に示す構成に積
分回路４５．４６全追加したことでおる。なお、４７は
第１のループの出力と第２のループの出力音加算しディ
ジタル出力信号として信号出力端子１２に送出する加算
器である。 このように構成することにＬり、積分回路４５の出力と
入力信号電圧とを比較することになるので、スカ信号に
含まれる高周波成分のレベルが低ければ積分器＃Ｊ４５
の低周波利得によってＤ／Ａ変換回＃６１６の出力電圧
は小でくても入力信号に追従することが可能でめる。丁
なわち、量子化器１４で発生する量子化誤差電圧が小さ
くなり、高いＳ／Ｎ比ヲ冥現できる。そして、信号出力
端子１２に得られるディジタル出力信号ｖＤδに（１８
）式の工うになる。友だし、積分回路４５．４６の伝達
特性ケそれぞれｆ（ｓ　、　［７とし、他は第１図と同
様でめる。 ｅ・・・（１８） この（１８）式のＶｑＮｌ　の項が消去されると、第１
図の説明における（９）式と同様に雑音成分ハｖｑＮ２
の項だけで、周波数分布特性も同様になることがわかる
。そして、Ｎ’ｑＮ１　の項が低周波帯域で消去される
条件に、低周波帯域でＨ１＝Ｈｓ　＝ＨｓかつＨａ　＝
Ｈ？の条件が成立子ればよい。また、ｖｑＮｌの項を完
全に消去するためには、Ｈｌ”　Ｎ７の伝達特性を（１
９）式のように選べばよい。 この（１９）成金上記（１８）式に代入すると（２０）
式が導かれる。 ”’−＝　”＋Ｎ＋ｖｑＮｚ”（ｌ　Ｚ　　）　　”（
２０）Ｄ。 この（２０）式ニジ雑音成分は前述の第１図の説明にお
ける（１０）式と同じでろることがわかる。 ただし、前述したように、ｖ、Ｎ２は第４図に示す実施
例の方が小さくなる。例えば、ｆ！ＩＷ＝１６ＫＨｚ　
、　ｆｓ＝　２０４８ＫＨｚノときＨａ（積分回路４５
の伝達特性）の１６ＫＨｚの利得は約２６ｄＢでるるか
ら、この第４図に示す実施例におけるｖ、Ｎ２は第１図
に示す実施例の場合より２６ｄＢ低く設定することがで
きる。 そして、細線で示すアナログ回路部分の積分回路はスイ
ッチト・キャパシタ回路に１って構成すると特性変動の
少ない伝達特性を実現できる。 Ｎ５図は前記第４図に示す実施例の具体的構成を示す回
路図で、第１図の実施例に示した構成で積分回路ｔ−１
段の積分器とした場合（Ｈｔ　＝Ｈｓ÷Ｈｓ　＝　１／
（１−Ｚ−’　）　）　ノｘイツｆ　ト会キ’ｒパシタ
回路による臭体回路例を示すものでるる。太線部はディ
ジタル信号でるり、細線部框アナログ信号であることを
示す。 この＠５図において第４図と同一符号のものは相当部分
？示し、５０−１〜５０−４．５０−８〜５０−１１．
５０−１６〜５０−１９．５０−２３〜５０−２６　ｒ
ｉスイッチ回路（アナフグスイッチ）、５０−５．５０
−７．５０−１２．５０−２０．５０−２２゜５０−２
７は容量素子、５０−６．５０−２１は演算増幅器、５
１は加算器、５２．５３はスイッチ制御回路でるる。そ
して、量子化器１４は電圧比較器５０−１３．５０−１
４　によって構成され、また、量子化器２３は電圧比較
器５０−２８．５０−２９によって構成されている。 この第５図において、積分回路に第３図（ａ）　、　（
ｂ）に示したスイッチト・キャパシタ回路のものと同じ
でるる。 つぎにこの第５図に示す実施例の動作について説明する
。 笠ず、容量素子５０−５　（容量値Ｃ８工〕に信号入力
端子１１からの入力端子電圧？充電し、容量素子５Ｏ−
７（容量値Ｃ１，）にａ算増幅器５０−６で容量値Ｃ８
ｓ　　の１を荷を積分することによって、入力端子電圧
の積分値が演算増幅器５０−６の出力に得られる。これ
と同様に、演算増幅器５０−６の出力電圧の積分値は演
算増幅器５０−２１　の出力に得られる。量子化器１４
．２３１−１２ピツトの分解能をもつもので、量子化器
１４の量子化電圧はＵ、±ＶＲＩ！２の３値でろる。そ
して、量子化器１４の入力電圧は電圧比較器５０−１３
．５０−１４で１　　　　　　　　　　　　　　．１ ±−ＶＲＥ、と比較され、入力電圧か＋ΣＶ、、、以上
なら＋Ｖ＊ＥＦｒ　　Ｖ＊ｇｐ　Ｐ′−２ＶＲＥＦ　；
’ｊら＆ｐ一ΣＶ□２以下なら−ｖＲＥＦ　＋　　と判
定して量子化する。また、量子化器２３の量子化電圧は
量子化器１４の一振幅でよいので、毬、±ΣＶＲＩＣＰ
の３値でるる。そのため、電圧比較器５Ｇ−２８，５０
−２９は±ｌｖ□Ｆの電圧と入力電圧を比較して量子化
全行なう。そして、Ｄ／Ａ変換機能はスイッチ制御回路
５２でスイッチ５０−８．５０−９．５０−１０゜５Ｏ
−１１ｔ−制御して、容量素子５Ｏ−１２（容量値ＣＤ
１）にＶ□２電圧を充電し、容量値ＣＤ、の電荷上容量
値ＣＩｓに積分することで実現される。 つまり、ＣＤＩにＶｌｌＥ、電圧を充電するときに、ス
イッチ制御回路５２で正方向に充電するか、負方向に充
電するか、グランド電圧を充電するか全切換えて士■□
２．ｎの３値に対応するアナログ電圧値を積分値に加算
できる。一方、スイッチ制御回路５３、スイッチ５Ｇ−
２３，５０−２４，５０−２５゜５０−２６、容量素子
５Ｏ−２７（容量値ＣＤｚ　）も同様に動作する。そし
て、容量値Ｃ８１の電荷の積分はサンプリング周期の前
半で行い、容量値ＣＤＩの電荷の積分は後半で行う。す
ると、演算増幅器５０−６の出力にはサンプリング周期
の前半に量子化器１４への入力電圧が、後半に第１図の
加算器２７の出力に相等する電圧がそれぞれ得られる。 そこで、量子化器１４にサンプリング同期の前半に動作
ぜせ、後半に演算増幅器５０−６の出力電圧全容量値Ｃ
８！に充電すれば、第１図に示す実施例と同じ機能奮こ
の第５図で実現することができる。そして、ディジタル
信号の遅延回路である遅延回路５０−１５．５０−３０
は、Ｄ形フリップ−７０ツブ回路などで容易に実現でき
る。ま次、微分回Ｎ　２６１ｔｉ　１／　Ｉ−Ｔｓ　＝
　（ｌ　　Ｚ−１）　ノ％性ｋＭＫ回路５０−３０　と
加算器５０−３１　　で実現して°ハる。 笥６図はこの第５図のディジタル信号出力の周波数スペ
クトル分布特性を示す特性図、すなわち本発明によるＡ
／Ｄ変換器の出力雑音周波数スペクトル分布特性を示す
。ただし、ｆｓ＝２０４８ＫＨｚ。 ０　ｄＢ＝　ｌ　Ｖｏｐ　、スペクトル幅＝５００Ｈｚ
でろり、これは前述の第８図、第９図と同じ条件でるる
。 そして、この第６図と第９図と比較して、低周波領域の
雑音レベルが大幅に低下していることがわかる。 筐た、第７図に１ｇ５図に示す実施例のＳ／Ｎ特性で、
不発明によるＡ／Ｄ変換器のＳハ特性？示す特性図でる
る。 この第７図に示アＳ／Ｎ特性は、ｆｓ＝２０４８ＫＨｚ
、ｆＢＷ＝　１６ＫＨｚ　の場合で、横軸は入力信号振
幅レベル、縦軸ｒｔ　Ｓ／Ｎ比でるる。そして、この第
７図に示すＳハ特性ηλら明らかなように、入力信号振
幅レベルに対して直線的にＳ／Ｎ比が変化することがわ
かる。この特性に一般のリニア１５　ｂｉ　ｔ　Ａ／Ｄ
変換器とほぼ同じものでおる。また、前述した計算式１
９求めたＳハ比は９０．８　ｄＢでめったが、この第７
図のａｄＢ入カシカレベル／Ｎ比とほぼ一致しているこ
とがわかる。 〔発明の効果〕 以上説明したように、本発明によれば、複数の量子化器
出力によって多段に量子化処理を行うことによって、低
周波帯域の雑音レベル全大幅に低減できるからサンプリ
ング闇波数ｆ３に比較して十分に低い信号周波数帯域で
非常に高いＳハ特性を得られる利点がめる。また、複数
の量子化器出力１Ｊ並列処理可能でるるから、高速処理
が可能で高いサンプリング周波数ｆｓ　が実現でき、こ
のｆ３が高いことによってＳ／Ｎ改善効果も大きくなる
とともに、入力信号の帯域？制限する次めＡ／Ｄ変換器
の前に置かれる折り返し防とフィルタのカットオフ周数
数ｆｃ　も高く設計できる利点がめる。さらに、カット
オフ周波数ｆｃの高いフィルタは使用する抵抗素子や容
量素子全小形化できるので、集積回路上に経済的に搭載
することができる利点もめる。また、量子化器分解能は
素子精度に依存せず高い直線性の実現できる１〜２ｂｉ
ｔの低分解能でろっても高いＳ／Ｎ特性が実現できるこ
とおよび複数の量子化器出力の比精度も集積回路上に容
易に実現できる程度で十分なことから、高い精度の素子
は不要なため製造後に微調整などの後処理がなく経済的
に製造できる利点もめるので、実用上の効果は極めて大
である。 をらに、第５図に示す実施例からも明らかなように、ア
ナログ回路規模に非常に小さいが、信号帯域外の成分を
除去するのにディジタル・フィルタが必要でるる。そし
て、ディジタル・フィルタの回路規模は少なくないが、
集積回路の微細化が進むにつれて、アナログ回路エクデ
イジタル回路の方か集積度が高くなってきたのでチップ
面積は小さくするＣとか可能でるる。Ａ／Ｄ変換器とフ
ィルタを同一のチップ上に集積化する場合、従来ｉＡ／
Ｄ変換器の前にアナログ回路のフィルタか必要でるり、
大部分の回路がアナログでめったのに対して、本発明で
はフィルタもディジタル回路でるるからアナログ回路は
非常に少ない。したがって、本発明は集積化に適した方
式でろり、小形で経済的に高精度Ａ／Ｄ変換器を実現で
きるという点において極めて有効でるる。 このように、本発明によれば、従来のＡ／Ｄ変換器に比
して多大の効果がるり、信号周波数と比較して非常に高
い周波数で変換動作を行うことに工って、高い変換精度
ｔ″実現るオーバーサンプリング形アナログ・デ１ジタ
ル′Ｒ換器としては独自のものでめる。[2 pieces are used in series and the 10th
Since the processing time required is twice that of the configuration shown in the figure, the upper limit of the sampling frequency (fs) is limited to about 1/2. Therefore, by connecting two integrating circuits in series, S
Even if the ratio is improved, the effect will be halved. Specifically, when determining the S/N ratio improvement effect in Figure 11 with fBW"16KHz and fs=1024KHz, the improvement effect due to the quantization noise being dispersed over a wide band is approximately 15dB.
. The improvement effect due to noise shaping is approximately 47 dB from equation (3), which is a total of 62 dB. In the configuration shown in Figure 1O, the S/N ratio improvement effect is 49 dB, and from fc,
The improvement effect in FIG. 11 is greater by 13 dB. The resolution of the quantizer is Nq bits, and the signal voltage range is t±1. Root mean square value of quantization error when binding vqN2
T2-(22-Nq)2T, the average voltage n17y'i of the Hickler's sine wave, and the S ratio is lo top ((2□-N9)2) CaB:]. In other words, the S/N ratio of only the quantizer is 5x(N(1
−1j+1. It is determined by the formula s [dB). 1st
In the configuration shown in Figure 1, this improvement in S is 62 as described above.
dB (fBw=16KHz, fs=102
Since the resolution of the quantizer is set to 2 bits and the resolution of the quantizer is set to 2 bits, the S/
N ratio improved to 7.8dB, the value of quantizer only, t62dB
t-added 6 9.8 d B. In the A/D converter shown in FIGS. 10 and 11,
Analog circuit D/A conversion circuit 4゜blade calculator 6 If linearity of integration circuit 5 is poor, waveform distortion? occurs, degrading conversion accuracy. In particular, it is important to ensure the linearity of the D/A conversion circuit 4 in actual circuits. And adder 6
．． The integrator circuit 5 is often constructed using an operational amplifier, but the linearity in this case is determined by the gain G (60 to 60) of the operational amplifier.
A negative stagnation of 100 dB, l2 significantly improves the aroma, so it is relatively easy to obtain a high direct powder rating. In the configuration shown in FIG. 12 and FIG. 10, when the error voltage generated in the quantizer 3 is 0.5 V, fs = 20.
The spectral distribution of the output voltage was obtained under the conditions of 48 Kklz, 0dB = 1Vop, and spectrum +% = 62.5Hz, and (a) shows when there is no nonlinear error in the D/A conversion circuit 4 (0%). Tamonoderoli, (b)H
All figures are shown when the nonlinear error of the D/A conversion circuit 4 is 0.5%. Then, the horizontal axis is FREQ, (KHz), and the vertical axis is LEV.
What is the relationship between the nonlinear error of the D/A conversion circuit expressed as EL (dB) Th and the output noise frequency spectrum distribution characteristics? In FIG. 12(b), the HD U harmonic distortion components are shown, and in FIG.
62.5Hz) harmonic distortion? It has occurred. Here, if fBw=16 KHz, most of the harmonic distortion components are matched to the signal frequency band fBW or less, and the harmonic distortion component is limited to ↓ 1S ratio. In the case of this 12Q(b), the S/N ratio is limited to about 46 dB. Generally, the D/A conversion circuit is constructed with a resistive element and a capacitive element to divide the entire voltage to obtain the output voltage, which determines both the resistance of the plate placement and the relative accuracy of the capacitive element. If the specific accuracy of the capacitive element is not fine-tuned after manufacturing with the resistor formed on the integrated circuit, it is approximately 0.5 to 0.0.
Since it can be set at about 5%, the upper limit of the S/N ratio is 46 to 66 d.
B is Ruru. However, the binary output (1 pit resolution) and 3
With low resolution of value output (2-bit resolution), output voltage can be obtained without using multiple elements, so high linearity can be achieved regardless of the relative accuracy of the elements. For example, in the case of binary output, any two points are i! Since it rides on the edge line, there is basically no problem with linearity. In addition, in the case of 3-value output, 1
Since the capacitor is charged in the negative direction to the full reference voltage of the element, three voltages with high linearity can be obtained by releasing the voltage. Therefore, the function of Dy”A converter’!t#’
It can be seen that even if the value is higher than lt2 bit, nonlinear errors become a problem and there is no point in improving the SIN ratio. [Problems to be solved by the invention] Even with the conventional A/D converter described above, even with the configuration shown in FIG. 11, which has a large S/N ratio improvement effect, fBw=16KH.
z, S/N ratio r169 at 1s=1024KHz.
As low as 8dB. In addition, in order to perform A/'D conversion with high quality when the input signal is to be used as a loudspeaker, the A/D converter has a signal band of 15 KHz or more and an S/'N ratio of 80 to 90 dB. Higher performance is desired. Therefore, conventional circuits often have the disadvantage that they cannot be applied to high quality audio signals. [Means for Solving the Problems] The no-oversampling type analog-to-digital converter of the present invention has an integrating circuit which inputs the difference between the input terminal voltage and the feedback voltage, and an output chamber 8E of the integrating circuit of C. A quantizer that converts the digital signal of this quantizer output, a means for converting the voltage of the analog voltage value converted by the all-digital/analog converter into a feedback signal, and the same as from the output of the digital/analog converter to the feedback voltage. A digital signal obtained by processing the digital signal output from the quantizer and a means for converting the digital signal into a loop output signal; 1 quantizer output and a total of N quantizer outputs having the same configuration as this first quantizer output (N: an integer of 2 or more), and the input terminal of the quantizer output of @1. and an n-th quantizer output (n: an integer from 2 to N) to which the entire analog input signal voltage is applied and the output of the (n-1)th quantizer output is input to the input terminal, and the above-mentioned A transfer characteristic that is inversely related to the product of the transfer characteristics of the integrating circuit included in each of the first to (n-1)th quantizer outputs? The above nl7 in the differential circuit with
) The loop output of the quantizer output is the same as the second one.
The differential circuit output of the N-th quantization loop and the loop output signal of the first quantizer output are all calculated 7711 times and the signal obtained is used as a digital output signal. Function] Noise-shaping type A/D converters are connected in multiple stages,
The quantization error generated in the previous stage is re-ensembled in the next stage. [Example] Hereinafter, embodiments of the present invention will be described in detail based on the drawings. FIG. 1 (G) Oversampling type A according to the present invention, /
This is a plot diagram showing a certain example of a D converter, and shows the case where the loop including the quantization loop is constructed of 2WA. In the figure, 11 is a signal input terminal, 12 is a signal output terminal, and 13 is an input terminal voltage. 14 is a quantizer that quantizes the output voltage of the vaping integration circuit 13 into a digital signal; 15 is a delay circuit that receives the output of this quantizer 14; 16 is a delay circuit that receives the output of the quantizer 14 as an input; A D/'A conversion circuit takes the output of the circuit 15 and converts the digital signal into an analog voltage value, and 17 inputs the input terminal voltage of the signal input terminals 11 and 1 and the feedback voltage from the D/A conversion circuit 16. 18 is a delay circuit that outputs the output of the quantizer 14, and 19 is an integration circuit 13.
This is a delay circuit that manually outputs the output of C, and is configured so that the output of the delay circuit 19 of C and the output of the D/A conversion circuit 16 can be supplied to the OIX device 20. 21 is an adder that takes all inputs of the output of the NJ calculator 20 and the output of the D/A conversion circuit 25; 22 is an integrating circuit that takes all the outputs of this adder 21; and 23 is an all-digital output voltage of this integrating circuit 22. A quantizer that quantizes signals, 24rr! 25 is a D/A conversion circuit that converts all digital signals from the quantizer 23 into analog voltage values; 26 is a differential circuit that differentiates the output of the quantizer 23; In the circuit 27, the output of the differential circuit 26 and the output of the delay circuit 1 are sent to the signal output terminal 2 as a 4Ni digital output signal. In addition,
Thin lines indicate analog signals, and thick lines indicate digital signals. 1. The integration circuit 13, 22H has a larger gain as the frequency of the input signal is lower, and its transfer characteristic tHx,
Let it be Hz. Further, it is assumed that the differentiating circuit 26 has a characteristic opposite to that of the integrating circuit, and its transfer characteristic is 't l/H3. In the real-life example shown in FIG.
．． The first loop is entirely composed of the circuit 14, the delay circuit 15, the D/A conversion circuit 16, and the adder 1γ, and the integration circuit 2
2. Quantization@23, delay circuit 24, D/A conversion circuit 25
A second loop is constituted by the knife O calculator 21. Next, the operation of the hypothetical example shown in FIG. 1 will be explained. First, the first loop integration circuit 13 and D/A conversion circuit 16
The output difference is calculated by the full adder 20 and used as the input signal of the second loop. Then, the output of the quantizer 14 in the first loop and the output of the quantizer 23 in the second loop are transferred to a differentiating circuit 2.
A digital output signal is obtained by calculating the signal processed in 6 and using a 2T calculator. Even in the configuration shown in FIG. 1, the major conversion error is the quantization error generated by the quantizers 14 and 23. Here, the quantization error voltages of the quantizers 14 and 23 are respectively vqst l VqN2 ,
Find the error component included in the digital output signal. If the output of the doji converter 14 of the first loop is Vol + the output Ti"Vul of the integrating circuit 13, then ■δl + "
H1 is determined by equations (5) and (6), respectively. If the input signal of the second loop is tl-VIN2, then the above equations (5) and (6)! + Equation (7) is derived. VIN2 = (VHI Vi5x) = ”qNl
``''(7) And the above equation (5) shows that the error component of v6□ is equivalent to the error of the conventional circuit determined by the above-mentioned equation (1). Also, by finding the difference between ■61 and ■H1, only the quantization error voltage vqN1 of the quantizer 14 can be detected? The above equation (7) shows. Finally, the digital output signal Vo6ta obtained at the signal output terminal 2 is obtained by equation (s). From this equation (8), the term VqNl is H+=Hz
It can be seen that if = I-I 3, it is completely erased and becomes as shown in equation (9). On the noise component of this equation (9), V-1, N, Ht ”
The transfer characteristic of Hs can be determined by the characteristic of one stage of integrator H+ = H
2 = Hs = 1/(1-Z""), then (1
Equation 0) is derived from equation (9). VTN = VqN2 ・(1-Z-1)2"...(10
) Then, this equation (10) is equivalent to the above-mentioned (3) of the conventional circuit.
This shows that the noise voltage is distributed with the same frequency characteristics as the equation. Here, the magnitude of the quantization error voltage VqN2 is
If the quantizer 230 resolution is one foot, it is proportional to the maximum input amplitude of the second loop. In addition, the input of the second loop is the doji-ized error voltage of the loop of equation (7) j1gl.
iJ) can be determined by taking into account the resolution of the quantizer 14 of the first loop. Next, the range of the signal voltage applied to the signal input terminal 1 is set to 1, and the child 1L unit 14.23 is Nql, respectively.
Assuming that it has a resolution of Nq2 bits, the doji-ized error voltage ■N1. VqN2 amplitude voltage range ta,,0
1) and (12), respectively. 2-(Nql-1) ,, yqN, < yqNl
< 2-(Nqt-1)...(11) On the other hand, as mentioned above regarding the linearity of the D/A conversion circuit (16, 25), linearity is ensured without depending on element precision. However, this only occurs when the resolution is 1 to 2 bits. Here, since the resolution of the D/A converter circuit and the quantizer are the same, it is common for the doji converter to fail with 1 to 2 bits, so the above formulas (11) and (12) can be expressed as follows: o% combination Vc11 Vqsl, V (both IN2 ±1
VqNt '1 in the case of 2 bits in the zero oscillation voltage range
f O,5V , VqN2 F! ±0.25V
) amplitude voltage range. The relationship between V, N and quantizer resolution in equation (3) of the conventional circuit is also the same as v, Nl (1
Equation 1) is shown, so if we compare the amplitude voltage ranges of v and N2 in equation (3) and v and N2 in equation (lO) above, we can see that the quantizer resolution is the same for 1 bit, but f for 2 bits. 'f, V 2 u It can be seen that Vqs becomes smaller at the end of the period. Then, if the quantizer resolution becomes even larger, VqN2 becomes even smaller. The case where equation (7) is used as the input signal VIN2 of the second loop has been described. In the low frequency range, equation (6) can be approximated as VH1=V1N-VqNl. Regarding the quantization noise component, equation (7) is exactly the same.9
Since the input signal components do not become noise, the same operation will occur even if only the integrator output v1□l is input to v1N2. In the embodiment shown in FIG.
In the present invention, it is also possible to use two or more. FIG. 2 is a diagram showing another embodiment of the present invention, which is composed of three loops and shows fcs coupling. In FIG. 2, the same parts as in FIG.
5 is an adder that multiplies the output of 5 by m, 30 is a 7IIJ calculator that adds the output of this adder 29 and the output of the D/A conversion circuit 34, and 31 is a transfer characteristic H that receives the output of this adder 31 as an input.
4 is an integrating circuit, 32 is a quantizer that quantizes the output of this integrating circuit 31 into a digital signal, and 33 is this quantizer 3.
A delay circuit with all outputs of 2 as inputs, and this delay circuit 3 in 34.
3 is input, the digital signal from the quantizer 32 is converted into an all-analog voltage value, and the analog output is input to the quantizer U.
A D/A conversion circuit that sends data to the calculator 30, 35 is a delay circuit 1
8 is a delay circuit which receives the output as an input; 36 is a delay circuit which receives all the outputs of the quantizer 23; and 37 is a delay circuit which differentiates the output of the quantizer 32, and the output from the quantizer 23 and the differentiation circuit 3
7t- an adder that calculates the output of the quantizer 32 via 7JEl, 39 is the quantizer 1 via the slow 1A circuit 18.
4 and the output of the blade calculator 38 via the differential circuit 26 and the transfer characteristic? There is an adder that sends the resulting signal to the signal output terminal 12 as a digital output signal. In the embodiment shown in FIG. 2, the integrating circuit 31. Quantizer 32. A delay circuit 33, a D/'A conversion circuit 34, and an adder 30 (D30 loop) are added to the embodiment shown in FIG. 1. Next, the operation of the embodiment shown in FIG. 2 will be explained. First, the input vIN3 of the loop W, 3 is determined by the negative phase waveform of the quantized error voltage generated by the quantizer 23. In other words, the connection relationship between the second loop and the third loop is as shown in FIG. The relationship between the first loop and the second loop is the same. Therefore, the output v62 of the sword zero calculator 38 can be obtained using equation (13) in the same way as equation (9). ) Then, the digital output signal vDo obtained at the No. 1 output terminal 2 is obtained by the sum of v6□ in the above equation (5) and Vδ2 in the above equation (13).Here, each transfer characteristic is expressed as Hs
= fh = H3 = H4 = Hs, then
This digital output signal vD6 is obtained by equation (14). ...@(14) The noise component of this equation (14) is determined by VTN, and the transfer characteristic of Ht~Hs is determined by the characteristic of the first stage of integrator 1/(1-Z-1)
Then, the above noise component vTN can be found using equation (15). Vrpt=VHs"(1-Z-")3・***(15)
In this way, by increasing the loop including the quantizer from two stages to three stages, the noise component vTN'4 Cl0)
The equation has changed from a quadratic equation to a cubic equation, as shown in equation (15). It is clear from the fact that equations U (13) and (14) have similar forms that it is possible to increase the number of loops from 2 stages to 3 stages using the same method as above. Ruru. Next, improvement of the S/N ratio will be explained by comparing an embodiment of the present invention and a conventional circuit. First, the embodiment shown in FIG. 1 and the above-mentioned FIG. 10. In order to compare the S characteristics with the conventional circuit shown in Fig. 1, calculate the S/N ratio of the actual mflll shown in Fig. 4 in the same way as when calculating the S/N 'i in Fig. 10.11. . In the embodiment shown in FIG. 1, the transfer characteristic H1 of the integrating circuit 13 and the transfer characteristic Hz of the integrating circuit 22 (Hs
~s = 1/(I Zl))
As described above, since the operating speed of the loops is predominantly determined by the integrator, each loop in FIG. 1 can operate in parallel at the same sampling frequency (f8) as in the configuration in FIG. 10. This point is the sampling frequency (fs
) is sampled in Figure 10. Therefore, fBw=16KHz, fs=204
8Kfrz, when the quantizer resolution is 2 bits in total, the amount of improvement due to the quantization noise being distributed over a wide band is 18
dB, and the amount of improvement due to noise reduction is (,1
0) Expression! 559dB, V9N2 KHK null ((
11). From formula (12)), the total amount of improvement is 6 dB, and the total amount of improvement #''!: 83 dB.The S/N ratio is 6
dB x (2 bits - 1) + 1.8 dB -! -8
3dB = 90.8dB is obtained. Next, in the embodiment shown in FIG. 2, the number of loops is increased to three, and then the sampling frequency (f
s) II does not decrease. Here, although it is different from the embodiment shown in FIG.
With i of 1, the amount of improvement is 12 dB. The S/'N improvement amount of the embodiment shown in FIG. 2 relative to the embodiment shown in FIG. 1 is 33 dB, and the S/N ratio is 6.
dBX (2 bits - 1) + 1.8dB + 116
A high value of dB = 123.8 dB is obtained. Since the SIN ratio of the conventional circuit shown in FIG. 11 is 69.8 dB, it is possible to achieve an S/N ratio higher than 21 dB with the circuit according to the present invention. For the above S/'N ratio calculation, (lO), Equation (15) was used, but this +lo>, Equation (15) assumes that the transfer characteristics H1 to H5 of the integrating circuit and the differentiating circuit are equal. The formula I found is Ruru. However, since the integrating circuits 13 and 22 in the circuit of the embodiment shown in FIG. 1 are analog circuits, there is a possibility that their transfer characteristics H1 and H2 will vary depending on the accuracy of the elements. Figure M3 is a circuit diagram showing a specific example of the configuration of an integrating circuit.
), (b), (c), and (d) are all examples of circuits constructed using switched capacitor circuits. In FIG. 3 (ω), 40 is determined by the integrating circuit. In FIG. 3(b), which shows a specific example of the configuration of the integrating circuit 40 shown in FIG. −
2...4O-4H switch circuit (analog switch), 40-5, 40-6 is a capacitive element, and 40-7 is an operational amplifier. Also, in Figure 3 (C), 41.43
is an integrating circuit, and 42 is an adder. FIG. 3(d) shows a specific configuration example of the integrating circuit shown in FIG. 3(c).
), 44-1 to 44-4 and 44-8 to 44
-11 and 44-13 to 44-16 are respectively switch circuits (analog switches), 44-5゜44-6
．． 44-12. 44-17. 44-18 are capacitive elements, and 44-7. 44-19 is an operational amplifier. In this way, each capacitive element 40- 5,4Q-6
, 44-5, 44-6, 44-12, 44-17, 44
The transfer characteristics also change with an accuracy of -18. And this third
In the case of figures (a) and (b), if the capacitance value of the capacitive element 40-5 is C8, and the capacitance value gold CI of the capacitive element 40-6,
The transfer characteristic Ha is expressed by equation (16). From this equation (16), it can be seen that the gain of the transfer characteristic Ho varies depending on the ratio accuracy of the capacitance value C8 and the capacitance value CI.In the case of the circuit of the embodiment shown in FIG. 1 described above, KB,
(8) Formula K Oite H1-Hz-Hs Noah! :kivq
Equation (10) was derived by eliminating the Nl term. Therefore, 几=a1/(l-2-1), H! Niyama/(1-Z-1),
If H3=1/(1-Z-1),':L7'c, the remaining V
The qMl term 'k is shown in equation (17). (Since Hx is a digital circuit, there is no characteristic variation.) However, C1, C
2 was approximated as a constant of approximately 1°0. In this equation (17), the value of (l-αI) is determined by the capacity ratio accuracy (0.5 to 0.05%). And fs=2
048 KHz, fBW=16KHz, αl=
In the case of 0.995, comparing the noise level of equation (17) and equation (10), (17) equation 17) VqN, (7)
Since I/to # is 20 dB lower than vqN2 level, (
The deterioration t in the S/N ratio vqst determined by the equation (lO) is extremely small at 0.05 dB or less. Therefore, the A/D converter according to the present invention can obtain a high S/N ratio without using high precision elements. Specific circuits of the integrating circuit in the embodiment of the present invention shown in FIGS. 1 and 2 are shown in FIG. 3(a),
There are those shown in (b), (c), and (d). The design conditions for this integrating circuit are: (1) It must have a frequency transfer characteristic in which the gain in the low frequency band, that is, the signal frequency band, is greater than the gain in the high frequency band. (2) The loop including the quantizer and integration circuit must stably follow the input signal without oscillating. (3) The inverse characteristic can be realized by the differential circuit of the digital circuit. Deroru. And, Fig. 3 (a), the ridge, (c), (d)
The integrating circuit shown in Figure 1 satisfies each of these conditions. Also, as mentioned above, the transfer characteristics (Hl, Hz...) of the integrating circuits of each loop must be the same, but even if the noise level increases in a high frequency band above the signal band, the S (c) Since there is no relative deterioration and there is no problem, it is only necessary that the transfer characteristics within the signal band be exactly the same. However, if it is desired to reduce the high frequency noise level outside the signal band, it is desirable that the transfer characteristics be equal across the entire band. FIG. 4 is a block diagram of still another embodiment of the present invention.
The lighting is different from the embodiment shown in FIG. 1 because all of the integrating circuits 45 and 46 are added to the configuration shown in FIG. Note that 47 is an adder that adds the output of the first loop and the output sound of the second loop and sends the result to the signal output terminal 12 as a digital output signal. Due to this configuration, the output of the integrating circuit 45 and the input signal voltage are compared, so if the level of the high frequency component included in the signal is low, the integrator #J45
Due to the low frequency gain of D/A conversion circuit #616, it is possible to follow the input signal even if the output voltage is small. In other words, the quantization error voltage generated in the quantizer 14 is reduced, and a high S/N ratio can be achieved. Then, the digital output signal vDδ obtained at the signal output terminal 12 is (18
) The formula will be processed. Assuming that the transfer characteristics of the integrating circuits 45 and 46 are f(s, [7), the other details are the same as in Figure 1. e...(18) The VqNl term in equation (18) is eliminated. When it is done, the first
Similar to equation (9) in the explanation of the figure, the noise component vqN2
It can be seen that the frequency distribution characteristics are also similar just by the term . Then, under the conditions that the term N'qN1 is eliminated in the low frequency band, H1 = Hs = Hs and Ha =
H? It suffices if the condition holds true. In addition, in order to completely eliminate the term vqNl, the transfer characteristic of Hl''N7 should be changed to (1
9) You can choose as shown in the formula. Substituting this (19) into the above equation (18) yields (20)
A formula is derived. "'-= "+N+vqNz"(lZ)"(
20)D. It can be seen that the rainbow noise component of equation (20) is the same as equation (10) in the explanation of FIG. 1 above. However, as described above, v and N2 are smaller in the embodiment shown in FIG. 4. For example, f! IW=16KHz
, when fs = 2048KHz Ha (integrator circuit 45
Since the gain at 16 KHz of the transfer characteristic (transfer characteristic) is about 26 dB, v and N2 in the embodiment shown in FIG. 4 can be set 26 dB lower than in the embodiment shown in FIG. If the integrating circuit of the analog circuit portion shown by the thin line is configured as a switched capacitor circuit, transfer characteristics with less characteristic fluctuation can be realized. Diagram N5 is a circuit diagram showing a specific configuration of the embodiment shown in FIG.
When using a stage integrator (Ht = Hs÷Hs = 1/
(1-Z-') ) This shows an example of an odor body circuit based on a pacita circuit. The thick lines indicate digital signals, and the thin lines indicate analog signals. In this diagram @5, are the parts with the same numbers as those in diagram 4 equivalent? 50-1 to 50-4.50-8 to 50-11.
50-16~50-19.50-23~50-26 r
i switch circuit (Anafugu switch), 50-5.50
-7.50-12.50-20.50-22゜50-2
7 is a capacitive element, 50-6.50-21 is an operational amplifier, 5
1 is an adder, and 52.53 is a switch control circuit. The quantizer 14 is a voltage comparator 50-13, 50-1
4, and the quantizer 23 is composed of voltage comparators 50-28 and 50-29. In this Fig. 5, the integrator circuit is shown in Fig. 3(a), (
It is the same as the switched capacitor circuit shown in b). Next, the operation of the embodiment shown in FIG. 5 will be explained. Without capacitance, the input terminal voltage from the signal input terminal 11 is charged to the capacitive element 50-5 (capacitance value C8), and the capacitive element 50-5 is charged.
7 (capacitance value C1,) and a capacitance value C8 with a calculation amplifier 50-6.
By integrating s over 1, the integral value of the input terminal voltage is obtained at the output of operational amplifier 50-6. Similarly, the integral value of the output voltage of operational amplifier 50-6 is obtained at the output of operational amplifier 50-21. Quantizer 14
．． It has a resolution of 231-12 pits, and the quantization voltage of the quantizer 14 is U, ±VRI! It's a 3 value of 2. Then, the input voltage of the quantizer 14 is determined by the voltage comparator 50-13.
．． 50-14 to 1. 1 ±-VRE, and if the input voltage is greater than +ΣV, then +V*EFr V*gp P'-2VREF;
If it is less than 'j et al.&p1ΣV□2, it is determined as -vREF + and quantized. Moreover, since the quantization voltage of the quantizer 23 only needs to be one amplitude of the quantizer 14,
The three values are Ruru. Therefore, voltage comparator 5G-28,50
-29 performs full quantization by comparing the voltage of ±lv□F with the input voltage. The D/A conversion function is controlled by the switch control circuit 52 using the switch 50-8.50-9.50-10°5O.
-11t- control, capacitive element 5O-12 (capacitance value CD
This is realized by charging 1) with V□2 voltage and integrating the charge of the capacitance CD into the capacitance CIs. In other words, when charging CDI to VllE, the switch control circuit 52 can be used to switch between charging in the positive direction, charging in the negative direction, or charging the ground voltage.
2. Analog voltage values corresponding to the three values of n can be added to the integral value. On the other hand, the switch control circuit 53, the switch 5G-
23, 50-24, 50-25, 50-26, and capacitor elements 5O-27 (capacitance value CDz) operate in the same manner. Then, the charge of the capacitance value C81 is integrated in the first half of the sampling period, and the charge of the capacitance value CDI is integrated in the second half. Then, the input voltage to the quantizer 14 is obtained at the output of the operational amplifier 50-6 in the first half of the sampling period, and the voltage equivalent to the output of the adder 27 in FIG. 1 is obtained in the second half. Therefore, the quantizer 14 is made to operate in the first half of sampling synchronization, and the output voltage of the operational amplifier 50-6 is set to the total capacitance value C in the second half.
8! 5, the same functions as those of the embodiment shown in FIG. 1 can be realized by charging the battery. Then, a delay circuit 50-15, which is a delay circuit for digital signals, and a delay circuit 50-30
can be easily realized using a D-type flip-70 tube circuit. Maji, differential cycle N 261ti 1/ I-Ts =
(lZ-1) It is realized by the % KMK circuit 50-30 and the adder 50-31. Figure 6 is a characteristic diagram showing the frequency spectrum distribution characteristics of the digital signal output in Figure 5, that is, A according to the present invention.
The output noise frequency spectrum distribution characteristics of the /D converter are shown. However, fs=2048KHz. 0 dB=lVop, spectral width=500Hz
This is the same condition as in Figures 8 and 9 above. Comparing FIGS. 6 and 9, it can be seen that the noise level in the low frequency region is significantly reduced. With the S/N characteristics of the example shown in Figure 7 and Figure 1g5,
S characteristics of an uninvented A/D converter? The characteristic diagram shown is Ruru. The S/N characteristic shown in Fig. 7 is fs=2048KHz
, fBW=16 KHz, the horizontal axis represents the input signal amplitude level, and the vertical axis represents the rt S/N ratio. As is clear from the S characteristic ηλ shown in FIG. 7, the S/N ratio changes linearly with the input signal amplitude level. Due to this characteristic, general linear 15 bit A/D
It is almost the same as the converter. In addition, the calculation formula 1 mentioned above
9. The S/R ratio obtained was 90.8 dB, but this seventh
It can be seen that the adB input level/N ratio is almost the same as shown in the figure. [Effects of the Invention] As explained above, according to the present invention, by performing multi-stage quantization processing using the outputs of a plurality of quantizers, the total noise level in the low frequency band can be significantly reduced. It has the advantage of being able to obtain very high S-characteristics in a sufficiently low signal frequency band compared to the above. In addition, since it is possible to process multiple quantizer outputs in 1J in parallel, high-speed processing is possible and a high sampling frequency fs can be achieved.This high f3 increases the S/N improvement effect and improves the input signal bandwidth. There is an advantage that the cutoff frequency fc of the aliasing prevention and filter placed before the limiting A/D converter can also be designed to be high. Furthermore, a filter with a high cut-off frequency fc can have the advantage of being able to be economically mounted on an integrated circuit, since the resistive elements and capacitive elements used in the filter can be completely downsized. In addition, the quantizer resolution is 1 to 2 bi which can achieve high linearity without depending on the element accuracy.
High S/N characteristics can be achieved even with a low resolution of t, and the relative accuracy of multiple quantizer outputs can be easily realized on an integrated circuit, so high precision elements are not required. It also has the advantage of being able to be manufactured economically without post-processing such as fine adjustment after manufacturing, so the practical effects are extremely large. Furthermore, as is clear from the embodiment shown in FIG. 5, a digital filter is required to remove components outside the signal band, although the scale of the analog circuit is very small. And, although the circuit scale of digital filters is not small,
As integrated circuits become more and more miniaturized, the degree of integration of analog and digital circuits has increased, making it possible to reduce the chip area. When integrating an A/D converter and a filter on the same chip, conventional iA/D converters and filters are integrated on the same chip.
An analog circuit filter is required before the D converter.
Most of the circuits are analog, whereas in the present invention the filter is also a digital circuit, so there are very few analog circuits. Therefore, the present invention is extremely effective in that it can realize a compact and economical high-precision A/D converter in a manner suitable for integration. As described above, the present invention has great effects compared to conventional A/D converters. This is a unique oversampling analog/digital R converter that achieves accuracy t''.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図に本発明によるオーバーサンプリング形アナログ
・ディジタル変換器の一実厖例上水すブロック図、第２
図は本発明の他の実施例を示すブロック図、第３図は本
発明に用いる積分回路の具体的構成例七示す回路図、ホ
４図は不発明の更に他の実施例を示すブロック図、第５
図ｔａ、！４図の具体的榊成例を示す回路図、第６図お
工び第７図は本発明によって得らｎるＡ／Ｄ変換器の出
力雑音周波数スペクトル分布特性お工びＡ／Ｄ　ｆ換器
のＳ／Ｎ特性を示す特性図、第８図に本発明の説明に供
する量子化雑音の周波数スペクトル分布特性を示す特性
図、第９図は従来のオーバーサンプリング凋Φ変換器の
出力雑音周波数スペクトル分布特性を示す特性図、第１
Ｏ図および第１１図はそれぞれ従来のΔ−Σ形オーバー
サンプ、リングＡ７／′Ｄ変換器の構成例を示すブロッ
ク図、第１２図は従来のＡ／Ｄ変換器の非線形誤差と出
力雑音周波数スペクトル分布特性の関係を示す説明図で
るる。 １３・・Ｏ・積分回路、１４・・・・量子化器、１５・
・・・遅延回路、１６・・・＠Ｄ、／Ａ変換回路、１７
．２０．２１・・・・７１１１Ｘ器、２２Φ・・・積分
回路、２３・・・・量子化器、２４・・・・遅延回路、
２５・・・・Ｄ／Ａ変換回路、２６・拳・・微分回路、
２７・・・・加算器、３０・・ｅ−加算器、３１・・・
俸積分回路、３２・・・・量子化器、３３φ・・・遅延
回路、３４・・・・Ｄ／Ａ変換回路、　３７　・・・・
微分回路、３８，３９・・・・加算器、４５．４６・・
・・積分回路。FIG. 1 is a block diagram of an actual example of an oversampling type analog-to-digital converter according to the present invention, and FIG.
Figure 3 is a block diagram showing another embodiment of the present invention, Figure 3 is a circuit diagram showing seven specific configuration examples of an integrating circuit used in the invention, and Figure 4 is a block diagram showing still another embodiment of the invention. , 5th
Figure ta,! Figure 4 is a circuit diagram showing a specific example of Sakaki construction, Figure 6 is a circuit diagram showing a specific example of Sakaki construction, and Figure 7 is a diagram showing the output noise frequency spectrum distribution characteristics of an A/D converter obtained by the present invention. Figure 8 is a characteristic diagram showing the frequency spectrum distribution characteristics of quantization noise used to explain the present invention, and Figure 9 is the output noise frequency of a conventional oversampling Φ converter. Characteristic diagram showing spectral distribution characteristics, 1st
Figure O and Figure 11 are block diagrams showing configuration examples of a conventional Δ-Σ type oversampling and ring A7/'D converter, respectively, and Figure 12 shows the nonlinear error and output noise frequency of a conventional A/D converter. This is an explanatory diagram showing the relationship between spectral distribution characteristics. 13..O.integrator circuit, 14..quantizer, 15.
...Delay circuit, 16...@D, /A conversion circuit, 17
．． 20.21...7111X unit, 22Φ...integrator circuit, 23...quantizer, 24...delay circuit,
25...D/A conversion circuit, 26.Fist...differentiation circuit,
27... Adder, 30... e-adder, 31...
Salary integration circuit, 32...quantizer, 33φ...delay circuit, 34...D/A conversion circuit, 37...
Differential circuit, 38, 39...Adder, 45.46...
...Integrator circuit.

Claims (1)

【特許請求の範囲】[Claims] 入力端子電圧と帰還電圧の差を入力とする積分回路と、
この積分回路の出力電圧をディジタル信号に量子化する
量子化器と、この量子化器出力のディジタル信号をディ
ジタル・アナログ変換器で変換したアナログ電圧値の電
圧を帰還信号とする手段と、前記ディジタル・アナログ
変換器出力から帰還電圧までと同じ処理を量子化器出力
のディジタル信号に対して行ったディジタル信号をルー
プ出力信号とする手段とを有しアナログ入力信号周波数
より十分に高いサンプリング周波数ごとに入力端子電圧
からループ出力信号を得る第１の量子化ループと、この
第１の量子化ループと同じ構成の量子化ループを合計Ｎ
個（Ｎ：２以上の整数）有し、前記第１の量子化ループ
の入力端子にアナログ入力信号電圧を印加しかつ第（ｎ
−１）の量子化ループの出力を入力端子に入力とする第
ｎの量子化ループ（ｎ：２からＮまでの整数）とを備え
、前記第１から第（ｎ−１）までのそれぞれの量子化ル
ープに含まれる積分回路の伝達特性の積と逆数の関係に
ある伝達特性を持つ微分回路に前記第ｎの量子化ループ
のループ出力信号を入力し、第２から第Ｎの量子化ルー
プの微分回路出力と前記第１の量子化ループのループ出
力信号を全て加算して得られる信号をディジタル出力信
号とするようにしたことを特徴とするオーバーサンプリ
ング形アナログ・ディジタル変換器。an integrating circuit whose input is the difference between the input terminal voltage and the feedback voltage;
a quantizer for quantizing the output voltage of the integrating circuit into a digital signal; a means for converting the digital signal output from the quantizer into an analog voltage value as a feedback signal;・Means for converting a digital signal obtained by performing the same processing on the digital signal of the quantizer output from the analog converter output to the feedback voltage as a loop output signal, at each sampling frequency sufficiently higher than the analog input signal frequency. A total of N
(N: an integer of 2 or more), applies an analog input signal voltage to the input terminal of the first quantization loop, and
- an n-th quantization loop (n: an integer from 2 to N) which inputs the output of the quantization loop (1) to the input terminal, and each of the first to (n-1) The loop output signal of the n-th quantization loop is input to a differentiating circuit having a transfer characteristic that is inversely related to the product of the transfer characteristics of the integrating circuits included in the quantization loop, and the loop output signal of the n-th quantization loop is inputted to An oversampling type analog-to-digital converter, characterized in that a signal obtained by adding together the differential circuit output of the above and the loop output signal of the first quantization loop is used as a digital output signal.