JPS61177560A

JPS61177560A - 高速の並列バス構造およびデ−タ転送方法

Info

Publication number: JPS61177560A
Application number: JP1413685A
Authority: JP
Inventors: レイモンド・スコツト・テトリツク; ジヨン・ビイーストン; ロバート・リーランド・フアーレル; アリレザ・サラビ; サドアーシヤン・バラチヤンドラン; エドウイン・エル・ジヤツクス，ジユニア; ステイーブン・デイ・カツセル
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1985-01-28
Filing date: 1985-01-28
Publication date: 1986-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は、ソースと複数の受信データ処理装置の間でデ
ータを転送する装置および方法に関するものであシ、更
に詳しくいえば、多重バス構造を用いてソースと複数の
データ処理装置および複数の周辺装置の間でバスに沿っ
てデータを転送するととに関するものである。

〔従来技術〕

コンピュータの分野においては、たとえばコンビエータ
のような複数のデータ処理装置と、複数のプリンタと、
複数のメモリなどとの間で、システムバスすなわちデー
タバスを介してデータと指令を転送することは、全く一
般的なことである。

データ処理装置は、メモリのアドレスに格納されている
命令を実行するプロセッサを通常含んでいる。処理され
るデータは、データ処理装置を他のデジタルハードウェ
アを相互に接続するバスを介して、入力装置／出力装置
によりシステムとの間で転送される。バスに結合されて
いるデータ処理装置の間のデータ転送の速度に対する共
通の制約は、データ処理装置の間で実際にデータの交換
が行われる前の指定された時間内に、所定の事象系列が
起ることを必要とするプロトコルすなわち「ハンドシェ
ーキング」制約である。

データ処理装置と、たとえば記憶装置と第２ののプロセ
ッサおよびディスクドライブ力どのような周辺装置との
間で、データのやシとシを行うために種々の方法が考え
られている。そのうちの１つでは、処理装置の記憶装置
と周辺装置の間で大量の情報を動かせるようＫする直接
メモリ転送を利用する。しかし、従来の直接メモリ転送
の欠点の１つは、直接メモリ転送ごとに何らかのプロセ
ッサの活動が必要なことである。転送をスタートおよび
ストップさせる各種の命令その他の信号が必要とされ、
しかもそれらの信号の発生には処理装置への割込みを必
要とする。複数のプロセッサを利用するデータ処理装置
においては、第１のプロセッサのメモリと第２のプロセ
ッサのメモリとの間における直接メモリ転送には、あい
まいさを避けるために、複雑なシステムプロトコルとア
ドレッシングとを必要とする。九とえは、第１のプロセ
ッサＡのローカルリソースメモリと第２のプロセッサＢ
のローカルリソースメモリの間の共通バスに沿うデータ
の転送には、第２のメモリをアクセスして、バスに沿う
第２のプロセッサの転送を開始させるために、第２のプ
ロセッサの機能への割込みを必要とするのが普通である
。また、第１のプロセッサのメモリと第２のプロセッサ
のメモリとの間のメモリアドレスの何らかの重なシ合い
のために同じ番号をつけられている場所における各メモ
リの内容に何らあいまいさがないようにするには、デー
タ転送プロトコルが複雑になる。

したがって、多数のプロセッサを有するデータ処理装置
においては、データ転送の効率を最高にするためには、
システムリソースの適切な割当ておよびアクセスが重要
であることは明らかである０〔概要〕本発明は、多数のプロセッサの間のデータおよびメツセ
ージの転送を最適にするために、かつ、システムリソー
スを各バスに結合の全ての装置へ秩序正しく割当てるた
めに、多重バス構造を含むデータ処理装置アーキテクチ
ャを提供するものである。本発明のバス構造は、汎用並
列バスと、通信プロトコルおよびデータ転送プロトコル
を定めるシステムインターフェイスを介して相互に接続
される特殊バスとを有する。

複数のデータ処理装置の間でデータを転送するための多
重バスシステム・アーキテクチャおよび改良したデータ
伝送方法が、本発明により開示される。本発明のバス構
造は、実際のデータ転送に先立って最少の「ハンドシェ
イク」を用いてデータおよびメツセージの交換を高速度
で行えるようにするために、データ処理装置と周辺装置
（それらをまとめて「エージェント（ａｇ＠ｎｔ）　ト
呼フｊとにする）を相互に接続する並列バスと直列バス
を含む。直列バスプロトコルおよび並列バスプロトコル
は、各通信エージェントに結合されているメツセージ制
御器により制御される。並列バスを介して行われるデー
タトラフィックに大きい影響を与えることなしに、ロー
カルメモリと第２の処理リソースをアクセスできるよう
に、ローカルバスがシステム内の処理エージェントに結
合される。

あるエージェントのローカルバスに結合されているリソ
ースに対する他のバスエージェントからの直接アクセス
も、・メツセージ制御器により制御される◇ ある要求バスエージェントが並列バスに沿うデータ交換
を開始することを希望したとすると、その要求バスエー
ジェントハ、ハス要求（ＢＲＥＱ）信号を表明し、それ
の独特のエージェント仲裁番号に対応するデジタルコー
ドを全てのシステムエージェントに結合されているＸ、
Ｏ，（識別）バスへ送る。バス要求エージェントの仲裁
番号が所定の最高優先度を有するのであれば、バス要求
エージェントは並列バスを使用できる。それから要求エ
ージェントはそれ自身のアドレスとともに応答エージェ
ントのアドレスをアドレス／データバス上に表明すると
同時に、応答エージェントへの指令を指令バス上に表明
する。データ交換を継続する用意ができた時に１要求エ
ージェントは要求エージェントレディ（ＲＥＱ　ＲＤＹ
）信号を表明する。

同様に、応答エージェントがデータ転送を続行する用意
ができた時に、応答エージェントは応答エージェントレ
ディ（ＲＥＰＬＹ　ＲＤＹ）信号を表明する。

両方のレディ信号が表明された時のみ、アドレス／デー
タバス上のデータが妥幽であると考えられる。ＲＥＱ　
ＲＤＹ　　信号と関連してサイクルの終シ（ＥＯＣ）信
号を表明する要求エージェントにょシ、データ転送動作
が終らされる。

本発明の直列バスを用いて、メツセージを別のエージェ
ントへ送ることを希望しているバスエージェントが、デ
ータメツセージを包み、直列バスが使用されていないこ
とを確認してから、そのデータメツセージを送る。メツ
セージを受けた応答エージェントは、その直列メッセー
ジニ続＜フレーム間期間中に確認応答（ＡＣＫ）信号を
送る。そのバスに沿う要求が衝突することが検出される
と、直列ハスエージェントが衝突再送仲裁サイクルを開
始する。その衝突再送仲裁サイクルにおいて、直列バス
の使用権が適当なやシ方で割付けられる。

本発明のローカルバスは、あるエージェントの第１のプ
ロセッサに１　ローカルメモリと処理リソースへの、高
速、広帯域幅の並列バスを与える。

データは、第１の（または第２の）プロセッサとローカ
ルメモリリソースの間で、ローカルバスプロトコルに従
って転送される。ローカルバス上の全ての事象は、第１
のプロセッサの内部クロックサイクルに合わせてクロッ
クされる。応答エージェントが、求められているデータ
動作（たとえば読出し動作または書込み動作）をバスク
ロックにより定められる速度で実行することができない
ものとすると、その応答エージェントは、ローカルバス
の状態と情報内容とを次のクロックサイクルの間不変の
まま保つことを要求する待期信号を表明する。待期信号
を使用するととＫよシ、待期信号が表明されている間に
遅延を導入することによって、応答エージェントが第１
のプロセッサよシも遅い速度で動作できるようＫする。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

以下に、複数のデータ処理装置の間でデータを、転送す
るための多重バスシステム・アーキテクチャおよび改良
したデータ転送方法について説明する。以下の説明にお
いては、本発明を完全に理解できるように、特定の数、
特定のバイト、特定のレジスタ、特定のアドレス、特定
の時間、特定の信号等について述べるが、本発明がそれ
らの特定の具体例に拘束されずに実施できることは、当
業者には明らかであろう。また、本発明を不必要に不明
確にしないために、周知の回路や装置はブロック図で示
すことにする。

まず第１図を参照して、本発明は、複数の処理装置（プ
ロセシングユニット）２５．２６と、包括的記憶装置３
０（または、たとえばプリンタ、ディスクドライブなど
のような他の装置）のような周辺装置とを含む。ここで
の説明のために１本発明のバス構造に結合されている全
てのデータ処理装置および全ての周辺装−〇ことを、ま
とめて「エージエン）　（ａｇ＠ｎｔｓ）　Ｊと呼ぶこ
とにする。

図示のように、処理装置２５．２６および包括的記憶装
置３０は、データ転送のために、並列バス３５および直
列バス３７により互いに相互接続される。各処理装置２
５．２６は、第１のプロセッサ４０．４１をそれぞれ含
む。それらの第１のプロセッサは、それぞれのバスイン
ターフェイス装置４４を介して並列バス３５と直列バス
３７に結合される。バスインターフェイス装置４４は、
後に詳述するようにＩ１０ロジック４６およびメツセー
ジ制御ロジック′５０を含む。図示のように、各処理装
置は、メモリ５４のようなローカルデータ処理リソース
へローカルバス５６を介して結合され、処理装置２５の
場合にはローカルバス５６を介してメモリ５４０はか第
２のプロセッサ５Ｔにも結合される。プロセッサ４０．
４１は、ローカルバスインターフェイス回路５８を介し
てメモＩＪ５４のようなそれぞれのローカルリソースに
結合される。

後で説明するように、本発明のバスアーキテクチャによ
り、メツセージをバスに結合されている全てのエージェ
ントの間で高速直列転送でき、デ−タをニジエンドの間
で高速並列転送することができる。更に、本発明のアー
キテクチャにより、各処理装置のためのローカルリソー
スを構成するローカルメモリ５４に格納されているデー
タのアクセスを含めて、バスエージェントの間でデータ
転送を行うためのプロセッサ割込みが最少になる。

ｔた、後で説明するように、データ転送を行うためには
最少のハンドシェイク動作だけが要求されるように、並
列バス３５と、直列バス３７、およびローカルバス５６
に対してのデータ転送プロトコルが定められている。第
１図には、バスに結合されている処理装置が２つだけ示
されているが、本発明の構造により、複数の処理装置と
、メモリ、ディスクドライブ、プリンタなどのような複
数の周辺装置を、ここで説明するバス構造の１つまたは
全てを用いて、相互に接続できることがわかるで多ろう
。

並列バス次に第３図を参照する。並列バス３５はアドレス／デー
タ線６０を含む。このアドレス／データ線６０は、ここ
で説明している実施例では、３２本のアドレス・データ
線（プラス４本のハリティ線）を有し、それらのアドレ
ス・データ線へはアドレスとデータが交互に多重化され
て与えられる０まだ、並列バス３５に結合されている各
エージェントがバス獲得のために独特のエージェント仲
裁１１号（アービトレーション・ナンバー）を伝えられ
るようにするエージェント仲裁１ｓ６２を含み、高優先
度線６４（これについては後で説明する）は全体的な仲
裁プロトコルとは無関係に各エージェントが並列バスの
使用権を獲得できるようにする。バスの使用権は、バス
ロックＩ！６９にバスロック信号を表明（アサート）す
ることにより保持でき、それにより他のエージェントを
バスの獲得がら効果的に閉め出す。また、エージェント
が並列バス制御を要求できるようにするためにバス要求
線（ＢＲＥＱ）　６６が設けられ、処理装置２５゜２６
が他のバスエージェントへ指令（コマンド）を伝えられ
るようにするために指令バス６８が設けられる。誤シ状
態を示すために異議１ｓ（イクセプション・ライン）７
０が設けられ、適切な同期をとシ、制御を行えるように
システム制御線７２が設けられる。

並列バス３５は、３種類のバスサイクルをサポートする
。それらのサイクルは、たとえば処理装置２５のような
あるエージェントの要求で開始される、「仲裁（アービ
トレーション）サイクルと、「転送（トランスファー）
」サイクルと、「異議（−イクセプション）」サイクル
とである。ここでの説明のために、仲裁サイクルは、並
列バス３５を専用的に制御する試みがあるエージェント
により行われる、並列バスサイクルとして定義される。

仲裁サイクルにより、１度にただ１つの要求エージェン
トが並列バス３５によりデータ転送サイクルを実行でき
るようにする０仲載サイクルが閉じると、ただ１つのエ
ージェント（たとえば処理装置２６）が、並列バスを利
用して、他のエージェントとの間でデータをやシと９で
きるようになる。

データ転送の処理中にシステム・エラーが起ることがあ
る。シスチムニ２−が起ると、異議サイクルが開始され
る。どのエージェントが次に並列バスの使用権を持てる
かを決定するために、現在性われている転送サイクル中
に他のエージェントが仲裁サイクルを行うことができる
ように、全部で３つの並列バスサイクルが重なり合って
一緒に実行される。

第２図に示されているように１メツセージ制御ロジツク
５０は、通常のバスにより、パンツアメモリ８２′に結
合されるメツセージ制御器８０と、バス制御器８４と、
直接メモリアクセス（ＤＭＡ　）インターフェイス８６
と、ＦＩＦＯポインタ８８とを含む。メツセージ制御ロ
ジック５０は、直列および並列バスプロトコルの実施と
、それぞれのバスへのアクセスを行うことと、並列（お
よび直列）バスに結合されている他のエージェントとメ
モリ５４の間でＤＭＡインターフェイス８６とローカル
バス５６を介して行うデータ転送とをとシ扱う０ここで
、処理装置２５が、包括的記憶装置３０に格納されてい
るデータを並列バス３５を用いてフェッチすることを、
求められていると仮定する。

処理装置２５は、それのバス制御器８４を介して、仲裁
サイクルを開始することにより、並列バス３５のアクセ
スを最初に行わなければならない。第５島図および第５
ｂ図に示す流れ図に最もよく示されているように、処理
装置２５内のバス制御器８４が、バス要求（ＢＲＥＱ）
線６ｆｔに現在表明（アサート）がされているか否かを
最初に決定する。処理装置２５が高い優先度要求を持っ
ていないと仮定すると、処理装置２５は、ＢＲＥＱ線６
６線表６がされなくなるまで待ってから、仲裁サイクル
の解決段階に入らなければならない。ＢＲＥＱ線６６線
表６がされていないと仮定すると、処理装置２５が、Ｂ
ＲＩ：Ｑ＠６６に表明をして、同時に、それの独特なエ
ージェント仲裁番号に対応するデジタルコードをエージ
ェント仲裁線６２へ与える（第４図および第５ａ図参照
）０並列バス３５に結合されている各エージェントのバ
ス制御器８４内の適切なロジックが、仲裁サイクルが開
始された後の一定数のクロックサイクル内で、最高の所
定優先度を有する（高優先度線６４に表明がされていな
いと仮定して）要求エージェントの仲裁番号を選択する
。他のエージェント、たとえば処理装置２６が並列バス
獲得を要求すると同時に別のエージェントがより高い優
先度の仲裁番号を有するものとすると、処理装置２５は
、データ交換の終りを示すサイクルの終り　（ＥＯＣ）
信号を、またはバスがアイドル状態になることを待たな
ければならない０同様に、前のバス使用エージェントが
バスロック線６９に表明をしていたとすると、並列バス
に結合されている全てのエージェントは、アクセスを行
う前に並列バスの表明解除（ロック解除）を待ち、自己
の仲裁番号をエージェント仲裁線６２上に表明するとと
Ｋよシ、バスをアクセスする試みを繰シ返えさなければ
ならない。

ここで説明している実施例においては、並列バス３５に
結合されているエージェントの間の優先度は、それぞれ
の仲裁番号により決定される０各エージェントは、バス
３５上の位置（「スロット」）に結合され、各スロット
位置に専用のｒＴＪビン線が結合される。電源が投入さ
れると、バスに結合されている中央サービスモジュール
（Ｃ８Ｍ）、（図示せず）によυ、エージェントスロッ
ト識別番号と独特の仲裁番号とが与えられる０中央サー
ビスモジユール（Ｃ８Ｍ）は、エージェントスロット識
別第号をエージェント仲裁線６２へ与え、そのスロット
識別番号を関連させねばならないエージェントに対応す
るＴピン線を低レベルに駆動する。Ｔピン線を低レベル
に駆動することＫよシ）そのエージェント内のレジスタ
にスロット識別番号が保持される。同様に、Ｃ８Ｍは、
独特の仲裁番号をエージェント仲裁線６２へ与え、仲裁
番号を関連させるべきエージェントに対応するＴピン線
を低レベルに駆動する。そのＴビン線を高レベルに駆動
することＫよ）仲裁番号が保持される。

ここで説明している実施例においては、仲裁線６２０１
本の状態は、仲裁線の残シの線上に表明されている数が
、エージェントスロット番号であるのか、または仲裁番
号に一致するのかを示す。この動作は、全てのエージェ
ントに、それぞれのスロット識別番号と仲裁番号とが割
付けられるまで、繰夛返えされる。処理装置２５．２６
のようなエージェントの間で、種々の優先度階層を定め
得ることが当業者には明らかであろう０処理装置２５が（それの仲裁番号により優先権を有する
ことにより）バスの使用権を得たとすると、処理装置２
５は、バスの使用権エージェントなって、ＢＲＥＱ信号
が表明解除（デアサート）のままである限シは転送が終
った後でも、バスの使用験を保持する。ＥＯＣ信号が検
出された時、またはバスが現在アイドル状態である時、
応答エージェントのアドレス（宛先（デスティネーショ
ン）アドレス）と、データがメツセージを含んでいるの
であれば更に処理装置２５のアドレス（ソースアドレス
）とに対応するデジタルコードを、処理装置２５はアド
レス／データバスへ与える。それと同時に、処理装置２
５は、応答エージェント（ここで説明している実施例に
おいては包括的記憶装置３０）により実行されるべき特
定の機能に対応するデジタルコードを、指令バスへ与え
る。第４図に示すように１処理装置２５のような要求工
−ジェフトが種々のアドレスコードと種々の指令コード
を並列バス３５へ与えると、指令バス線が実効的に分割
されて、要求エージェントと応答エージェントによシ種
々の確認応答信号を送ることができるようにする。要求
エージェント（ここで説明している実施例においては処
理装装置２５）によるアドレスと指令の付与により、「
要求段階」と呼はれるものが終る。ここで説明している
実施例においては、実際の要求段階は１クロツクサイク
ルの間だけ持続する。

要求段階が終ると、指令バス６８を構成する線が、第６
図に示すように再割付けされる。とくに、エージェント
の間でデータの転送を行うために要求されるハンドシェ
イクを完了するために、要求エージェントに５本の指令
線が割当てられ、応答エージェントに５本の指令線が割
当てられる。とくに、要求エージェント（ここで説明し
ている実施例においては処理装置２５）は、要求エージ
ェントレディ（ＲＥＱ　ＲＤＹ）信号を適切な指令線上
に表明することにより、要求エージェントがアドレス／
データバス６０上のデータを受ける用意ができているこ
とを、応答エージェントへ指示する。

同時に、応答エージェント（ここで説明している実施例
においては包括的記憶装置３０）が、応答エージエンレ
ディ（ＲＥＰＬＹ　ＲＤＹ）信号を表明（第７図参照）
、アドレスデータバス６０上のデータが妥当であシ、受
けることができることを要求エージェントに指示する。

したがって、並列バス３５のプロトコルは、アドレス／
データバス６０上のデータを妥当であると考えて保持す
る前に、応答エージェントレディ信号と要求エージェン
トレディ信号の表明を必要とする。その後に行われる応
答エージェントレディ信号と要求エージェントレディ信
号の表明解除（デアサーション）と再表明（リアサーシ
ョン）により、付加データパケットを並列バス３５を介
して要求エージェントと応答エージェントの間で送るこ
とができる（第４図）。

図示のように、それ以上のデータ送信が行われないとす
ると、要求エージェント（ここで説明している実施例に
おいては処理装置２５）が、ＲＥＱＲＤＹ信号の表明と
同時に、サイクルの終ｆｉ　（ＩＯＣ）信号を表明する
。ＥＯＣ信号の発生と送信によって現在の転送サイクル
の終シが、並列バス３５に結合されている他のエージェ
ントへ知らされ、バスの使用権の移転可能性が知らされ
る。第５ｂ図に最もよく示されているように、妥当なデ
ータが標本化されると、応答エージェント（ここで説明
している実施例においては包括的記憶装置３０）が、応
、答エージェントレディ信号により通常示されているそ
れのハンドシェイクの部分の間中に１データ転送の誤〕
（「異議」）を要求エージェントへ知らせることができ
る。要求エージェント（ここで説明している実施例にお
いては処理装置２５）によりその期間中に検出されたデ
ータ転送サイクルの誤シによって、次のクロックサイク
ルにおけるＥＯＣ信号の表明が行わされることにより、
それ以上のデータ転送を中断させ、前記仲裁サイクルを
うまく完了した任意の待機しているエージェントへバス
の使用権を与える。

以上の説明は並列バス３５に結合されている応答エージ
ェントから要求エージェントへのデータ転送を示すもの
であるが、要求エージェント（たとえば処理装置２６）
から応答エージェント（たとえば処理装置２５）へのデ
ータ転送が、第４図に示されているようなほぼ同一のプ
ロトコルに従うことがわかるであろう。というのは、本
発明の並列バスプロトコルが、データの保持を並列バス
から解除する前に、ＲＥＱ　ＲＤＹ信号とＲＥＰＩ、Ｙ
　ＲＤＹ信号の表明を単に要求するだけだからである。

したがって、本発明により、要求エージェントと応答エ
ージェントの動作速度を、同じ転送プロトコルを用いて
、異ならせることができる。

本発明のメツセージ制御ロジック５０により、並列バス
３５（および後で説明するように、直列バス）に結合さ
れているエージェントの間で、処理装置内の第１のプロ
セッサの割込みを最少限に抑えて、数多くのメツセージ
転送とデータ転送を行うことができる。たとえば、第１
のプロセッサ４０に割込む必要なしに、データを４０の
メモリへ転送でき、または専用リンースメモリ５４との
間でデータをやシとりできる。後で説明するように、あ
る特定のエージェントをメツセージ転送動作に含ませる
べきかどうかを決定するために、メツセージ制御ロジッ
ク５０内のメツセージ制御器８０が、データパケット内
で並列バス３５と直列バス３Ｔに沿って送られるメツセ
ージアドレスを調べる。ある特定のメツセージ制御器が
アドレスされるものとすると、そのメツセージ制御器は
、そのメツセージパケットに含まれている種類（タイプ
）フィールドを調べ、第１のプロセッサに対して求めら
れる必要な任意の割込みを行う。あるいは、割込みが求
められないとすると、リソースメモリ５４を外部要求エ
ージェントがアクセスできるようにするために、適切な
情報が直接メモリアクセス（ＤＭＡ　）インターフェイ
ス８６へ転送すれるＱ次に、メツセージ制御ロジック５０を用いるメツセージ
転送動作の流れ図を示す第８図を参照する。まず、処理
装置２６内の第１のプロセッサ４１が、処理装置２５に
よ）直接アクセスできるメモリスペースを転送すること
を希望していると仮定する。要求エージェント（処理装
置２６）がそれのメツセージ制御器８０へ「バッファ要
求」を発する。そのバッファ要求は、図示のように、宛
先の応答エージェントのアドレスに対応する宛先バイト
と、要求された特定の動作（この場合にはデーータ書込
み動作）に対応する指令「種類」バイトと、要求エージ
ェントの独特の識別番号に対応する識別バイトと、要求
エージェントによるアクセス対象のデータが格納されて
いるローカルデータアドレスを示すバイトと、オプショ
ンとしてのファイル名および長さバイトと、最後に任意
のデータ（データを転送するのであれば）とを含む。そ
れらのメツセージバイトは、ローカル内部バスｂに沿っ
て要求エージェントのメツセージ制御ロジック５０へ送
られる。その特定の要求エージェント（この例では処理
装置２６）のメツセージ制御器８０は、ローカルアドレ
スと長さ情報とをメツセージ制御ロジック５０のバッフ
ァメモリ８２またはＤＭＡ８６に格納する０メツセージ
制御器８０は、現在の要求を識別する独特の連絡転送番
号（Ｉ　Ｄ／Ｓ　）を含むバイトを、要求パケットへ更
に加える。メツセージ制御器８０は、バッファ要求パケ
ットを、第４図、第５ａ図、第５ｂ図、第６図および第
７図を参照して先に説明したデータ転送プロトコルを用
いて、バス制御器８４と並列バスとを介して応答エージ
ェント（この場合には処理装置２５）へ送る。応答エー
ジェントのメツセージ制御ロジック５０は、要求を応答
処理装置２５の第１のプロセッサ４Ｇへそのまま送る。

そのメツセージを受けた処理装置２５の第１のプロセッ
サ４０は、長さバイト「長さ−ＩＪ　Ｋよシ定められて
いる十分な長さを有する適切なメモリバッファを割付け
ることができるか否かを決定する。第１のプロセッサ４
０が要求されたメモリスペースを割付けると、バッファ
許可メツセージが発生される。そのバッファ許可メツセ
ージにおいて、種類バイトは、バッファ許可を識別する
独特のコードに対応する。また、ローカル応答エージェ
ントのアドレス場所は、割付けられたバッファ長（「長
さ−２」）とともに、指定される。そのバッファ長は、
応答エージェントが実際に割付けたメモリのサイズを示
す０この割付けられたメモリサイズは、要求エージェン
トにより要求されたメモリサイズとは、異なることがあ
る。最後に１連絡転送識別番号（Ｉ　Ｄ／Ｓ　）を示す
バイトが繰シ返えされる。そのバイトはある特定のバッ
ファ要求を個別Ｋｌｌ別する。それから、バッファ許可
データパケットが、ローカル内部バス２９に沿って応答
エージェントメツセージ制御器８０へ転送される。その
応答エージェントメツセージ制御器は、バッファのロー
カルアドレスと、連絡転送番号１０７Ｓ。

および長さ−２をＤＭＡ８Ｂに格納し、かつ図示のよう
に、連絡転送要求者番号（Ｉ　Ｄ／Ｒ）を、発生されて
いるバッファ要求バケツ）Ｋ加える。バッファ許可メツ
セージは、要求エージェントのメツセージ制御ロジック
５０へ転送される０メツセージ制御ロジツク５０は、そ
れからＤＭＡインターフェイス８６を使用することによ
り、応答エージェントへ転送すべきデータをフェッチし
て、そのデ−タをバス制御器８４へ送り、第４図、第５
図、第６図および第７図を参照して先に説明したプロト
コルに従ってそのデータを応答エージェントへ送ること
ができる。データ転送は、第８図に示すように、１つま
たはそれ以上のデータパケットで構成できる。

希望していたデータ転送が終ると、両方のエージェント
のためのそれぞれのメツセージ制御器８０は、全体的な
終了メツセージを発生することにより、転送が終了した
ことを要求エージェントおよび応答エージェントの第１
のプロセッサに知らせる。したがって、メツセージとデ
ータは、本発明のバス構造に結合されているエージェン
トの間で、第１のプロセッサの動作への割込みを最少限
にして転送でき、メツセージ制御ロジック５０により制
御されるデータ転送のための直接メモリアクセスを含む
ことができる。第８図に示されている以上説明したメツ
セージ転送動作は、直列バス３Ｔによっても利用される
ことに注意されたい。

第１図を参照して先に説明したように、本発明のバス構
造内の各エージェントは、前記並列バスはもちろん、ま
たは並列バスの代シに、直列バス３Ｔにより結合できる
。並列バス３５の構造と動作は、並列バスに結合されて
いるエージェント間で大量のデータを高速で転送させる
ために主として構成されるが、本発明の直列バスは、エ
ージェント間の高速かつ高効率のメツセージ転送のため
に主として構成される。ここで説明している実施例にお
いては、直列バス３７は、「ＳＤＡ」および「ＳＤＢ　
Ｊ　という記号で示されている線を有する２線直列リン
クを備えている。第９図に示すように、各エージェント
のメツセージ制御ロジック５０内のメツセージ制御器８
０は、種々のエージェントとの間で直列バス３７を介し
てメツセージのやシとシを行うための直列メツセージ制
御器１００を含む。直列バス３７の両方の線は、バス状
態検出器１１０に結合される。このバス状態検出器は、
３種類の基本的な信号出力を生ずる０直列バス３７から
受けた符号化されたデータは、キャリヤ’？？’ｉ信号
を示す信号とともに１デコーダ１１５へ送られる。後で
詳しく説明するように、バス状態検出器１１０は、直列
バス３Ｔを介して送られるメツセージの間で衝突が起き
たか否かの判定も行う。衝突検出線１１７がバス状態検
出器１１０から直列メツセージ制御ロジック１２４へ結
合される。との直列メツセージ制御ロジック１２４は、
後で説明するように、本発明の衝突再送仲裁サイクルを
制御する。

メツセージを直列バス３７によυ送ることができるよう
にするために、直列送信器１２８が、直列メツセージ制
御ロジック１２４と各直列！ｌ５ＤＡ　、　５ＤＢＫ結
合される。図示のように、直列バス３７を介して直列に
送るべきメツセージは、第２図に示されているメツセー
ジ制御ロジック５０内の他のメツセージ制御器８００回
路に直結されている内部メツセージ制御線（図示せず）
を介して、直列メツセージ制御ロジック１２４−Ｓｔず
与えられる０ここで説明している実施例においては、直
列バス３Ｔを介して送られるデータは、線ＳＤＡとＳ［
ｌＢにおいて位相が１８０度異なるようにドライブされ
る。更に、直列メツセージ制御ロジック１２４は、送る
べきメツセージを、ここで説明している実施例において
は、周知のマンチェスタ（Ｍａｎｃｈｅｓ−ｔ＊ｒ　）
符号化技術を用いて符号化する０ここで第１０ａ図を参
照して、バス状態検出器１１０は、受けた直列メツセー
ジから、符号化されたデータ信号と、衝突検出信号と、
キャリヤセンス信号とを発生する。希望によっては、バ
ス状態検出器１１０は、一対のｒＤＪ−ラッチ１３１（
同期のため）を含むことができる。それらのＤ−ラッチ
は、図示のように一対の類似のＤ−ラッチ１３２に直列
に結合される。第３の一対のｒＤＪ−ラッチ１３３が、
ラッチ１３２それぞれの出力端子と検出器論理回路１３
６とに結合される。線ＳＤＡとＳＤＢのためのＤ−ラッ
チ１３２の出力端子が、検出器論理回路１３６０入力端
子Ａ２．Ｂ２に結合される０同様に、Ｄ−ラッチ１３３
の出力端子が、検出器論理回路１３６０入力端子ＡＩ、
Ｂｌに結合される０検出器論理回路１３６または外部ク
ロックにより発生されたクロック信号（その周波数は典
型的には２０ＭＨｚ）により、全てのラッチは同時にク
ロックされる。Ｄ−ラッチ１３１，１３２，１３３を使
用することにより、線ＳＤＡとＳＤＢにおいて同時に受
けられる逐次データビットを比較できる。

本発明のバス状態検出器１１０により、直列バス３７に
沿って直列に送られた符号化されたデータをとシ出す簡
単な方法と、直列バス３Ｔに沿うメツセージの衝突を検
出する簡単表方法が得られる。

第１０ａ図および第１０ｂ図に示すように、バス状態検
出器１１０の衝突検出の（ＣＤ）ポートの出力を調べる
ととくよシ、直列データバスに沿うメツセージの衝突を
容易に検出できる。検出器論理回路１３６の全ての入力
ＡＩ、Ａ２．Ｂｌ、Ｂ２が低レベル（論理Ｏ）であると
すると、両方の線ＳＤＡと８ＤＢは低レベルに引き下げ
られておシ、それＫよシ、両方のデータ線がそれぞれの
エージェント内の各直列送信器１２８により位相が１８
０度異なるように通常ドライブされるから、衝突を指示
する。したがって、検出器論理回路１３６の全ての入力
Ａｌ　、Ａ２）Ｂｌ、Ｂ２が低レベルである唯一の場合
は、バスに沿う衝突の場合である。その理由は、設計に
より、線ＳＤＡに論理１が存在するには線ＳＤＲに論理
Ｏが存在することが必要だからである。同様に、直列バ
スのアイドル期間は、バス状態検出器１１０のキャリヤ
センス（ＣＳ）ポートの出力を調べることにより検出さ
れる。図示のように１バスのアイドル期間は、両方の線
ＳＤＡ、ＳＤＲが高レベル状態であることにより示され
る。バス状態検出器１１０の中ヤリャセンス（ＣＳ）ポ
ートは、論理０（低）信号を発生することによりアイド
ル状態を示す。

特定の論理状態についてのバス状態検出器１１０の動作
を説明したが、論理状態の他の組合わせも等しく使用で
きることがわかるであろう。

ここで第１１＆図を参照する。直列バス３Ｔに沿って送
られる全てのメツセージは、マンチェスタ符号化を行う
ために必要な同期（ｒ　５ｙｎｃＪ）前書き２００と、
それに続くバイト２１０とを含む。バイト２１０は宛先
エージェント（たとえば処理装置２６）のアドレスを構
成する。また、メツセージを送る発信元を識別するソー
スエージェントアドレス２２０が含まれる。「種類（タ
イプ）」バイト２２５が、エージェントの間で送られる
メツセージのキャラクタを識別する。種類指令の例には
、バッファ要求と、バッファ許可などが含まれる。種類
バッファ２２５の後には、特定の送信エージェントの独
特の識別番号に対応する識別（ＩＤ）バイト２３０と、
データフィールド２３５が続く。直列バス３７に沿って
誤シのない送信を行うために１メツセージは、周知の誤
シチェックＣＲＣ（１６ビツトＣＣＩＴＴ）コード２４
０で終る。エージェントの間で直列バス３７に沿って送
られる各メツセージの後に、ｒフレーム間スペース（イ
ンターフレームスペース）　Ｊ　（ＩＦＳ）と呼ばれる
無メツセージ送信期間が続く。ここで説明している実施
例においては、その無メツセージ送信期間は、約４バイ
ト時間を構成する。直列バス３７に沿って送られる全て
のメツセージは、受信エージェントにより、第１１　　
ｂ図に示されている確認応答メツセージ書式（フォーマ
ット）を用いて確認応答される。図示のように、確認応
答信号は、同期前書き２００と、それに続く簡単な確認
応答フィールド２６０とを含む。その確認応答フィール
ドは、希望により設けられるものであって、メツセージ
確認応答信号を表す独特のデジタルコードを含む。ここ
で説明している装置においては、確認応答フィールドは
使用されず、その代シに同期前書き２００と、それに続
くフレーム間スペース時間内のバスアイドル期間により
示される。ＩＦＳ時間内に、同期前書き２００　　とア
イドル期間の少くとも一方が検出されないとすると、誤
りがあると想定される。

次に第１２１図を参照して、直列バス３７に沿ってメツ
セージを送るために、メツセージ制御ロジック５０によ
り実行される一連の論理動作にりいて説明する。まず、
処理装置２５が直列バス３７を用いてメツセージを処理
装置２６へ送らなければなら麦いと仮定する。処理装置
２５は、バス状態検出器１１０のキャリヤセンス（ＣＳ
）出力ヲ調べるととにより、直列バス３７が現在使用さ
れているか否かをまず判定する。ここで説明している実
施例においては、直列バス３７に沿って送られるデータ
が無いと、線ＳＤＡとＳＤＲが共に高レベル状態を保つ
ことになる（第１０１図参照）。線ＳＤＡとＳＤＲとに
ついての検出器論理回路１３６によるナンド動作が、直
列バス３１にキャリヤ信号が存在しないことを示す低レ
ベル状態を示す。直列バス３７が使用されていないこと
を処理装置２５が判定すると、処理装置２５の直列メツ
セージ制御ロジック１２４が第１１ｍ図に示すメツセー
ジ書式を用いてメツセージを包み（ｅｎｃａｐｓｕＬａ
ｔａ）、そのメツセージを、直列送信器１２８へ送って
線ＳＤＡ、ＳＤＢ上に表明する。処理装置２５がそれの
メツセージを直列バス３７に沿って送ると、第１１ｂ図
に示す書式を用いているメツセージに続くフレーム間ス
ペースの間、処理装置２６からの確認応答メツセージの
受信を処理装置２５は待つ。そのフレーム間スペース（
ＩＦＳ）内に確認応答が受けられた仮定すると、それで
直列メツセージサイクルが終ったことになる。

処理装置２５が確認応答メツセージをフレーム間スペー
ス中に受けず、かつバス状態検出器１１０が直列バス３
Ｔに沿う衝突を検出しないとすると、処理装置２５は、
メツセージ種類バイト２２５で第２の送信を複製された
パケットとして識別のためフラッグビットをセットした
後、データ送信を繰シ返す。しかし、バス状態検出器１
１０が衝突を検出したとすると、処理装置２５（および
直列バス３Ｔに結合されている他のエージェント）が、
直列バス再送仲裁サイクルを開始する（第１２ｂ図、第
１２ｃ図および第１３区）。

データが直列バスに沿って送られる時の性質、すカわち
、データの位相が線ＳＤＡとＳＤＢに沿って逆にされる
ために、１つまたはそれ以上の送信ステーションの間の
衝突メツセージの合計が線ＳＤＡ。

ＳＤＲを低レベルにする。衝突の発生を検出すると、直
列バス３Ｔに結合されている全てのエージェントが「ジ
ャムサイクル」を開始する０そのジャムサイクルのはじ
ｔ＃）は、線ＳＤＡとＳＤＢを低レベルに駆動して、所
定のビット時間の問直列バスを「詰らせる（ジャムとす
る）」。そうするとエージェントはアイドル状態となっ
て所定時間バスの状態を調べて衝突を直すことができる
ようにし、妥当なジャムサイクルが起きたことを確かめ
るために付加期間（ＩＦＳに等しい）を待つ。ジャムサ
イクルが終ると、各送信ステーションが、所定の時間ス
ロット０番からＮ番の計数を、同時に開始する（第１３
図）。直列バス３Ｔに結合されている各エージェントに
は、それのメツセージを再送する期間である独特の時間
の１つが割付けられる。

第１３図に示すように、各時間スロットは、複数の副時
間スロット（０番からＭ番）に分割できる。

各副時間スロットには、直列バスに結合されている特定
のエージェントが関連させられている。その場合には、
それに関連する副時間スロットを有する時間スロットま
で計数した時に、全てのステーションはジャムサイクル
を再び開始し、第１の時間スロット（第１３図において
は時間スロット２番）内の副時間スロットの計数を開始
する。その結果、本発明の送信仲裁を、直列バス３Ｔに
結合されている数多くのエージェントに効率良く使用で
きる。第１３図は副時間スロットを使用することを示し
ているが、ここで説明している実施例′においては、た
だ１つのエージェントがある特定のスロットに割当てら
れるようにただ１つのレベルが使用される。

ここで、直列バス３７に沿ってエージエン）Ａとエージ
ェントＢとにより送られたメツセージの間で、衝突が起
きたと仮定する０その衝突を検出した後、直列バス３７
に結合されている全てのエージェントはジャムサイクル
を続け、時間スロット（ここで説明している実施例にお
いては、各時間スロット紘約８ビット時間を有する）の
計数を時間スロット０番から始める。ここで説明してい
る実施例においては、エージエン）Ａに時間スロット０
番が割付けられているｏしたがって、直列バス３７に結
合されている全てのエージェントは、エージエン）Ａが
それのメツセージを再送し終わるまで、時間スロットの
計数を停止する０エージェントＡが第１２図に示されて
いるプロトコルを用いてそれのメツセージを再送し終る
と、全てのエージェント拡、時間スロット１番から時間
スロットの計数を再び継続する。（第１３図に示す時間
スロット２番の場合のように副時間スロットが割付けら
れている場合には、特定の副時間スロットを割付けられ
ているエージェントがそれらのメツセージを送ることが
できるようにするために、休止してから、副時間スロッ
トが全てのエージェントにより同様にカウントダウンさ
れる。）シタがって、本発明の衝突再送仲裁プロトコル
は、直列ハス３７に結合されている各エージェントニ、
それがメツセージを送る所定の時間スロットを割付ける
ことを、はぼ決定する。この決定の仕方は、たとえば、
１つのエージェントが終局的にバスをアクセスするよう
に、再送信の前にあるランダムに重みづけられた時間を
、全ての送信エージェントが待つことを単に要求するｒ
　Ｅｔｈｅｒｎ＠ｔ　Ｊのような従来のＣ８ＭＡ／ＣＤ
グロトコル（米国特許第４゜０６３．２２０号）とは、
基本的に異なる。

本発明のローカルバス５６は、第１図に示されている処
理装置２５．２８のような処理装置内の任意の第１のプ
ロセッサのためのローカルメモリと処理リソースに対す
る高速・広帯域の並列バスを与える。ローカルバス５６
で行われる全ての情報転送には、要求エージェントと応
答エージェントが必要である。たとえば、典型的な要求
エージェントは、第１のプロセッサ４０、またはデータ
動作の実行において第１のプロセッサ４０のリソースと
して使用するためにローカルバス５６に結合される第２
のプロセッサ５Ｔである０同様に、ローカルバス５６に
沿う典型的な応答エージェントは、メモリリソース５４
である。したがって、ローカルバス５６により、第１の
プロセッサ４０というエージェントと、第２のアクセス
ｆ５７（もしローカルバス５ｇＫこれが結合されていれ
ば）というエージェントとの多重専用データ処理リソー
スである。ここで説明している実施例においては、最大
で２個の「要求エージェント」（プロセッサ）を１度に
ローカルバス５６に結合できる。

第１４図に示すように、ローカルバス５６は、アドレス
線３００と、指令？＃Ａ３１０と、データ線３１５と、
ローカルバス５６のためのプロトコルに従ってシステム
の制御を維持するための複数の制御線３２０とを含む。

第２の要求エージェント５７と第１の要求エージェント
４０（処理装置２５の場合）の間に、バス要求線（ＢＵ
Ｓ　ＲＥＱ）　３２５がローカルバスインターフェイス
５８（第１図）を介シて結合される。同様に、バス確認
応答（ＢＵＳ　ＡＣＫ）線３３０が、第２の要求エージ
エン）５７と第１の要求エージェント５Ｔと第４の要求
エージェント４００間で信号を与えてバス使用権の確認
応答を示す。ローカルバス５６を第１のプロセッサの内
部クロックと同期できるように１バスクロツク線３３５
が第１の要求エージェントに結合される。したがって、
全てのバス事象がバスクロック周期の整数倍で定められ
、各事象の開始と終了、またはそれの妥当性の持続時間
は、バスクロックの信号の縁部に対して定められた関係
を有する。

全てのバス転送動作は、「仲裁（アービトレーション）
」サイクル、「転送（トラ／スファ−）」サイクル、「
異議（イクセプション）」サイクルと呼ばれる３種類の
事象よシ成る。仲裁サイクルは、与えられた任意の時刻
には、１つの、そしてただ１つの要求エージェント（第
１のプロセッサまたは第２のプロセッサのいずれか）が
、ローカルバス５６に沿ってデータ転送の開始を許され
るようにするためのものである。ここで説明している実
施例においては、第２の要求エージェント５７による要
求が無い時は、第１の要求エージェント４０がローカル
バス５６の制御をまかされる。

したがって、第２の要求エージェント５１がローカルバ
スに結合されているものとし、ローカルバスが第２の要
求エージェントの制御の下に現在使用中である場合にお
いてのみ第１の要求エージェント４０は、仲裁サイクル
に入ることを必要とする（第１図に示す処理装置２６は
、それのローカルバスに第２のプロセッサを含まず、そ
れの第１のプロセッサがバス使用権のために決して仲裁
を行わなくですむことに注意されたい）。

次に本発明のローカルバス仲裁サイクルが示されている
第１５図を参照する０第２の要求エージエンド５７がロ
ーカルバス５６の使用を要求したとすると、それはバス
要求（ＢＵＳ　ＲＥＱ）信号をバス要求線３２５上に表
明（アサート）する。第１の要求エージェント４０は、
バス確認応答（ＢＵＳＡＣＫ）信号をバス確認応答線３
３０上に生ずることにより、第２の要求エージェントの
バス要求に確認応答する。それによυ、バス使用権が第
２の要求エージェント５７へ有効に移転される。それか
ら、要求されている特定のバス動作を開始させるために
、第２の要求エージェント５７は、適切なアドレス信号
と指令信号を、それぞれアドレス線３００と指令線３１
Ｇを介して、メモリ５４のようなローカルバスリソース
へ与エル。要求エージェント（プロセッサ）によるアド
レスおよび指令情報の表明は、「要求段階」と呼ばれ、
ここで説明している実施例においては、少くとも２クロ
ツクサイクル持続する。それから、応答エージェント（
たとえばメモリリソース５４）が、（「読出し」動作の
場合には）適切なデータをデータ線３１５上に表明する
。そのデータは、後述するプロトコルを用いて第２の要
求エージェント５７により受けられる。第２の要求エー
ジェントｓ　ｒ　ｈ、応答エージェントによる要求した
動作が終了した時に、バス要求線３２５上の表明解除（
デアサート）をすることによりバス使用権を第１の要求
エージェント４０へ譲シ渡す。

次に、本発明の待機（ＷＡＩＴ）信号の独特な使用を示
す第１６図を参照する。待機（ＷＡ　Ｉ　Ｔ　）信号は
、遅延クロックサイクルを導入することにより応答段階
を延長することを要求するために、ローカルバス５６に
結合されている全ての「応答」エージェントにより使用
できる。パイプライン処理が実行されると（現在のバス
動作の要求段階は先のバス動作の応答段階に重なシ合っ
ていると）、先のバス動作を行っている応答エージェン
トによる待機信号の表明によって、現在のバス動作の要
求段階を延長させることができる。第１６図に示すよう
に、第１のプロセッサ４０は、（アドレス線３００　　
と指令線３１０を用いて）ローカルバス５６に結合され
ている応答エージェントに対する要求を表明している。

先のバス動作にサービスしている応答エージェントが、
現在のバス動作の要求段階の第１のクロックサイクル中
に待機信号を表明している。これは、生のバス動作でサ
ービス中の応答エージェントが、現在のバスクロックサ
イクル中にアドレスおよび指令情報を受けることができ
なかったことを第１の要求エージェントに知らせる。要
求されたデータをアクセスして、そのデータラミーカル
バスに与えるために１アドレスされた応答エージェント
が付加時間を要求するものとすると、その応答エージェ
ントは、要求段階の最後のクロックサイクルにおいて待
機（ＷＡＩＴ）信号を表明せねばならない。要求エージ
ェントは、適切な数のアクセス遅延サイクルが導入され
るまで、待機信号の表明を続行せねばならない。ローカ
ルバス５６において遅延サイクルを効果的に与えるため
に待機信号を使用することは、第１のプロセッサ４０が
、たとえばローカルメモリリソース５４のアクセス時間
よシ速い速度で動作している場合には、一般的なもので
ある。というのは、ローカルバス５６が第１のプロセッ
サ４０と同じ速度でクロックされるからである。

第１６図に示すように、要求段階の第１のクロックサイ
クルにおける待機信号の表明により、更に付加される２
つのクロックサイクルの間、第１の要求エージェントの
要求段階が継続して表明される結果となる。したがって
、待機信号は、バス線の状態に遅延を実効的にさしはさ
むが、ローカルバスの標準的なプロトコルを変更するこ
とはない。ローカルバス５６上におけるあらゆる要求は
最少限２クロック周期の間表明されるが、応答エージェ
ントは、要求を受は死後の任意の時刻に、その要求に応
答できる。いいかえると、要求エージェント（第１のプ
ロセッサまたは第２のプロセッサ）が要求を依然として
表明をしていても、応答エージェントは要求の表明の後
１クロツクサイクルはど速く応答できる（零サイクル遅
延）０要求段階の第１のクロックサイクルの後（すなわ
ち、それの第２のクロックサイクル中）の待機信号の表
明は、その特定の要求段階には何の作用も及ぼさず、遅
延の導入によりその応答段階を延長することにより応答
段階に作用を及ぼすだけであることに気がつくであろう
。たとえば、第１６図に示すように、第１の要求エージ
ェントの第２のバス動作の要求段階が、前のバス動作の
応答段階を終了させるべきであったクロックサイクル中
に始まる。待機信号が前のバス動作の応答段階を更に１
サイクルまたはそれ以上のクロックサイクルだけ遅延さ
せたとすると、第２のバス動作の要求段階がそれに対応
して延長させられることになる。応答段階の第１のクロ
ックサイクル（要求段階の最後のクロックサイクル）中
に待機信号が表明されると、待機信号が応答エージェン
トにより表明解除をされるまで、応答エージェントの応
答が遅延させられる結果となる。ここで説明している実
施例においては、現在の応答エージェントが与えられた
バス動作の応答段階中に待機信号を表明する権利を有す
る。

第１７図は、応答段階中における応答エージェントによ
る待機信号の使用と、本発明の異議サイクルを示すもの
である０図示のように、第１の要求エージェントが、ア
ドレス線３００と指令線３１０において、要求（アドレ
スおよび指令情報）を表明している。第１のプロセッサ
の要求の第１のクロックサイクル中に待機信号は表明さ
れていないから、要求段階は最小限の２クロツクサイク
ルの間だけ持続する。応答エージェントは要求に応じて
応答段階の第１のクロックサイクル（要求段階の最後の
クロックサイクル）の間に待機信号を表明することによ
り、要求されたバス動作が待機信号が表明解除されるま
で実行されないことと、それに従って他の全ての機能が
遅・延させられることとを、全てのバスエージェントに
知らせる。ここで説明している実施例においては、第１
の要求エージェントにより読取られるデータを得るため
に応答エージェントは、ただ１サイクルのアクセス遅延
を要求し、それの応答をデータ線３１５に与えるのと同
時に待機信号の表明解除をする。応答段階中の待機信号
の表明解除により、ローカルバスに読出されたデータが
妥当であって標本化できること、または、要求エージェ
ントによりトライブされる「書込みデータ」が標本化さ
れて、応答エージェントにより書込み動作が終了させら
れることを、要求エージェントに知らせる。

第１７図に示すように１応答段階の第１のデータ転送期
間中に、出された要求段階に関連する任意の誤シまたは
異議を、応答エージェントは要求エージェント（プロセ
ッサ）に知らせなければならない。いいかえると、ここ
で説明している実施例においては、応答段階の第１のデ
ータ転送期間中には、要求に対するどのような異議（イ
クセプション）も報知される。要求段階の最後のクロッ
クサイクル中に待期信号が表明されない場合には、その
要求段階に対する異議がこの最後のクロックサイクル中
に報知される。第１７図に示すように、データに対する
異議は、データバス３１５にデータが加えられた直後の
クロックサイクル中に報知される。

第１８図および第２１図は、本発明による要求、データ
に対する異議ならびに「継続」異議プロトコルを示すも
のである。第１４図に示すように、制御線３２０がアド
レス誤１）　（ＡＥＲＲ）線とデータ誤１＞　（ＤＥＲ
Ｒ）線を含んでいる０それらの線はローカルバス５６上
の全てのエージェントに結合されている。前記したよう
に、たとえば第１のプロセッサという要求エージェント
４０により表明された要求段階に対する異議は、応答段
階の第１のデータ転送期間中に１要求エージェントへ報
知される。

同様に、データ線３１５へ与えられるデータに対する異
議は、そのデータを与えた直後のクロックサイクル中に
報知される。本発明においては、ローカルバスに沿って
バス動作を実行している要求エージェントへ、継続異議
はアドレス誤シ信号線（ＡＥＲＲ）を介して報知される
。ＡＥＲＲ信号は、データバスに与えられたデータは予
測された応答エージェントにより駆動されていないこと
を示し、かつ継続誤シ（すなわち、物理的境界（あふれ
）誤シ）が起きたことを実際には報知する０継続誤シは
、応答エージェントが各動作の後で応答エージェントの
データアドレスを増し、そのデータアドレスが応答エー
ジェントの許容アドレス範囲を超えるようなブロック転
送の場合に起ることがある。

その場合には、継続誤りが生じたことを、要求されたデ
ータが妥当であるべき期間中にＡＥＲＦｔ　１ｆｉＡＫ
表明をすることにより、応答エージェントは要求エージ
ェントに知らせる。したがって、そうでなければデータ
が妥当であるようなりロックサイクルと同時に全ての継
続誤りが報知される。継続誤りは、ブロック転送要求が
行われた場合に、ブロック転送を支持しない応答エージ
ェントにより報知することもできる。待機信号が表明さ
れたとすると、この期間はそれに従って遅延させられる
。

次に第１９図を参照して、与えられた要求エージェント
のバス動作の要求段階と、それに先立つバス動作の応答
段階との重なシ合いを許すことにより、ローカルバス５
６を「パイプラインｊ制御できる性能について説明する
。ここで説明している実施例においては、第１のプロセ
ツキ４０は、それの第１の要求段階を、アドレス線と指
令線上にドライブする。第１の要求エージェント（プロ
セッサ）４０は、第１のバス動作がブロック転送でなけ
れば、現在の要求段階が終了した直後にそれの第２のバ
ス動作を開始できる。第１のバス動作がブロック転送で
あれば、第１のバス動作の最後のデータ転送期間と予測
されるクロックサイクルまで、第２のバス動作の要求段
階を開始できないことがある。

第２０図は、第１の要求エージェント４０がローカルバ
ス５６をアクセスしておシ、第２の要求エージエン）５
７がバスアクセスを要求している場合を示すものである
。図示のように、第２のプロセッサ５７は、第１の要求
エージェントの要求段階中に、ＢＵＳ　ＲＥＱ線に表明
をする。第１の要求エージェントは、それの応答段階の
終シに続くクロックサイクルよシ早く、第２の要求エー
ジェントにローカルバスの使用権を譲シ渡さないことを
要求されている。図に示すように、第２の要求エージェ
ント５７の要求段階は、クロックサイクルを開始させ、
そのクロックサイクルに続いてＢＵＳ　ＡＣＫが第１の
要求エージェント４Ｇにより表明される。

第２０図は、第１の要求エージェント５７の応答段階が
終了した時に、第３の要求エージェント５７が線を第１
の要求エージェント（プロセッサ）４０へ譲るためのタ
イミングをも示している０図に示すように、第２の要求
エージェントがバスの使用権を第１の要求エージェント
へ譲ることができる最も早いクロックサイクルは、それ
の応答段階の最後のクロックサイクルに続くクロックサ
イクルである。これは、ＢＵＳ　ＲＥＱ信号の表明解除
をする第２の要求エージェント５７により達成される。

以後のクロックサイクルにおいては、第１の要求エージ
エン）４０は、ＢＵＳＡＣＫ信号の表明解除をしなけれ
ばならず、かつ新しいバス動作の要求段階を開始できる
。

第２０図に示す実施例においては、第２の要求エージェ
ントの応答段階の第１のクロックサイクル中に、応答エ
ージェント４０は待機信号を表明することＫよシ、付加
クロックサイクルの間データの表明を遅延させる０次の
サイクルにおける待機（ＷＡＩＴ）信号の表明解除は、
データ線に「読出された」データが妥当であって、要求
エージェントが受は表ければならないことを指示する０
待機信号は、第２の要求エージェントのバス動作の応答
段階に１クロツクサイクルを導入するためにも用いられ
る０待機制御信号に加えて、ローカルバス５６は、ＬＯＣＫ
のような他の制御線を含む０それらの制御線は、それを
介して相互に排他的なバス動作を行わせることができる
信号機構であるｏＬＯＣＫ信号は、要求エージェントに
よ）ドライブされ、かつローカルバス５６に結合されて
いる全ての応答エージェントによ）受けられる。ＬＯＣ
Ｋ信号は、与えられた任意の時刻にバスの使用権を有す
る要求エージェントにより表明されることができる。全
ての応答エージェントは、ＬＯＣＫ信号を監視しなけれ
ばならず、ＬＯＣＫ信号が表明されているバス動作に含
まれている応答エージェントは、非ローカルバスポート
をロックせねばならず、ＬＯＣＫ信号が表明されるまで
ロックを保持する。第１の要求エージェントと第２の要
求エージェントとに関連する相互に排他的なバス動作が
終了され、かつＬＯＣＫ信号が表明解除されるまで、自
己のバスの使用権を譲シ渡さないことは、第１および第
２の要求エージェントの責任である。第２２図に示すよ
うに、ＬＯＣＫ信号の作用は、与えられたバスエージェ
ントが、他の任意の要求エージェントによる応答エージ
ェントの当座の間の使用を許すことなしに、一連のバス
動作を応答エージェントに対して実行することを許す相
互に排他的な状態を求めることである。更に詳しくいえ
ば、ローカルバス５６が多重ボートをもつ応答エージェ
ントを有するものとすると、相互に排他的な機能が全て
の非ローカルバスポートの閉め出しを要求する。

以上、第１５〜２２図を参照してメモＩＪ　ＩＪンース
５４などからのデータの第１のエージェントまたは第２
のエージェントのデータのアクセスと受信について説明
したが、要求エージェント（プロセッサ）がメモリリソ
ース５４、プロセッサまたはその他のデータ処理装置へ
データを書込む場合にも同じデータ転送プロトコルを使
用できることがわかるであろう。書込み動作の場合には
、応答エージェントは、待機信号を用いることにより、
バッファを割付けて、データが受けられて誤シを調べら
れるように１バス状態に休止を導入できる。

書込み動作中にデータをドライブする要求エージェント
は、待機信号がそのクロックサイクルにおいて表明され
るならば、データのドライブを次のクロックサイクルま
で延長せねばならない（第２１図）０まとめ以上の説明に従って、本発明は、従来知られていなかっ
た独特なシステムデータバスアーキテクチャとデータ転
送プロトコルを提供するものであることが当業者には明
らかであろう。本発明はその並列バス３５により、バス
に結合されているエージェントの間で大量のデータを高
速で転送できるようにするものである。それに・は、た
とえは処理装置と、包括的記憶装置、またはその他のデ
ータ処理装置との間でのデータ転送を含めることができ
る。同様に、本発明はその直列バス３１にょ）、バス構
造内のエージェント間でのメツセージを効率良く転送で
き、それＫよシメッセージが並列バス３５を通ることを
無くす。更に、ローカルバス５６は、第１のプロセッサ
と複数のローカルリソースの間で、他のシステムバスの
利用できる帯域幅に衝撃を与えることなしにデータを転
送するための高速かつ広帯域喝の並列バスを構成する。

【図面の簡単な説明】

第１図は本発明を実施するためのデータ処理装置のブロ
ック図、第２図は本発明のメツセージ制御ロジックを構
成する主な部品のブロック図、第３図は本発明の並列バ
スを構成する各種の副バス構造を示す略図、第４図は並
列バスに結合されているエージェントの間のデータ転送
のための並列システムバスプロトコルを示すタイミンク
図、第５ａ図および第５ｂ図は応答エージェントからバ
スに沿ってデータを受けるために、並列バスに結合され
ている要求エージェントにょシ実行される一連の動作を
示す流れ図、第６図は要求段階と応答段階における制御
バスを構成する線を示す説明図、第７図はデータを要求
エージェントへ転送するために１並列バスに結合されて
いる応答エージェントにより実行される一連の論理動作
を示す流れ図、第８図は並列バスに沿う依頼されたメツ
セージ転送を示す説明図、第９図は本発明の直列バスに
沿ってメツセージを送るための直列メツセージ制御器を
構成する主な部品のブロック図、第１０息図は直列メツ
セージ制御器のバス状態検出回路を示す略図、第１０ｂ
図は検出器論理回路の動作説明図、筒口」図は本発明の
バス構造に結合されているエージェントの間でメツセー
ジを送るための本発明のデータを包む構造を示す線図、
第１１ｂ図は直列バスに沿うメツセージ転送を確認応答
するための直列バスにおいて使用される確認応答メツセ
ージ構造を示す線図、第１２ａ図は本発明の直列バスに
沿って送信エージェントにより実行される一連の論理動
作を示す流れ図、第１２ｂ図はメツセージ衝突を検出す
るために直列バスに沿うエージェントに同時に実行され
る一連の論理動作を示す流れ図、第１２ｃ図はメツセー
ジの検出と受信を行うために直列バスに沿うエージェン
トにより同時に実行される一連の論理動作を示す流れ図
、第１３図は本発明の直列バスにより使用される決定論
的な衝突再送仲裁のサイクルを示す線図、第１４図は本
発明のローカルバスを構成する各種の副バス構造を示す
略図、第１５図は本発明のローカルバスにアクセスする
ための仲裁サイクルを示すタイミング図、第１６図は待
機のローカルバスの使用を示すタイミング図、第１７図
は待機状態と異議状態でのローカルバス読出しアクセス
を示すタイミング図、第１８図はローカルバスブロック
転送および継続誤シ報知を示すタイミング図、第１９図
は第１の要求エージェントの制御の下にローカルバスが
機能するバス仲裁、パイプライン処理および待機を示す
タイミング図、第２０図はローカルバスが最初に第１の
要求エージェントの制御の下にあるローカルバス仲裁と
待機を示すタイミング図、第２１図はローカルバスブロ
ック転送状態と異議状態を示すタイミング図、第２２図
はＬＯＣＫ信号の制御の下におけるローカルバス相互排
他的動作を示すタイミング図である。２５．２６・・・・処理装置、３０・・Φ・包括的記憶
装置、３５・・・・並列バス、３Ｔ・・・・直列バス、
４０，４１・・・・第１のプロセッサ、４４・・・・イ
ンターフェイス装置、４６・・・−工１０ロジック、５
０・・・・メツセージ制御ロジック、５４・・・・メモ
リ、５６・・・高優先度線、６６・・・・バス要求線、
６８・・・・指令バス、６９・・・・バスロックＬ７０
−・・・異議線、Ｔ２・・・・システム制御線、８０・
・・・メツセージ制御器、８２・・・・バックアメモリ
、８４・・・ｅバス制御器、８６・・拳・直接メモリア
クセス（ＤＭＡ）インターフェイス、８８・・・・ＦＩ
ＦＯポインタ、１００・・・・直列メツセージ制御器、
１１０・・・・バス状態検出器、１１５・・・・デコー
ダ、１１Ｔ・・・・衝突検出線、１２４＠・・−直列メ
ツセージ制御ロジック、１２８・・・・直列送信器、１
３１，１３２，１３３・・−・Ｄ−ラッチ、１３６・・
・・検出器論理回路、３００・・Φ・アドレス線、３１
０・・・・指令線、３１５・・・・データ線、３２０・
・−・制御線、３２５−・・・バス要求線、３３０・・
ｅ・バス確認応答線、３３５・・・・バスクロック線。

Claims

【特許請求の範囲】

（１）アドレスおよびデータ情報を複数のデータ処理装
置（以下エージェントという）の間で送るためのアドレ
スデータ線と、指令線と、メッセージ制御器とを備え、前記指令線は、要求エージェントが指令により
識別されたデータ動作を続ける用意が整つていることを
応答エージェントに知らせる要求エージェントレディ（
ＲＥＱ　ＲＤＹ）信号と、前記応答エージェントにより
前記指令線へ送られて、前記応答エージェントが前記デ
ータ動作を続ける用意が整つていることを前記要求エー
ジェントへ知らせる応答エージェントレディ（ＲＥＰＬ
Ｙ　ＲＤＹ）信号とを送れるようにして、要求エージェ
ントから応答エージェントへ指令を送るためのものであ
り、転送すべき前記データは、前記ＲＥＱ　ＲＤＹ信号
と前記ＲＥＰＬＹ　ＲＤＹ信号の両方の信号が表明され
た時のみ、有効であると考えられ、それによりデータが
エージェントの間で高速で転送されることを特徴とする
複数のデータ処理装置の間でデータを転送するための高
速の並列バス構造。
（２）特許請求の範囲第１項記載の並列バス構造であつ
て、前記メッセージ制御器は、前記並列バスの使用を前
記エージェントの間で割付けるための仲裁手段を含むこ
とを特徴とする並列バス構造。
（３）特許請求の範囲第２項記載の並列バス構造におい
て、前記指令がひとたび送られると、前記複数の指令線
は前記要求エージェントと前記応答エージェントの間で
再割付けされ、それにより前記ＲＥＱ　ＲＤＹ信号と前
記ＲＥＰＬＹ　ＲＤＹ信号の送信を行えるようにするこ
とを特徴とする並列バス構造。
（４）特許請求の範囲第３項記載の並列バス構造におい
て、各エージェントのための前記メッセージ制御器は、
前記要求エージェントと前記応答エージェントの間で現
在の転送サイクルをこえてそれ以上のデータ転送を行わ
せることがない時に、サイクルの終り（ＥＯＣ）信号を
前記ＲＥＱ　ＲＤＹ信号と全体として同時に発生するた
めの手段を含むことを特徴とする並列バス構造。
（５）特許請求の範囲第４項記載の並列バス構造におい
て、前記仲裁手段は、バス要求（ＢＲＥＱ）信号を発生
し、かつ前記並列バス上で各エージェントに結合されて
いるバス要求線上に前記信号を表明するためのバス要求
信号発生器を含むことを特徴とする並列バス構造。
（６）特許請求の範囲第２項記載の並列バス構造におい
て、前記仲裁手段は、仲裁線上の各エージェントに対す
る独特の仲裁番号に対応するデジタルコードを送るため
の仲裁コード発生器を含み、各仲裁番号は前記並列バス
をアクセスするための相対的な優先度を示すことを特徴
とする並列バス構造。
（７）特許請求の範囲第６項記載の並列バス構造におい
て、前記バスに結合され、前記バスが付勢された時に、
前記エージェントへ前記特定のデジタル仲裁コードを与
えるサービスモジュール手段を含むことを特徴とする並
列バス構造。
（８）特許請求の範囲第６項記載の並列バス構造におい
て、高優先度信号を表明するエージェントが、前記特定
のエージェントの仲裁番号優先度とは無関係に、前記並
列バスをアクセスするように、前記仲裁手段は前記並列
バス上の各エージェントに結合されている高優先度線に
高優先度信号を送るための高優先度信号発生器を含むこ
とを特徴とする並列バス構造。
（９）特許請求の範囲第８項記載の並列バス構造におい
て、要求エージェントは、前記指令線上における前記応
答エージェントへの指令の表明とほぼ同時に、前記アド
レス／データ線上の応答エージェントのアドレスを表明
することを特徴とする並列バス構造。
（１０）特許請求の範囲第１項記載の並列バス構造にお
いて、前記応答エージェントが前記指令線上の前記指令
を受け、前記指令線が再割付けされた時に、データが前
記アドレス／データ線上に表明されることを特徴とする
並列バス構造。
（１１）特許請求の範囲第９項記載の並列バス構造にお
いて、前記データ転送が中断されるように、データ転送
の誤りが生じた時に、各エージェントに結合されている
異議線を介して異議信号を前記要求エージェントへ送る
異議信号発生器を含むことを特徴とする並列バス構造。
（１２）特許請求の範囲第１０項記載の並列バス構造に
おいて、前記要求エージェントの主プロセッサがメッセ
ージ要求を発生して、その要求を前記要求エージェント
の前記メッセージ制御器へ送り、前記並列バスで前記要
求を送るために前記要求エージェントは前記要求を包む
ことを特徴とする並列バス構造。
（１３）特許請求の範囲第１１項記載の並列バス構造に
おいて、前記包む動作は、特定のメッセージ要求を識別
する第１の連絡番号の付加を含むことを特徴とする並列
バス構造。
（１４）特許請求の範囲第１２項記載の並列バス構造に
おいて、前記包まれた要求は、前記応答エージェントの
前記メッセージ制御器により受けられ、内部バスに沿つ
て前記応答エージェントのプロセッサへ送られることを
特徴とする並列バス構造。
（１５）特許請求の範囲第１２項記載の並列バス構造に
おいて、前記応答エージェントの前記プロセッサは前記
受けたメッセージ要求に対する応答を発生し、かつその
応答を包む前記応答エージェントのための前記メッセー
ジ制御器へ前記応答を送り、特定の応答を識別する第２
の連絡番号の付加を含むことを特徴とする並列バス構造
。
（１６）並列バス上に要求エージェントと応答エージェ
ントを含む複数のデータ処理装置の間で多重バス構造に
よりデータを転送する方法において、前記各エージェン
トに結合されている指令線を介して指令を前記要求エー
ジェントから前記応答エージェントへ送る過程と、前記各エージェントに結合されているアドレス／データ
線を介してアドレス情報を前記要求エージェントから前
記応答エージェントへ送る過程と、前記要求エージェン
トにより送られた要求エージェントレディ（ＲＥＱ　Ｒ
ＤＹ）信号を第１の選択された指令線へ与える過程と、前記応答エージェントにより送られた応答エージェント
レディ（ＲＥＰＬＹ　ＲＤＹ）信号を第２の選択された
指令線へ与える過程と、ＲＥＱ　ＲＤＹ信号とＲＥＰＬＹ　ＲＤＹ信号の両方が
加えられた時だけ有効であると考えられるデータを前記
アドレス／データ線へ与える過程とを備え、それによりデータが前記エージェントの間で高
速度で転送されることを特徴とする並列バス上に要求エ
ージェントと応答エージェントを含む複数のデータ処理
装置（エージェント）の間での多重バス構造によるデー
タ転送方法。
（１７）特許請求の範囲第１６項記載の方法において、
前記データが前記アドレス／データ線に保持されなくな
ると、前記ＲＥＱ　ＲＤＹ信号と前記ＲＥＰＬＹ　ＲＤ
Ｙ信号は表明解除されることを特徴とする方法。
（１８）特許請求の範囲第１７項記載の方法において、
新しいデータが前記アドレス／データ線に与えられ、前
記ＲＥＱ　ＲＤＹ信号と前記ＲＥＰＬＹ　ＲＤＹ信号が
再び与えられた時に、付加データを前記要求エージェン
トと前記応答エージェントの間で転送できることを特徴
とする方法。
（１９）特許請求の範囲第１８項記載の方法において、
前記要求エージェントは、前記要求エージェントと前記
応答エージェントの間でそれ以上のデータ転送を行わせ
ることがない時に、サイクルの終り（ＥＯＣ）信号を前
記ＲＥＱ　ＲＤＹ信号と全体として同時に発生し、その
ＥＯＣ信号を選択された指令線へ与えることを特徴とす
る方法。
（２０）特許請求の範囲第１９項記載の方法において、
エージェントの間の前記並列バスのアクセスを仲裁する
過程を含むことを特徴とする方法。
（２１）特許請求の範囲第２０項記載の方法において、
前記仲裁過程は、要求エージェントによりバス要求（Ｂ
ＵＳ　ＲＥＱ）信号を発生し、そのＢＵＳＲＥＱ信号を
前記並列バス上の各エージェントに結合されているバス
要求線へ与える過程を含むことを特徴とする方法。
（２２）特許請求の範囲第２１項記載の方法において、
前記仲裁過程は、仲裁バス上の独特の仲裁番号に対応す
るデジタルコードを要求エージェントにより与えること
を含み、前記仲裁番号は前記並列バスをアクセスするた
めの相対的な優先度を示すことを特徴とする方法。
（２３）特許請求の範囲第２２項記載の方法において、
ある要求エージェントが、前記各エージェントに結合さ
れている高優先度線上の高優先度信号を表明することに
より、前記仲裁番号の優先度とは無関係に前記並列バス
をアクセスできることを特徴とする方法。
（２４）特許請求の範囲第２３項記載の方法において、
前記データ転送サイクルが中断されるように、データ転
送の誤りが生じた時に、前記応答エージェントは、異議
信号を発生し、その異議信号を各エージェントに結合さ
れている異議線へ与えることを特徴とする方法。