JPS61170910A - 書込み補償回路 - Google Patents
書込み補償回路Info
- Publication number
- JPS61170910A JPS61170910A JP1024185A JP1024185A JPS61170910A JP S61170910 A JPS61170910 A JP S61170910A JP 1024185 A JP1024185 A JP 1024185A JP 1024185 A JP1024185 A JP 1024185A JP S61170910 A JPS61170910 A JP S61170910A
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- JP
- Japan
- Prior art keywords
- circuit
- phase
- delay
- voltage
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気ディスク４＆置に用いられる書込み補償回
路に関する。
路に関する。
磁気ディスク装置、特にノ・−ドディスク装置において
は、データ続出し時の隣合うデータパルス間の相互干渉
によるピーク７フトの影響を低減する為に１書込み時に
予想されるピークシフト方向とは逆方向にデータパルス
をシフトさせる、いわゆる書込み補償が行なわれる。
は、データ続出し時の隣合うデータパルス間の相互干渉
によるピーク７フトの影響を低減する為に１書込み時に
予想されるピークシフト方向とは逆方向にデータパルス
をシフトさせる、いわゆる書込み補償が行なわれる。
従来の書込み補償回路は、このデータパルスのシフトに
ディレィラインを用い、データパルスは進み位相、位相
補償なし、遅れ位相用の各ディレィラインを通過した後
、選択回路でいずれかの位相補償された信号を選択し、
書込みデータノくルスとして出力して書込み補償を行な
うものであった。
ディレィラインを用い、データパルスは進み位相、位相
補償なし、遅れ位相用の各ディレィラインを通過した後
、選択回路でいずれかの位相補償された信号を選択し、
書込みデータノくルスとして出力して書込み補償を行な
うものであった。
しかし前述の従来技術では、遅延素子としてディレィラ
インを用いる為、高価となる。あるいは実装基板を小型
化する上で障害となる等の問題点を有する。
インを用いる為、高価となる。あるいは実装基板を小型
化する上で障害となる等の問題点を有する。
そこで本発明はこのような問題点を解決する為のもので
、その目的とするところは高い精度で、且つ集積回路化
が容易に可能で、実装基板な小型化し、低価格化に寄与
する＃込み補償回路を提供することにある。
、その目的とするところは高い精度で、且つ集積回路化
が容易に可能で、実装基板な小型化し、低価格化に寄与
する＃込み補償回路を提供することにある。
本発明の誓込み補償回路は、一定周波数の基準クロック
を第１の入力とする位相比較器と、該低域フィルタの出
力電圧を平滑する低域フィルタと、該低域フィルタの出
力電圧により制御され、リングオシレータを基本構成と
する電圧制御発掘器とからなり、該電圧制御発掘器出力
を該位相比較器の第２の入力として、該基準クロックと
同期した７工−ズａツクルーグ回路と、該電圧制御発掘
器と同様の回路構成を有し、該低域フィルタの出力電圧
により遅延量が制御される複数個の遅延回路と、該遅延
回路の複数個の出力のいずれかを選択する選択回路を備
え、該選択回路の出力を切り換えて、データ書込み時の
位相補償を行なうことを特徴とする。
を第１の入力とする位相比較器と、該低域フィルタの出
力電圧を平滑する低域フィルタと、該低域フィルタの出
力電圧により制御され、リングオシレータを基本構成と
する電圧制御発掘器とからなり、該電圧制御発掘器出力
を該位相比較器の第２の入力として、該基準クロックと
同期した７工−ズａツクルーグ回路と、該電圧制御発掘
器と同様の回路構成を有し、該低域フィルタの出力電圧
により遅延量が制御される複数個の遅延回路と、該遅延
回路の複数個の出力のいずれかを選択する選択回路を備
え、該選択回路の出力を切り換えて、データ書込み時の
位相補償を行なうことを特徴とする。
本発明の上記の構成によれば、フェーズロックループ回
路（以下ＰＬＬ回路と称す）は一定周波数の基準クロッ
クｆ０に同期するように低域フィルタの出力電圧を補正
し、電圧制御発掘器（以下これをＶＣＯと称す）の発振
周波数ｆｖｅｏけ常にｆｏと等しく保たれる。ＶＣＯは
リングオシレータを基本構成とするから、ＶＣＯの発振
周波数ｆｖａｏは上記リングオフレータの各段インバー
タの遅延回路で決まり、１段当りのインバータ回路の遅
延時間ｔｄけ、リングオフレータの段数をＮ段（Ｎは奇
数）とすると ｔｄ＝１／２Ｎｆｖｏｏ （
り式％式％ また同期状態では “°°＝′・ となる”ら（１）
、ｆ式は次式で表わすこともできる。
路（以下ＰＬＬ回路と称す）は一定周波数の基準クロッ
クｆ０に同期するように低域フィルタの出力電圧を補正
し、電圧制御発掘器（以下これをＶＣＯと称す）の発振
周波数ｆｖｅｏけ常にｆｏと等しく保たれる。ＶＣＯは
リングオシレータを基本構成とするから、ＶＣＯの発振
周波数ｆｖａｏは上記リングオフレータの各段インバー
タの遅延回路で決まり、１段当りのインバータ回路の遅
延時間ｔｄけ、リングオフレータの段数をＮ段（Ｎは奇
数）とすると ｔｄ＝１／２Ｎｆｖｏｏ （
り式％式％ また同期状態では “°°＝′・ となる”ら（１）
、ｆ式は次式で表わすこともできる。
ｔａ＝１７２Ｎｔｏ （２）式従っ
てｆｏを水晶発ｆＭ器のように非常に安定した発掘回路
から供給してやれば、上記のインバータ回路の遅延時間
ｔｄは極めて安定する。
てｆｏを水晶発ｆＭ器のように非常に安定した発掘回路
から供給してやれば、上記のインバータ回路の遅延時間
ｔｄは極めて安定する。
従って上記ｖｃｏを構成するリングオンレータの各段イ
ンバータ回路と全くその構成、４！ｉ性を同じくするイ
ンバータ回路に、ある信号を入力すると、その遅延量が ｔｄ′＝ｔｄ＝１／２Ｎｆｏ （３）式で与
えられ、電圧、温度等の変動に対して非常に安定した遅
延素子が実現できる。遅延量は例えば北記インバータの
段数を任意に設定する等すれば、種々に設定できること
は言うまでもない。
ンバータ回路と全くその構成、４！ｉ性を同じくするイ
ンバータ回路に、ある信号を入力すると、その遅延量が ｔｄ′＝ｔｄ＝１／２Ｎｆｏ （３）式で与
えられ、電圧、温度等の変動に対して非常に安定した遅
延素子が実現できる。遅延量は例えば北記インバータの
段数を任意に設定する等すれば、種々に設定できること
は言うまでもない。
書込み補償を行なうには、書込みデータパルスに進み位
相、位相補償なし、遅れ位相のいずれかの位相補正をす
る必要があるが、例えば上記インバータ回路の段数を２
段、４段、６段とした遅延回路を３回路用意すれば、容
易にこれを実現できる。例えばデータパルスなインバー
タ回路４段で遅延させた出力を位相補償なしの書込みデ
ータパルスと考えれば、２段の遅延の場合け１ ／ Ｎ
ｆ 。
相、位相補償なし、遅れ位相のいずれかの位相補正をす
る必要があるが、例えば上記インバータ回路の段数を２
段、４段、６段とした遅延回路を３回路用意すれば、容
易にこれを実現できる。例えばデータパルスなインバー
タ回路４段で遅延させた出力を位相補償なしの書込みデ
ータパルスと考えれば、２段の遅延の場合け１ ／ Ｎ
ｆ 。
の進み位相の書込みデータパルス、６段の場合は同様の
遅れ位相の書込みデータパルスとなる。各々の位相補償
されたデータパルスを選択回路で適宜切換えて出力する
ことにより書込み補償回路が実現される。
遅れ位相の書込みデータパルスとなる。各々の位相補償
されたデータパルスを選択回路で適宜切換えて出力する
ことにより書込み補償回路が実現される。
以上のように本発明の書込み補償回路は、ＰＬＬ回路の
自動追従機能を利用した遅延素子を用いており、集積回
路化するには適した回路構成である。
自動追従機能を利用した遅延素子を用いており、集積回
路化するには適した回路構成である。
第１図は本発明におけるブロック図であって、図中１は
一定周波数の基準クロックｆ０を第１の入力とする位相
比較器、２は位相比較器の出力を平滑する低域フィルタ
、３はＮ段のリングオシレータ構成のＶＣＯであり、そ
の出力を位相比較器の第２の入力としてＰＬＬ回路を構
成している。
一定周波数の基準クロックｆ０を第１の入力とする位相
比較器、２は位相比較器の出力を平滑する低域フィルタ
、３はＮ段のリングオシレータ構成のＶＣＯであり、そ
の出力を位相比較器の第２の入力としてＰＬＬ回路を構
成している。
４．５．６はＶＣＯを構成するりングオシレータの基本
となるインバータ回路と同一のインバータ回路を用いた
遅延回路であり、各々インバータ回路の段数を２Ｍ段（
Ｍ＝１．２．５・・・）ずつ異なるようにして遅延時間
を変えている。
となるインバータ回路と同一のインバータ回路を用いた
遅延回路であり、各々インバータ回路の段数を２Ｍ段（
Ｍ＝１．２．５・・・）ずつ異なるようにして遅延時間
を変えている。
７は選択回路でありデータパルス（ＤＡＴＡ）は遅延回
路４，５．６のいずれかを通過したものが制御信号ＳＯ
＋ ｓ、により選択され書込みデータパルス（Ｗ、Ｄ
）となる。
路４，５．６のいずれかを通過したものが制御信号ＳＯ
＋ ｓ、により選択され書込みデータパルス（Ｗ、Ｄ
）となる。
第２図は本発明におけるＶＣＯの一実施例であり、リン
グオシレータの段数ＮをＮ＝３とした場合を示している
。
グオシレータの段数ＮをＮ＝３とした場合を示している
。
トランジスタＴｒｌ”Ｔｒ４は低域フィルタの出力電圧
ＶＯＮτを ＶＰＤ−ｖＡ＝ｖｎ （４）式の関
係を保ってレベル変換するレベルシフト回路を構成して
おり、リングオシレータ部のＰ型トランジスタＴｒｙ
〜Ｔｒｙは（ＶＰＤ−ＭＡ）のゲート・ソース間電圧で
、またＮ型トランジヌタＴｒ６ 〜ＴｒＩ６ はＶＢ
のゲート・ソース間電圧で定まる電流源として働き、こ
の電流源でリングオシレータの各段インバータ回路の負
荷を充放電し、発憑周波数を決めている。ここで（４）
式の関係を保つ理由は、上記Ｐ型トランジスタとＮ型ト
ランジスタの各電流源の出力心流を同一とし、リングオ
フレータ部の各段インバータ出力の立上り時間、立下り
時間を均等にする為である。
ＶＯＮτを ＶＰＤ−ｖＡ＝ｖｎ （４）式の関
係を保ってレベル変換するレベルシフト回路を構成して
おり、リングオシレータ部のＰ型トランジスタＴｒｙ
〜Ｔｒｙは（ＶＰＤ−ＭＡ）のゲート・ソース間電圧で
、またＮ型トランジヌタＴｒ６ 〜ＴｒＩ６ はＶＢ
のゲート・ソース間電圧で定まる電流源として働き、こ
の電流源でリングオシレータの各段インバータ回路の負
荷を充放電し、発憑周波数を決めている。ここで（４）
式の関係を保つ理由は、上記Ｐ型トランジスタとＮ型ト
ランジスタの各電流源の出力心流を同一とし、リングオ
フレータ部の各段インバータ出力の立上り時間、立下り
時間を均等にする為である。
第１図のＰＬＬ回路は第１の入力ｆ。と第２の人力ｆｖ
ｅｏの位相差を検出し、ｆｖｅｏ：ｆ６ の同期状態を
保つように上記ＶＯＮＴを補正し、上記電流源を調整す
る。この時上記リングオシレータの各段インバータの遅
延時間は（２）式で与えられることになる。
ｅｏの位相差を検出し、ｆｖｅｏ：ｆ６ の同期状態を
保つように上記ＶＯＮＴを補正し、上記電流源を調整す
る。この時上記リングオシレータの各段インバータの遅
延時間は（２）式で与えられることになる。
第５図は遅延回路の一実施例であり、上記ＶＣＯと全く
同様のレベルラスト回路と、電流源を備えたインベータ
回路とから成り、本例では２段分のインバータ回路の遅
延時間を利用した場合を例に示している。各トランジス
タの特性は例えばＴｒｌｌは第２図におけるＴｒｌ と
同一とするというように１全てＶＣＯにおけるトランジ
スタと同一する。
同様のレベルラスト回路と、電流源を備えたインベータ
回路とから成り、本例では２段分のインバータ回路の遅
延時間を利用した場合を例に示している。各トランジス
タの特性は例えばＴｒｌｌは第２図におけるＴｒｌ と
同一とするというように１全てＶＣＯにおけるトランジ
スタと同一する。
集積回路化した場合は、各々の回路を隣接して配置すれ
ば、上記のような同一特性のトランジスタを容易に実現
できる。 −遅延回
路もｆｖｃｏ＝ｆ６となるように補正されたＰＬＬ回路
の低域フィルタの出力這圧ＶＯＮＴにより補正される為
、その遅延時間は電圧、温度等の影響を受けず極めて安
定したものとなる。また集積回路化した場合の製造条件
のバラツキに対しても同様に上記ＶＯＮＴで補正される
為、その影響を受けない。
ば、上記のような同一特性のトランジスタを容易に実現
できる。 −遅延回
路もｆｖｃｏ＝ｆ６となるように補正されたＰＬＬ回路
の低域フィルタの出力這圧ＶＯＮＴにより補正される為
、その遅延時間は電圧、温度等の影響を受けず極めて安
定したものとなる。また集積回路化した場合の製造条件
のバラツキに対しても同様に上記ＶＯＮＴで補正される
為、その影響を受けない。
またインバータ回路の段数を更に４段、６段とすること
により書込み補償に必要な進み位相、位相補償なし、遅
れ位相用の遅れ時間を設定できることは酌述の通りであ
り、これを選択回路で切換えて出力することにより、書
込み補償を行なうことができる。
により書込み補償に必要な進み位相、位相補償なし、遅
れ位相用の遅れ時間を設定できることは酌述の通りであ
り、これを選択回路で切換えて出力することにより、書
込み補償を行なうことができる。
以上述べたように本発明によれば、位相補償量が電圧、
温度等の変動の影響を受けず、極めて安定し、且つ高い
精度を有する書込み補償回路を比較的簡単な回路構成で
提供でき、また遅延回路にインダクタンス成分を必要と
しない為、容易に集積回路化することが可能である。例
えば磁気ディスク装置の制御用の集積回路やデータセパ
レート用集積回路上に、本発明による書込み補償回路を
付加し一体化することもｏＴ能であり、磁気ディスク装
置の制御基板の実装面積の低減や低価格に寄与する効果
がある。
温度等の変動の影響を受けず、極めて安定し、且つ高い
精度を有する書込み補償回路を比較的簡単な回路構成で
提供でき、また遅延回路にインダクタンス成分を必要と
しない為、容易に集積回路化することが可能である。例
えば磁気ディスク装置の制御用の集積回路やデータセパ
レート用集積回路上に、本発明による書込み補償回路を
付加し一体化することもｏＴ能であり、磁気ディスク装
置の制御基板の実装面積の低減や低価格に寄与する効果
がある。
第１図は本発明の書込み補償回路を示すブロック図であ
り、図中１は位相比較器、２は低域フィルタ、５は電圧
制御発掘器、４，５．６は各々データ書込み時の位相補
償量分だけ遅延時間の異なる遅延回路、７は選択回路で
あり、第２図は本発明における上記電圧制御発掘器の一
実施例を示した図、第５図は本発明における上記遅延回
路の一実施例を示した図であり、ＤＡＴＡは入力信号、
ＤＬＤＵＴはその出力信号である。 以上
り、図中１は位相比較器、２は低域フィルタ、５は電圧
制御発掘器、４，５．６は各々データ書込み時の位相補
償量分だけ遅延時間の異なる遅延回路、７は選択回路で
あり、第２図は本発明における上記電圧制御発掘器の一
実施例を示した図、第５図は本発明における上記遅延回
路の一実施例を示した図であり、ＤＡＴＡは入力信号、
ＤＬＤＵＴはその出力信号である。 以上
Claims (1)
- 一定周波数の基準クロックを第１の入力とする位相比較
器と、該位相比較器の出力を平滑する低域フィルタと、
該低域フィルタの出力電圧により制御され、リングオシ
レータを基本構成とする電圧制御発振器とからなり、該
電圧制御発振器出力を該位相比較器の第２の入力として
、該基準クロックに同期したフェーズロックループ回路
と、該電圧制御発振器と同様の回路構成を有し、該低域
フィルタの出力電圧により遅延量が制候される複数個の
遅延回路と、該遅延回路の複数個の出力のいずれかを選
択する選択回路を備え、該選択回路の出力を切り換えて
、データ書込み時の位相補償を行なうことを特徴とする
書込み補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024185A JP2525138B2 (ja) | 1985-01-23 | 1985-01-23 | 書込み補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024185A JP2525138B2 (ja) | 1985-01-23 | 1985-01-23 | 書込み補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170910A true JPS61170910A (ja) | 1986-08-01 |
| JP2525138B2 JP2525138B2 (ja) | 1996-08-14 |
Family
ID=11744806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024185A Expired - Lifetime JP2525138B2 (ja) | 1985-01-23 | 1985-01-23 | 書込み補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525138B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| KR100484133B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법 |
-
1985
- 1985-01-23 JP JP1024185A patent/JP2525138B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| KR100484133B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2525138B2 (ja) | 1996-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |