JPS61169940A - Multiple error correction - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来技術 り９発明が解決しようとする問題点 Ｅ、　　問題点を解決するための手段 Ｆ、実施例 Ｆｌ　多重エラー訂正（第１図） Ｆ　２．　　ハードウェア構成（第２図）Ｆ３．　ＦＣ
Ｃ拡張部（第３図） Ｆ４　デコーダ（第４図） Ｆ５、　多重工２−訂正の例 Ｇ０発明の効果 Ａ、産業上の利用分野 本発明はエラー訂正に関し、さらに詳しくいえば、使用
されているエラー訂正コードの能力以上のエラーを訂正
するための技術に関するものである。A. Industrial application field B. Summary of disclosure C0 Prior art 9 Problems to be solved by the invention E. Means for solving the problems F. Embodiment Fl Multiple error correction (Figure 1) F 2 ．． Hardware configuration (Figure 2) F3. F.C.
C Extension (Fig. 3) F4 Decoder (Fig. 4) F5, Multiple Processing 2 - Example of Correction G0 Effect of the Invention A, Industrial Application Field The present invention relates to error correction, and more particularly, This technology relates to a technique for correcting errors that exceed the capabilities of existing error correction codes.

Ｂ、開示の概要 以下に説明する多重エラー訂正の技術は多重ビット・メ
モリパッケージを用いたメモリシステムにおいて、ノ・
−ドエラーを有するメモリパッケージを識別することＫ
よって、使用されているエラー訂正コードの訂正能力以
上のエラーを訂正できるようＫしたものである。B. Overview of the Disclosure The multiple error correction technology described below is useful for memory systems using multi-bit memory packages.
- Identifying memory packages with de-errors
Therefore, K is set so that errors exceeding the correction ability of the error correction code being used can be corrected.

Ｃ１従来技術 ］ンピュータのメモリのサイズが大きくなる一方で、個
々のメモリセルが縮小化されてきたため、メモリに記憶
されたデータ中に訂正不能なビツトエラーが発生するよ
うになった。プログラムのオペレーションを停止したり
、メモリチップの交換を必要とするような偶発的なエラ
ーは、もはや許されない。こうしたビツトエラーには２
つのタイプ力する。１つはソフトエラー、もう１つはノ
・−ドエラーである。ソフトエラーは、外面的には、記
憶されたデータを反転するものであるつこの反転は突発
的な電気的ノイズや、場合によっては、いわゆるα線の
ような素粒子によって引き起こされる。個々のセルのサ
イズが小さくなるにつれて低いレベルのノイズが無視で
きなくなってくるので、それによって引き起こされるソ
フトエラーが問題となる。一方、ハードエラーはメモリ
チップの永続的な電気的障害である。したがって、メモ
リチップの設計者たちはそこに生ずるソフトエラーおよ
びハードエラーの両方を減らそうと努力してきた。しか
しながら、これら両タイプのエラーを完全になくすこと
はできなかった。実際、これらを全てをなくすのけ不可
能であると一般には考えられているう性能を犠牲にする
かまたはコストを犠牲にするかによって成るレベルよシ
上の信頼性が得られるにすぎない。C1 Prior Art] As the size of computer memory has increased and individual memory cells have been reduced in size, uncorrectable bit errors have begun to occur in data stored in memory. Random errors that halt program operation or require memory chip replacement are no longer tolerated. For these bit errors, 2
Power one type. One is a soft error and the other is a node error. On the outside, a soft error is an inversion of stored data, but this inversion is caused by sudden electrical noise or, in some cases, elementary particles such as so-called alpha rays. As the size of individual cells decreases, low-level noise becomes impossible to ignore, and soft errors caused by it become a problem. On the other hand, hard errors are permanent electrical failures of memory chips. Therefore, memory chip designers have endeavored to reduce both soft and hard errors that occur therein. However, both types of errors could not be completely eliminated. In fact, only a certain level of reliability can be obtained by sacrificing performance or sacrificing cost, which is generally considered impossible to eliminate altogether.

ソフトエラーおよびハードエラーの両方を解決する手段
は大規模なコンピュータメモリにおいてエラー訂正コー
ド（ＦＣＣ）を実現することである。エラー検出および
訂正の原理はハミングによって紹介された。最も一般的
なハミングコードでは、たとえば８ビツトのデータワー
ドは、選択されたハミングコードに応じて１３ビツトの
ワードにコード化される。デコーダはこの１３ビツトの
ワードを処理して、１３ピツト中の１ビツトエラーを訂
正してビツトエラーがあるかどうかを検出することがで
きる。このようなコードのことを、８ＥＣ／ＤＥＤ（学
−エラー訂正／２重エラー検出）という。こうしたコー
ドは、特Ｋ、単一ビツト出力を有するメモリチップに有
効である。たとえば、コンピュータが各バイトにつき８
ビツトのデータを含むような１６Ｋ（１６３４８）バイ
トのデータを有するとすれば、余分に５個のメモリチッ
プを備えた１３個の１６ＫＸ１のメモリチップを用いて
ハミングＳＥＣ／ＤＥＤ保護を行うと効果的である。ど
のメモリチップもエラー保護されたワードの各々につき
１ビツトしか関与しないから、このハミングコードは任
意のバイトに発生するランダムな１ピツトエラーを訂正
し、障害の生じたメモリチップを訂正することができろ
うもちろん、以上に示した１３ビツトのハミングコード
は、エラーがソフトエラーであるかまたはハードエラー
であるかにせよ、それを１つしか訂正できない。したが
って、１つのメモリチップの全てのロケーションにハー
ド的な障害があったときは、残りのメモリチップは１つ
の偶発的なソフトエラーに対する保護がなされない（た
だし訂正できないだけで検出は可能である）。以上に、
ＥＣＣのごく単純な例を示したが、ＦＣＣはその後も発
展を続けまた様々なものが実現されてきた。A solution to both soft and hard errors is to implement error correction codes (FCC) in large computer memories. The principles of error detection and correction were introduced by Hamming. In the most common Hamming codes, for example, an 8-bit data word is encoded into a 13-bit word depending on the Hamming code selected. The decoder can process this 13-bit word, correct a 1-bit error in 13 pits, and detect whether there is a bit error. Such a code is called 8EC/DED (science error correction/double error detection). Such a code is especially useful for memory chips with single-bit outputs. For example, if your computer uses 8 bits for each byte,
If you have 16K (16348) bytes of data, including bit data, it is effective to perform Hamming SEC/DED protection using 13 16Kx1 memory chips with 5 extra memory chips. It is. Since any memory chip involves only one bit for each error-protected word, this Hamming code would be able to correct a random one-pit error occurring in any byte and correct a faulty memory chip. Of course, the 13-bit Hamming code shown above can only correct one error, whether it is a soft error or a hard error. Therefore, if there is a hard failure in all locations of one memory chip, the remaining memory chips are not protected against one accidental soft error (although it can be detected, but not corrected). . more than,
Although we have shown a very simple example of ECC, FCC has continued to develop and various things have been realized since then.

そうした中で共通して言えることは、１つのワードにお
いてよりたくさんのエラーを訂正しようとすれば、その
チェックコードとしてそれだけ余分にビットが必要にな
るということである。The common thing among all of these is that the more errors in one word are corrected, the more bits are required for the check code.

ハミングコードおよびこれと類似のコードは、データワ
ードの各々のビットを異なるメモリチップで記憶する場
合のハードエラーの訂正に有益である。しかしながら、
メモリチップの密妾も絶えず高くなってきている。１メ
ガビツトおよび４メガピントの単一メモリチップも、ま
もなく商用化されるであろう。とけいっても、はとんど
のシステムでは１メガバイトおよび４メガバイトの記憶
装置は必要とされない。各データワードから１ピツトだ
けを記憶するように上記のような大規模のチップが使用
されるとしたら、このような容量の大きい記憶装置の出
現する可能性がある。しかしながら、大規模メモリチッ
プは、同じデータワードの複数のワードを記憶するよう
にして使用されると予想される。たとえば、１メガビツ
トのメモリチップは、各々同時にアクセスできる４つの
データボートを有するように適合させるのけ簡単である
。このメモリチップは、正しくけ、２５６に×４のメモ
リと呼ばれるだろう。８個の１メガビツト・メモリチッ
プで３２ビツトワード、２５６にの記憶装置が提供され
る。そうした高密変のメモリチップで構成された大規模
なメモリにはエラー保護の機能は欠くことができない。Hamming codes and similar codes are useful for correcting hard errors when each bit of a data word is stored in a different memory chip. however,
The price of memory chips is also constantly increasing. Single 1 megabit and 4 megabit memory chips will soon become commercially available. However, most systems do not require 1 and 4 megabytes of storage. Such large capacity storage devices could emerge if such large scale chips were used to store only one pit from each data word. However, it is anticipated that large scale memory chips will be used to store multiple words of the same data word. For example, a 1 megabit memory chip is easily adapted to have four data ports, each of which can be accessed simultaneously. This memory chip would be correctly called a 256 x 4 memory. Eight 1 megabit memory chips provide storage for 256 32 bit words. Error protection is essential for large-scale memories made up of such highly dense memory chips.

こうした大規模なメモリのソフトエラーは、１つまたは
わずかなメモリロケーションでランダムに発生するから
、それ程大きな問題にはならない。しかしながら、大規
模メモリのハードエラーは、このような多重ビット・メ
モリチップの場合、実に厄介な問題となる。というのは
、ノ・−ドエラーは単一ビットの出力ボートに限ったも
のではなくメモリハノケージに関連する全てのビットに
影響を及ぼすという場合が多いからである。上記のよう
な２５６ＫＸ４のパッケージでいうと、ノ・−ドエラー
が生ずれば同じデータワードにおいて同時に４つのエラ
ーが発生する可能性が高いつエラー訂正コードは多数の
エラーを処理するのに利用できるし、実際、１ワード中
のほとんどの任意の数のエラーを処理するエラー訂正コ
ードを作ることもできるが、前述の如く大規模な訂正を
遂行するには余分のビットが大量に必要となる。These large-scale memory soft errors occur randomly in one or a few memory locations and are not a major problem. However, large memory hard errors become a real problem for such multi-bit memory chips. This is because node errors are often not limited to a single bit output port, but affect all bits associated with the memory node. In the 256KX4 package mentioned above, if a node error occurs, there is a high probability that four errors will occur simultaneously in the same data word, and an error correction code can be used to handle a large number of errors. In fact, it is possible to create an error correction code that handles almost any number of errors in a word, but large amounts of extra bits are required to perform the large-scale corrections described above.

最近になって、多重ビット・パッケージにおけるハード
エラーを処理する優れた手法が開発された。このような
エラーはパッケージエラーと呼ばれ、パッケージエラー
に対して特別にあつらえたエラー訂正コードはパッケー
ジコードと呼ばれる。Recently, better techniques have been developed to handle hard errors in multi-bit packages. Such errors are called package errors, and error correction codes specially tailored for package errors are called package codes.

このようなコードは、多重・・−ドエラーがそのデータ
ワードのフィールド全体にわたってランダムに発生する
ものではないという現象に基づいている。すなわち、多
重エラーはそのデータワードのサブフィールド（パッケ
ージの出力によって定められるもの）に集中するという
現象に基づいている。これまでに説明した例でいえば、
こうしたパッケージコードは３２ピツトワードに発生す
る任意の４つのエラーを訂正することができる。とけい
っても、８つの４ビツト・サブフィールドのうちの１つ
に発生する４ビツトエラーを訂正するだけである。Such codes are based on the phenomenon that multiple errors do not occur randomly throughout the field of the data word. That is, it is based on the phenomenon that multiple errors are concentrated in subfields of the data word (defined by the output of the package). In the example explained so far,
Such a package code can correct any four errors that occur in a 32 pit word. However, it only corrects a 4-bit error that occurs in one of the eight 4-bit subfields.

したがってパッケージコードでもまだ十分に満足のいく
ものではない。たとえばＳＰＣ／ＤＰＤ（単一パッケー
ジ訂正／２重パッケージ検出）コードは、１つのパッケ
ージだけに発生するどんなエラーをも訂正し、且つ２つ
のパッケージに発生するエラーを検出することができる
。１つのパッケージにハード的な障害があったときけ、
残りのパッケージにエラーが発生すると（ソフトエラー
でもハードエラーでもよい）そのエラー状態が検出され
る。ただし、この場合は訂正はできない。Therefore, the package code is still not fully satisfactory. For example, an SPC/DPD (single package correction/double package detection) code can correct any errors that occur in only one package and detect errors that occur in two packages. If there is a hardware failure in one package,
If an error occurs in the remaining package (which can be a soft or hard error), the error condition is detected. However, in this case, corrections cannot be made.

つまり、ハード的な障害が１つあるだけで、ＳＰＣ／Ｄ
ＰＤコードによって提供される訂正機能が失われてしま
うのである。In other words, if there is just one hardware failure, the SPC/D
The correction functionality provided by the PD code is lost.

米国特許第３４４９７１８号は、特に磁気テープに適用
できるエラー訂正の方法を開示するものである。磁気テ
ープは１バイトを定める並列的なロケーションで並列的
なトラックを有する。トラックの１つすなわち並列的な
ビットの１つはチェツクビットとして使用され、これに
よりそのバイトの残りのピントに関するパリティを記録
する。U.S. Pat. No. 3,449,718 discloses a method of error correction that is particularly applicable to magnetic tape. Magnetic tape has parallel tracks with parallel locations defining one byte. One of the tracks, or one of the parallel bits, is used as a check bit, thereby recording the parity for the remaining focus of that byte.

このような複数のバイトがテープ上でさらに長いブロッ
クとして構成される０　１つのブロックの端のところに
は付加的に記録された幾つかのバイトがあって、これに
よりブロックのチェックを行う。These bytes are organized into longer blocks on the tape. At the end of a block there are additionally recorded bytes to check the block.

すなわち、ブロックチェックのビットはその前のデータ
およびチェックビットと矛盾するものであってはならな
い。パリティチェックビットは単一エラーを検出するだ
けで訂正はできない。この米国特許出願では、１つのブ
ロック内の全てのエラーは学−のトランクに発生すると
いう仮定が行われている。エラーは最初のトラックに発
生しているという仮定のもとにテープがＪみ取られる。That is, the block check bits must not conflict with the previous data and check bits. The parity check bit only detects a single error and cannot correct it. In this US patent application, the assumption is made that all errors within a block occur in the academic trunk. The tape is scanned with the assumption that the error occurs on the first track.

テープはバイトごとに読み取られてパリティエラーがチ
ェックされるっパリティエラーがそのバイト内で示され
ると、最初のトラックにおけるそのビットが反転される
。反転の可能性のあるデータとブロックチェックビット
との比較がなされるつ初めの仮定が正しければ、そのデ
ータは正しく、ブロックチェックビットはデータの正し
いことを示す。しかしながら初めの仮定が正しくないと
きは、その仮定は、全てのエラーは２番目のトラックに
発生しているという仮定に変更される。２番目のトラッ
クに反転を生じさせるパリティエラーを伴うデータがテ
ープから再読取りされる。このプロセスは、ブロックチ
ェックビットとの一致が得られるか、またはテープを読
み終えて各々のトラックがエラーをそれぞれ含むように
なるまで繰り返される。１９８２年７月、アイ・イー・
イー・イー−トランザクション−オン・コンピューター
ズ（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒｓ　）第Ｃ−３１巻第７号第５９６ないし
６０２頁の６メモリシステム用単−バイトエラー訂正／
２重バイトエラー検出コードと題するカネダらによる論
文（以下、文献（ａ）という）は、パッケージエラーを
検出するためのパッケージコードの１つの例を開示する
ものである。米国特許第３６２９８２４号および第４４
６４７５３号（以下、文献（ｂ）という）はパッケージ
コードおよびそのノ・−ドウエア構成を開示するもので
ある。米国特許第３６２９８２４号は、ＳＥＣ／ＤＥＣ
コードを用いて一方がハード的な障害である２重エラー
を訂正するものであシ、これに近いものに米国特許第４
３１９３５７号がある。誤りのあるワードの記憶ロケ−
ンヨンはスタックビットとしてチェックされるう新しい
シンドロームを計算しこれと誤りのあるワードに関する
シンドロームとを比較して、その一時的なエラーを見つ
ける。The tape is read byte by byte and checked for parity errors; if a parity error is indicated within that byte, that bit in the first track is inverted. If the initial assumption made when comparing potentially inverted data and block check bits is correct, then the data is correct and the block check bits indicate that the data is correct. However, if the initial assumption is incorrect, the assumption is changed to the assumption that all errors are occurring on the second track. The data is reread from the tape with a parity error causing an inversion in the second track. This process is repeated until either a match is made with the block check bits or the tape has been read so that each track contains an error. July 1982, I.E.
IEEE Transactions on Co.
single-byte error correction for memory systems /
A paper by Kaneda et al. entitled Double Byte Error Detection Code (hereinafter referred to as document (a)) discloses one example of a package code for detecting package errors. U.S. Patent Nos. 3,629,824 and 44
No. 64753 (hereinafter referred to as document (b)) discloses a package code and its hardware configuration. U.S. Patent No. 3,629,824 is issued by SEC/DEC
It uses a code to correct double errors, one of which is a hardware failure.
There is No. 319357. Memory location of erroneous words
The system calculates a new syndrome that is checked as a stuck bit and compares this with the syndrome associated with the erroneous word to find the temporary error.

１９７１年９月、アイ・ビー・エム・テクニカル・ディ
スクロージャーｅプレテン（ＩＢＭＴｅｃｈｎｉｃａｌ
　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　）第１４
巻第４号第１３４２頁の゛２重エラー訂正″と題する論
文は単−工２−訂正（ＳＥＣ）コードを用いて単一エラ
ーが１つだけ残るようになるまで一連のビットを連続的
に反転することによって２重エラーを訂正する手法を開
示するものである。革−エラーが１つだけになれば、こ
れはＳＥＣコードで訂正することができる。しかしなが
らこの手法はエラーの局在性を提供するものではない。September 1971, IBM Technical Disclosure e-Present (IBM Technical Disclosure)
Disclosure Bulletin) No. 14
Volume 4, No. 1342, the paper entitled ``Double Error Correction'' uses a single-engine two-correction (SEC) code to sequentially correct a series of bits until only one single error remains. This method discloses a method for correcting double errors by inversion. Once there is only one error, this can be corrected with an SEC code. However, this method does not address the locality of the error. It is not provided.

しかも、１つの正しいビットを反転すれば３つのエラー
を発生し、これをＳＥＣコードが必ずエラーとして検出
してしまう。Moreover, inverting one correct bit will generate three errors, which the SEC code will always detect as errors.

米国特許第４１３９１４８号はＳＥＣコードで２重エラ
ーを訂正する手法を開示するものである。US Pat. No. 4,139,148 discloses a technique for correcting double errors in SEC codes.

単一エラーを検出するたびＫ、そのエラーを訂正するの
に使用するシンドロームを記憶する。もし引き続いてそ
の同じワードで２重エラーが検出されたときは、前に記
憶したシンドロームを用いて１つのエラーを訂正する。Each time we detect a single error, we store the syndrome used to correct that error. If a double error is subsequently detected in the same word, the previously stored syndrome is used to correct the single error.

１９８０年５月、アイ・ビー・エム・ジャーナル・オプ
・リサーチ串アンド・デベロプメント（ＩＢＭ　　Ｊｏ
ｕｒｎａｌ　ｏｆＲ，ｅｓｅａｒｃｈ　ａｎｄ　Ｄｅｖ
ｅｌｏｐｍｅｎｔ　）第２４巻第３号第３９０ないし３
９７頁のパメモリンフトエラー問題に対するシステムの
解決策″と題する論文は同時的に発生するハードエラー
およびノットエラーの問題について論じている。エラー
の°サブクラスに適用可能な１つの解決策は、読取りデ
ータを補数化しそれをもとのメモリロケーションに記憶
しその補数化されたデータを再読取りしそれを再補数比
することである。・・−ド的な障害およびデータの組合
せによっては、この補数化および再試行の手法でノ・−
ド的な障害が解決されることもある。In May 1980, IBM Journal Op Research and Development (IBM Jo
urnal ofR, search and Dev
elopment) Volume 24 No. 3 No. 390-3
The paper entitled ``A System Solution to the Paddle Lift Error Problem'' on page 97 discusses the problem of simultaneous hard and knot errors. One solution applicable to the °subclass of errors is The process is to complement the data, store it in its original memory location, reread the complemented data, and recomplement it. -
In some cases, physical obstacles can be resolved.

米国特許第４９４９２０８号もこの補数化および再試行
を用いたエラー訂正の技術を開示するものである。US Pat. No. 4,949,208 also discloses an error correction technique using complementation and retry.

Ｄ３発明が解決しようとする問題点 前述の如く、たとえばＳＰＣ／ＤＰＤコードはハード的
な障害が１つあるだけでその訂正機能が失われてしまう
等、一般的に多重ビット・メモリパッケージによるメモ
リにおける多重エラーに関する訂正の技術は満足のいく
ものではない。Problems to be solved by the D3 invention As mentioned above, for example, the SPC/DPD code loses its correcting function even if there is one hardware failure. Correction techniques for multiple errors are not satisfactory.

したがって本発明の目的はデータワードにおける多重エ
ラーを訂正することにある。It is therefore an object of the invention to correct multiple errors in data words.

Ｅ７問題点を解決するための手段 この目的を達成するため、本発明の多重エラー訂正方法
は、ｂビットのサブワードを複数有するエラー訂正符号
化されたｎビツト・コードワードにおける多重エラーを
訂正する方法であって、（ａ）データ源からｎビツト・
コードワードを受け取るステップと、（ｂ）受け取った
ｎビツト・コードワードにおける所定の分布を有するエ
ラーを所定数まで訂正するためｎビツト・コードワード
に対しエラー訂正処理を施し、所定数より多いエラーが
発生したときは訂正不能エラー信号を発生するステップ
と、（ｃ）障害のある少なくとも１つのｂビツト・サブ
ワードを識別するステップと、（ｄ）　２　’個の一意
的なりビットの組合せの１つを生成するステップと、（
ｅ）ｂビットの組合せの１つで、ｎピント・コードワー
ドのうちの識別されたｂビツト・サブワードを代用して
変更されたｎビツト・コードワードを生成するステップ
と、（ｆ）該変更されたｎビツト・コードワードに対し
エラー訂正処理を施すステップと、値）訂正不能エラー
があるときは異なるｂビットの組合せを生成して前記ス
テップ（ｅ）および（ｆ）を繰り返すステップと、より
成る゛ことを特徴とする。Means for Solving the E7 Problem To achieve this objective, the multiple error correction method of the present invention provides a method for correcting multiple errors in an error correction encoded n-bit codeword having multiple b-bit subwords. (a) n bits from the data source;
(b) performing an error correction process on the n-bit codeword to correct up to a predetermined number of errors having a predetermined distribution in the received n-bit codeword; (c) identifying at least one faulty b-bit subword; and (d) generating one of the 2' unique bit combinations. Steps to generate (
e) substituting one of the b-bit combinations for the identified b-bit subword of the n-pinto codeword to produce a modified n-bit codeword; and, if there is an uncorrectable error, generating a different b-bit combination and repeating steps (e) and (f). It is characterized by the following.

Ｆ、実施例 けじめに実施例の概略と共に本発明の詳細な説明する。F. Example The present invention will now be described in detail along with an outline of embodiments.

本実施例は、簡単にいえば、使用されるエラー訂正コー
ドで検出できるが訂正できないノ・−ドエラーを訂正す
るための再試行手法を拡張したものである。データワー
ドを読み取ってレジスタに記憶する。使用されるエラー
訂正コードはそのデータワードに作用して、訂正不能な
多重パッケージエラーを検出すると、上記もとの読み取
りワードを補数化してもとの同じロケーションに再記憶
する。この補数化されたワードを検索して再補数化し、
これにエラー訂正コードを適用する。これでなお訂正不
能エラーがあれば、１回目に補数化されたワードとレジ
スタにあるもとの読取りデータとをビットごとに比較し
て、どのパッケージにエラーが生じているのかを識別す
るウノ・−ドエラーのあるパッケージが識別されると、
１回目に補数化され検索されたワードにおける識別され
たパッケージのサブフィールドのビットを順次的に変更
する。このサブフィールドの変更されたワード全体を補
数化して、これにエラー訂正コードを適用する。この順
次的な変更は、このサブフィールドが記憶されたもとの
データと一致するようになるまで繰り返される。一致す
ればエラー訂正コードで他のサブフィールド（すなわち
他のパッケージ）Ｋ残っているエラーを訂正することが
できる５以上が本実施例の概略および本発明の詳細な説
明であるう以下、項目を分けて本実施例を詳述する０１
つのパッケージに生ずる任意の数のエラーを訂正しかつ
２つのパッケージに生ずるエラーを検出することのでき
るＳＰＣ／ＤＰＤ（革−パソケージ訂正７２重パッケー
ジ検出）コードを例にして、本発明の詳細な説明するう
このコードは前掲の文献（ａ）および（ｂ）に開示され
るような任意のＳＰＣ／ＤＰＤコードを使用することが
できろう補数化および再試行の技術を用いて、ノ・−ド
エラーを有する１以上のパッケージを識別するつＳＰＣ
／ＤＰＤコードで、そのパッケージ中の任意数のエラー
を検出することができるので、識別されたパッケージ中
にエラーが検出されないようになるまで、そのパッケー
ジに対してデータの可能な組合せを試す。正しくない組
合せがあればエラーとして検出される。正しい組合せが
卵つかると１エラーを含む残りのパッケージ中のエラー
をＳＰＣ／ＤＰＤコードでさらに訂正することができる
。Simply put, this embodiment is an extension of the retry technique for correcting node errors that can be detected but cannot be corrected by the error correction code used. Read a data word and store it in a register. The error correction code used operates on the data word and, upon detecting an uncorrectable multiple package error, complements the original read word and restores it to the same location. Search this complemented word and re-complement it,
Apply an error correction code to this. If there is still an uncorrectable error, UNO performs a bit-by-bit comparison of the first complemented word with the original read data in the register to identify which package is in error. − Once the package with the error is identified,
Sequentially changing the bits of the subfields of the identified package in the first complemented and retrieved word. Complement the entire modified word of this subfield and apply an error correction code to it. This sequential modification is repeated until this subfield matches the original stored data. If there is a match, the remaining errors in other subfields (i.e., other packages) can be corrected with the error correction code. This example will be explained in detail in 01
A detailed description of the invention takes as an example an SPC/DPD (Double Package Detection) code that is capable of correcting any number of errors occurring in one package and detecting errors occurring in two packages. This code uses complementation and retry techniques to eliminate node errors, which could be used with any SPC/DPD code as disclosed in references (a) and (b) cited above. SPC that identifies one or more packages with
Since the /DPD code can detect any number of errors in that package, it tries possible combinations of data for that package until no errors are detected in the identified package. If there is an incorrect combination, it will be detected as an error. Once the correct combination is found, errors in the remaining packages containing one error can be further corrected with the SPC/DPD code.

第１図を参照しながら、実施例の動作を説明するっデー
タワードはまずＳＰＣ／ＤＰＤコードに基づいてコード
化される（ステップ１００）。コード化されたワードは
、そのコード化によって生成されたチェックビットと共
にメモリの適切なロケーションＡに記憶される（ステッ
プ１０２）。Referring to FIG. 1, a data word is first encoded based on an SPC/DPD code (step 100). The encoded word is stored in the appropriate memory location A (step 102) along with the check bits generated by its encoding.

通常の処理でデータワードがメモＩＪ　Ｋ記憶されると
きはステップ１００および１０２が遂行される。In normal processing, steps 100 and 102 are performed when a data word is stored in memory IJK.

ロケーションＡはそのデータワードの識別子に応じて異
なる。Location A differs depending on the identifier of its data word.

然る後に、コンピュータはメモリの特定のロケーション
Ａに記憶されたこの情報を必要とする。Afterwards, the computer needs this information stored in a particular location A in memory.

コンピュータは指定されたロケーションＡからそのワー
ドを読み取る。読み取られたこのワードをワードＲ・と
する。特に指定しない限りは、ワードＲ２はデータビッ
トおよびそのチェックビットの両方を含むものとするう
読み取られたデータＲ１は、ハードエラーまたはソフト
エラーのため、指定されたロケーションにもともと記憶
されたワードと異なる場合があるつ枦み取られたワード
Ｒ１けレジスタＡおよびＣ（後出）にラッチする。以上
がステップ１０４である。読み取られたワードＲ７がエ
ラーを含まないか、または１つのパッケージだけのエラ
ーしか含まない場合は、ＳＰＣ／ＤＰＤコードで１つの
パッケージの全てのエラーを訂正できるから、訂正不能
エラーは存在しない。この場合、すなわちステップ１０
８で°゛いいえ″の場合は、読み取られたワードＲ１が
正しいかまたは訂正されたワードＲ１を使用できるので
、このアクセスは完了する（ステップ１１０）。以上の
プロシージャは通常のＥＣＣ処理である。The computer reads the word from the specified location A. Let this read word be word R. Unless otherwise specified, word R2 is assumed to contain both the data bits and their check bits; the read data R1 may differ from the word originally stored in the specified location due to hard or soft errors. The word R1 that has been stolen is latched into registers A and C (described later). The above is step 104. If the read word R7 contains no errors or only contains errors in one package, there are no uncorrectable errors since the SPC/DPD code can correct all errors in one package. In this case, i.e. step 10
If no at 8, the read word R1 is correct or a corrected word R1 can be used and the access is complete (step 110).The above procedure is normal ECC processing.

ＳＰＣ／ＤＰＤコードは異なる２つのパッケージにエラ
ーが存在するときけ、このような状態が存在するという
ことを示すことはできるが訂正はできない。３以上のパ
ッケージにエラーが発生するときけ、ＥＣＣけ訂正不能
エラーとしてその状態の標識を示すことができる場合も
ある。この状態の標識が訂正不能エラーとして示されな
いこともある。この時点でＥ”　ＣＣと呼ばれみ拡張さ
れたエラー訂正の第１段階が始まる。訂正不能エラーが
あるときは、読み取られたワードＲ１の値はレジスタＢ
にも記憶され（ステップ１１２）、Ｒ・が補数化される
（ステップ１１４）。補数化された値Ｒ１はメモリの指
定されたもとのロケーションＡＫもどして記憶する。直
ちに、この同じロケーションＡがレジスタＡＫＭみ取ら
れる。これがステップ１１８である。この検索された補
数化データをＷとする。この値は再び補数化される（ス
テップ１２０）。再補数化されたＷの値は、反転が２回
行われているから、Ｒ・の値に等しいけずである。When an error exists in two different packages, the SPC/DPD code can indicate that such a condition exists, but cannot correct it. When errors occur in more than two packages, the ECC may be able to flag the condition as an uncorrectable error. This condition may not be indicated as an uncorrectable error. At this point, the first stage of extended error correction, called E"CC, begins. If there is an uncorrectable error, the value of word R1 read is transferred to register B.
(step 112), and R. is complemented (step 114). The complemented value R1 is stored back at the specified original location AK in the memory. Immediately this same location A is taken in register AKM. This is step 118. Let this retrieved complemented data be W. This value is again complemented (step 120). Since the re-complemented value of W is inverted twice, it is a defect equal to the value of R.

メモリにハード的な障害があってそのビットに入力され
た値に関係なく出力値がノ・イまたはローに固定してし
まうと、ＷはＲ１と等しくならない。もともと検出され
たエラーの原因がソフトエラーなら、少なくともソフト
エラービットに対しては、２回の反転でもとの読取りワ
ードＲ１の値が再生成される。If there is a hardware failure in the memory and the output value is fixed at no or low regardless of the value input to that bit, W will not be equal to R1. If the originally detected error was caused by a soft error, two inversions regenerate the value of the original read word R1, at least for the soft error bits.

次にステップ１２４で、再補数化された検索データＷＫ
ＥＣＣコードを適用するつＥＣＣけワードＷがもとの読
取りワードＲ１と違っていてもワードＷを訂正すること
ができる。この状況は、たとえば、１つのパッケージに
値（００００）がモトもと記憶されておりその４ビツト
が全てハイの値（１１１１）に誤ったようなときに発生
するっここで他の１つのパッケージだけにエラーがある
と仮定すると、Ｒ・に関する初めのＥＣＣ処理（ステッ
プ１０６）で二重パッケージエラーが検出されるであろ
う。障害のあるこの４ビツトに関して１回めに補数化さ
れた値は（００００）である。指定されたロケーション
に記憶してから検索すると、この４ビツトはもう一変本
来正しいが補数化された値（１１１１）となる。ところ
が、Ｗに関する再補数化でそれが真数値（００００）に
戻る。２回反転した後、障害のあるパッケージにこのエ
ラーが残っているときは、ＳＰＣ／ＤＥＤコードはこの
１つのパッケージのエラーを処理することができる。Next, in step 124, the re-complemented search data WK
Even if the ECC word W to which the ECC code is applied is different from the original read word R1, the word W can be corrected. This situation occurs, for example, when a value (0000) is originally stored in one package, and all 4 bits of it are mistakenly stored as a high value (1111). Assuming there is an error only in R., a double packaging error will be detected in the initial ECC processing (step 106) for R. The first complemented value for these four faulty bits is (0000). When retrieved after storing it in the specified location, these 4 bits become a value (1111) which is originally correct but has been complemented. However, recomplementation with respect to W returns it to an exact value (0000). If the faulty package still has this error after two flips, the SPC/DED code can handle the error for this one package.

ステップ１２４のこのＥＣＣ処理の後、訂正不能エラー
がなければ、そのＥＣＣで訂正された値けもとの鯖取り
ワードＲ１の値として用いる（ステップ１４２）。その
ようにして検出されたエラーの１つけソフトエラーであ
っただろうから、この新しい値Ｒ１はメモリの指定され
たロケーションＡＫ直ちに再記憶しておくのがよい（ス
テップ１４６）。ソフトエラーは不良メモリロケーショ
ンを意味するのではなく、そのロケーションのデータが
反転したということを意味するにすぎない。データがそ
のロケーションで正しく復元されてからそれが再反転す
る可能性はほとんどない。しかしながら、ソフトエラー
は蓄積される一方であるから、それが訂正能力以上の数
になることもある。After this ECC processing in step 124, if there is no uncorrectable error, the value corrected by the ECC is used as the value of the original mackerel word R1 (step 142). Since the error so detected would have been a soft error, this new value R1 should be immediately re-stored in the designated memory location AK (step 146). A soft error does not mean a bad memory location, only that the data at that location has been inverted. Once the data is properly restored at that location, there is little chance of it re-inverting. However, since soft errors continue to accumulate, the number of soft errors may exceed the ability to correct them.

したがって、これまでに説明したようにしてソフトエラ
ーを検出したら直ぐにそれを訂正しておくことが望まし
い。以上で、補数化および再試行を伴うＦ　　ＣＣプロ
セスが完了する。Therefore, it is desirable to correct a soft error as soon as it is detected as described above. This completes the FCC process with complementation and retry.

検索された再補数化ワードＷのＥＣＣ処理で訂正不能エ
ラーの標識がなお示される場合は（ステップ１２６で６
はい”の場合）、ステップ１２８以下に示す拡張された
エラー訂正の次の段階（Ｅ　３ＣＣという）が以下のよ
うにして遂行されるつまずステップ１２８でレジスタＡ
およびＣに記憶されたそれぞれの値を用いて、ＷとＲ・
のビットごとの比較を行う。これで一致があれば、介在
する記憶による２回の反転により異なるピント値が再生
成されたということを意味する。すなわち、そのパッケ
ージのこのビットロケーションが成る値に固定されてい
るというハード的な障害である。ステップ１２８におけ
るこの比較は、エラーを有する２つのパッケージの一方
における少なくとも１つのハード的障害をみつけるため
に行うものであ　　　′る。このデータワード内で、ハ
ード的障害のロケーションは不良パッケージの１つを識
別する。もちろん、１つのパッケージにおける全てのエ
ラーがソフトエラーであったとすれば、このパッケージ
は識別されないつ以上のプロシージャはエラーを有する
２つのパッケージの少なくとも一方にハードエラーが存
在するということに基づくものであるという点に留意き
れたいうエラーが全てソフトエラーであるときけ、この
プロシージャではデータを訂正することはできない。If the ECC processing of the retrieved recomplemented word W still indicates an uncorrectable error indicator (step 126
If "Yes"), the next stage of extended error correction (referred to as E3CC) shown below in step 128 is performed as follows.
Using the respective values stored in and C, W and R.
Performs a bitwise comparison of . If there is a match, it means that a different focus value has been regenerated by two reversals due to the intervening memory. In other words, this is a hardware failure in that this bit location of the package is fixed to a certain value. This comparison in step 128 is performed to find at least one hard failure in one of the two packages in error. Within this data word, the location of the hard failure identifies one of the defective packages. Of course, if all errors in one package were soft errors, then the number of procedures that are not identified in this package is based on the presence of a hard error in at least one of the two packages with errors. Note that if all errors are soft errors, this procedure cannot correct the data.

この時点で、障害パッケージの１つが識別されて、余分
なエラーはもう１つのパッケージだけに限定されるとと
Ｋなる。したがって、識別されたパッケージに含まれる
データはほとんど不適切なものとなる。識別されたパッ
ケージのデータの１６　（ｒＭの可能な組合せに関して
、ＳＰＣ／ＤＰＤコードは１５個の間違った組合せを検
出することかで＾るつそのワードの残りと、１６個のう
ちの正しい組合せとを組み合せれば他の一方のパッケー
ジにエラーが局在した全体のデータワードが生成される
。ＥＣＣコードでこの状態を訂正するととができる。こ
うして、識別されたパッケージのデータに関する様々な
組合せが、　ＥＣＣコードによりそのワードを訂正でき
るようになる１でＥＣＣ処理を行う。このプロシージャ
を次に説明する。At this point, one of the failing packages has been identified and the extra error is limited to only the other package. Therefore, the data contained in the identified packages will be mostly irrelevant. For the 16 (rM) possible combinations of the identified package's data, the SPC/DPD code can detect the 15 incorrect combinations and the rest of the word with the 16 correct combinations. will produce an entire data word with the error localized in one of the other packages.Correcting this condition with an ECC code will allow the various combinations of data in the identified packages to be ECC processing is performed with 1, which allows the word to be corrected by the ECC code.This procedure is described next.

レジスタＡに記憶した値Ｗを始点として用いる。The value W stored in register A is used as the starting point.

ハードエラーの識別されたパッケージに関連するビット
を１つずつ順次的に変更して１つのワードＷ、を生成す
る（ステップ１３０）。このワードＷ１は変更されない
他のパッケージのビットが組み合せられたものである。The bits associated with the identified packages with hard errors are sequentially changed one by one to produce a word W (step 130). This word W1 is a combination of bits from other packages that remain unchanged.

後述するように、この変更プロセスにカウンタ／デコー
ド論理を用いることもできる。１つのビットが変更され
るたびに。Counter/decode logic may also be used in this modification process, as discussed below. Each time one bit is changed.

変更されたワードＷｉ　　（）・−ドエラーの識別され
たパッケージサブワードと他の変更されていないパッケ
ージのサブワードとを組み合せたもの）は補数化されて
（ステップ１３２）その値にＥＣＣ処理を施す（ステッ
プ１３４）っＥＣＣによシ訂正不能エラーが示されて識
別されたパッケージの１６個の組合せの１つが試されて
いる限りは、１３０ないし１３８のステップが繰り返さ
れる。識別されたパッケージにおける可能な組合せがメ
モＩＪ　Ｋもともと記憶されたデータと一致すれば、変
更きれたデータワードＷ１は残シの１つのパッケージだ
けにしかエラーを含まないので、ＳＰＣ，／ＤＰＤコー
ドはこれらの残りのエラーを訂正することができる。と
こでは、最初に検出されたエラーが２つのパッケージだ
けに限定されていると仮定している。訂正不能エラーの
標識が示されなければ、訂正された値Ｗｉを訂正された
値Ｒ・とじて用いて１　ソフトエラーを除去するために
この値をメモリに再記憶する（ステップ１４６）。こう
してＲ９に関するメモリのアクセスが完了する（ステッ
プ１４８）。The modified word Wi () - the combination of the identified package subword of the error and other unmodified package subwords) is complemented (step 132) and its value is subjected to ECC processing (step 134) Steps 130 through 138 are repeated as long as one of the 16 combinations of packages identified by the ECC indicating an uncorrectable error is tried. If the possible combinations in the identified packages match the data originally stored in the memo IJK, the SPC, /DPD code will be These remaining errors can be corrected. Here, we assume that the initially detected error is limited to only two packages. If no indication of an uncorrectable error is indicated, the corrected value Wi is used with the corrected value R to restore this value to memory to eliminate the 1 soft error (step 146). The memory access for R9 is thus completed (step 148).

識別されたパッケージにおけるデータの１６個の全ての
組合を試行しても訂正の完了したワードが生成されない
なら、ＦＣＣで最初に３以上のパッケージでエラーを検
出したと推定されるか、または拡張されたＥＣＣサイク
ル内でノ・−ドエラーが断続的であろうと推定される。If a corrected word is not produced after trying all 16 combinations of data in the identified packages, it is presumed that the FCC first detected the error in three or more packages, or It is estimated that the node error will be intermittent within the ECC cycle.

以上の実施例では、こうした状況は訂正不能エラー標識
として示される。In the above embodiments, such a situation is indicated as an uncorrectable error indicator.

２つのパッケージがハードエラーを有するものと識別さ
れた場合は、両方のパッケージのビットを同時に変更す
るのが望ましい。こうすればより速く正しい組合せが生
成されるからである。If two packages are identified as having hard errors, it is desirable to change the bits in both packages at the same time. This is because correct combinations can be generated faster.

ハードウェア構成（第２図） 次に、本実施例の拡張されたエラー訂正に関するハード
ウェアの具体例について説明する。第２図に示すメモリ
システムは、各々４ビツトの出力を有する４つのメモリ
パッケージ１０から成る。Hardware Configuration (FIG. 2) Next, a specific example of hardware related to the expanded error correction of this embodiment will be described. The memory system shown in FIG. 2 consists of four memory packages 10 each having a 4-bit output.

合計１６ビツトの保護データワード（４つの４ビツトサ
ブフイールドに分けられる）のための単一パッケージ訂
正／２重ノくツケージ検出（ＳＰＣ／ＤＰＤＸ４）コー
ドを実現する目的で、ＥＣＣ論理１２を設ける。ｎ　ｘ
４１１はパッケージの幅が４ビツトであることを示す。ECC logic 12 is provided for the purpose of implementing a single package correction/double lock detection (SPC/DPDX4) code for a total of 16-bit guard data words (divided into four 4-bit subfields). n x
411 indicates that the package width is 4 bits.

ＳＰＣ／ＤＰＤｘ４：７−ドは１５個のチェックビット
を必要とする。前掲の論文（ａ）には、本実施例に必要
な部類のＥＣＣ論理の例が記載されている。本実施例で
はデータフィールドの幅およびそのサブフィールドの幅
をそれぞれ１６ビツトおよび４ビツトとしているが、も
ちろん他の幅のものにも本発明は同様に適用できる。Ｅ
ＣＣ論理１２は任意の２つのメモリパッケージ１０に発
生する任意数のビットエラーを検出することができる。SPC/DPDx4:7-code requires 15 check bits. The above-mentioned paper (a) describes an example of the type of ECC logic necessary for this embodiment. In this embodiment, the width of the data field and the width of its subfields are 16 bits and 4 bits, respectively, but of course the present invention is equally applicable to other widths. E
CC logic 12 can detect any number of bit errors occurring in any two memory packages 10.

ＥＣＣ論理１２は２重パッケージエラーの場所を指定す
ることはできないが、訂正不能エラー信号を発生するこ
とができる。２重パッケージエラーだけを一義的に検出
するよう設計されたこのＥＣＣ論理１２は、３個または
４個のメモリパッケージ１０にエラーが発生したときは
、そのことを示す場合もあるし示さない場合もある。Although ECC logic 12 cannot specify the location of double package errors, it can generate an uncorrectable error signal. Designed to uniquely detect only double package errors, the ECC logic 12 may or may not indicate when three or four memory packages 10 are in error. be.

本実施例では、さらに、メモリパッケージ１０の各々に
関連してＥＣＣ拡張部１６をそれぞれ設ける。各ＥＣＣ
拡張部１６は１６ビツトのレジスタＡを介して関連する
メモリパッケージ１０から４ビツトのデータを受け取る
。各ＥＣＣ拡張部１６は１６ビツトのデータのうちの４
ビツトをＥＣＣ論理１２に供給する。ＥＣＣ拡張部１６
がＥＣＣ論理１２に供給するデータは、関連するメモリ
パッケージ１０からのもとのデータである場合もあるし
、そのデータが前述のプロセスに従って変更されること
もある。コントローラ１８けＥＣＣ論理１２から訂正不
能エラー信号を受け取ってＥＣＣ拡張部１６の動作を制
御する。コントローラ１８からのＥ２ＣＣ信号は拡張さ
れたエラー訂正が補数化の初めの段階にあることを意味
し　Ｅ　３ＣＣ信号は、ノ・−ド障害を有するメモリパ
ッケージ１０に関連するサブフィールドのビットをカウ
ンタ２０が変更しているところであるということを意味
するものである。In this embodiment, an ECC extension 16 is further provided in association with each of the memory packages 10. Each ECC
Extension 16 receives 4-bit data from the associated memory package 10 via 16-bit register A. Each ECC extension 16 stores 4 of the 16 bits of data.
1. Provides bits to ECC logic 12. ECC extension section 16
The data provided by ECC logic 12 may be the original data from the associated memory package 10, or the data may be modified according to the process described above. Controller 18 receives uncorrectable error signals from ECC logic 12 and controls the operation of ECC extension 16 . The E2CC signal from controller 18 means that enhanced error correction is in the beginning stages of complementation. This means that it is about to change.

ＥＣＣ拡張部（第３図） ＥＣＣ拡張部１６の詳細を第３図に示すっメモーリパッ
ケージ１０の出力の各々は関連するＡ、ランチ３０にそ
れぞれ接続する。Ａｉ　ラッチ３０はレジスタＡの構成
要素である。各Ａ１ランチ３０の出力は関連するＣ１ラ
ッチ３２にそれぞれ接続スル。Ｃｉ　ラッチ３２はレジ
スタＣの構成要素である。Ａｉ　ラッチ３０およびＣ１
ラッチ３２は両方ともコントローラ１８でラッチされる
。Ｃｉ　　ラッチ３２はＲ６を記憶してビットごとの比
較を行うためのものである。４つの比較回路３４の各々
は対応するＡ、ラッチ３０およびＣｉ　ラッチ３２のペ
アか・らの出力を受け取って、これらの両ビットが等し
いときに・・イレベルの信号（すなわち１）を出力する
。したがってこの比較はＷおよびＲ１に関してビットご
とに行われる。ECC Extension (FIG. 3) Details of the ECC extension 16 are shown in FIG. 3.Each of the outputs of the memory package 10 is connected to an associated A, launch 30, respectively. Ai latch 30 is a component of register A. The output of each A1 launch 30 is connected to an associated C1 latch 32, respectively. Ci latch 32 is a component of register C. Ai latch 30 and C1
Both latches 32 are latched on controller 18. Ci latch 32 is for storing R6 and performing a bit-by-bit comparison. Each of the four comparator circuits 34 receives an output from a corresponding pair of A, latch 30 and Ci latch 32, and outputs a high level signal (ie, 1) when both bits are equal. This comparison is therefore done bit by bit with respect to W and R1.

比較回路３４の各々の出力は４つのデコーダ３６の入力
ｅ、大入力、入力ｇおよび入力りのうちの１つに入力さ
れる。各デコーダ３６は関連するＡｉ　ラッチ３０にラ
ンチされたデータビットに関する選択的な反転を制御す
る。この選択的な反転はＥ　Ｘ　ＯＥｌ、ゲート３８で
遂行される。各Ｅ　Ｘ　ＯＲ。The output of each comparator circuit 34 is input to one of the inputs e, large input, input g, and input of four decoders 36. Each decoder 36 controls selective inversion of the data bits launched into the associated Ai latch 30. This selective inversion is accomplished at ExOEl, gate 38. Each EXOR.

ゲート３８はＥＣＣ論理１２への１６個の入力への１つ
の出力を供給するつＥＣＣ論理１２の各出力は８１　ラ
ンチ４０に別々にラッチされる。１６個のＢ１ラッチ４
０でレジスタＢが構成される。Gate 38 provides one output to 16 inputs to ECC logic 12 and each output of ECC logic 12 is latched separately into 81 launches 40. 16 B1 latches 4
Register B is configured with 0.

４ビツトのカウンタ２０は４つのデコーダ３６の人力ｄ
にそれぞれ接続される出力ラインを有する。The 4-bit counter 20 is manually operated by four decoders 36.
It has an output line connected to each.

デコーダ３６は第４図に示すような論理ゲートから成る
。ＯＲ・ゲート４４への４つの入力ｅ、　　ｆ、？およ
びｈけ、補数化および再試行の結果で示される如く、関
連するメモリパッケージ１０のどのビットにハード的障
害があるのかを示十ものであろうこれらの入力のうちど
れか１つがノ・イレベルになると、ハード障害標識（以
下ＨＦＩという）出力がハイレベルになるう関連するパ
ッケージのビットに対してハード障害が示されたときけ
、・・−ド障害の生じたパッケージ内のそのビットはカ
ウンタ２０のカウント信号に応じてＦ　　ＣＣプロセス
で変更されるウワードＷ、のビットは１１１次的に変更
され、全て変更されたワードが補数化されることに留意
されたいうこれらのオペレーンヨンは変更されるビット
（補数化されていない状態で甲いられる）を除く全ての
ビットをＥＸＯＲ、ゲート３８で反転することによって
なされるっＨＦＩ出力がハイレベルになると、カウンタ
のカウント信号（１ビツト）がＮＡＮＤゲート４６で反
転されて、Ｅ”　ＣＣ信号がハイレベル（すなわち、異
なる組合せが現に試行されている）のときにＮＡＮＤゲ
ート４８を通るワカウンタの信号はＯＲ，ゲート５０を
通って出力ａとなるウバイレベルのＥ２ＣＣ信号は、初
めの補数化および再試行のグロシージャが実行されてい
るときにＯＲゲート５０を通り１　これによりデータワ
ードの全てのビットが反転されろうｇ２ｃｃ信号および
Ｅ”ＣＣ信号が両方ともハイレベルでないときけ、ＯＲ
，ゲート５０の出力はローレベルなのでＥＸＯＲゲート
３８けＡｉ　ラッチ３０において補数化されない値をＥ
ＣＣ論理１２へ通す。Decoder 36 consists of logic gates as shown in FIG. The four inputs to OR gate 44 are e, f, ? And if any one of these inputs is at a no-no level, which may indicate which bit of the associated memory package 10 has a hard failure, as shown by the results of complementation and retry. When the Hard Fault Indicator (HFI) output goes high, indicating a hard fault for a bit in the associated package, the bit in the faulty package is Note that the bits of the lower word W, which are modified in the FCC process in response to a count signal of 20, are modified to the 111st order, and all modified words are complemented. This is done by EXORing all bits except bits (which are entered in an uncomplemented state) and inverting them at gate 38. When the HFI output goes high, the count signal (1 bit) of the counter is output to the NAND gate. When the E'' CC signal is high (i.e., a different combination is currently being tried), the signal of the Wa counter that passes through NAND gate 48 is inverted at The E2CC signal is passed through an OR gate 50 when the initial complement and retry glossary is being performed.1 This will invert all bits of the data word so that both the g2cc and E'CC signals are high. If not, OR
, the output of the gate 50 is low level, so the EXOR gate 38 Ai and the non-complemented value in the latch 30 are
Pass to CC logic 12.

上記の第１表は入力にＥ　　ＣＣ信号、Ｅ　　ＣＣ信号
および１ビツトのカウント信号を有するデコーダ３６に
関する真理値表である。ＨＦＩ信号の値は、・・−ド障
害比較信号ｅ、　　ｆ、　　Ｓ’およびｈのうち１つが
ハイレベルのときは常にハイレベルである。Ｅ　　ＣＣ
信号およびＥ　ＣＣ信号が両方ともローレベルなら、デ
コーダ３６の出力ａけゼロなので、データビットは反転
されない５以上が、エラー訂正の初めの試行のためのノ
ーマルモードのオペレーションである。Table 1 above is a truth table for a decoder 36 having an ECC signal, an ECC signal, and a 1-bit count signal at its inputs. The value of the HFI signal is always high when one of the fault comparison signals e, f, S' and h is high. E CC
If the signal and the ECC signal are both low, the output of decoder 36 is zero, so the data bits are not inverted, which is normal mode operation for the first attempt at error correction.

コントローラ１８がＥ　　ＣＣ＝０およびＥ　ＣＣ＝０
を出力すれば、ＡＩランチ３０にラッチされたワードＲ
１のために初めのエラー訂正の段階が試行される。デコ
ーダ３６はａ　＝　０を出力するので、データビットお
よびチェックビツトがＥＣＣ論理１２に送られる。ＥＣ
Ｃ論理１２の出力はＢ、ラッチ４０でラッチれるウデー
タが正しいかまたは訂正可能な場合は、ＥＣＣ論理１２
はＢｉ　ラッチ４０のデータのための有効なデータ信号
を出力する。無効データまたは訂正不能エラー信号で、
さらにエラー訂正が必要であるということをコントロー
ラ１８に知らせるっ訂正不能エラーの場合、未訂正のデ
ータワードはＥＣＣ論理１２を介してＢｉ　ラッチ４０
に送られる。Controller 18 has ECC=0 and ECC=0
If you output the word R latched in the AI launch 30
1, an initial error correction step is attempted. Decoder 36 outputs a=0, so the data bit and check bit are sent to ECC logic 12. EC
The output of C logic 12 is B, and if the data latched by latch 40 is correct or correctable, ECC logic 12
outputs a valid data signal for the data in Bi latch 40. Invalid data or uncorrectable error signal.
In the case of an uncorrectable error, the uncorrected data word is passed to the Bi latch 40 via the ECC logic 12 to signal the controller 18 that further error correction is required.
sent to.

コントローラ１８がＥ２ＣＣ＝１およびＥ　ｃｃ＝０を
出力する場合は（初めに取り出したデータのＥＣＣチェ
ックから生じた訂正不能エラー信号に基づく）、補数化
および再試行、すなわち、拡張されたエラー訂正のＥ”
　ＣＣプロセスが試行される。Ｂｉ　ラッチ４ｏのデー
タはＡ１ラッチ３゜に戻される。これにより、後続のデ
ータワードＡ１ランチ３０に予め記憶できるようなパイ
プラインオペレーションが可能と潜る。データワードに
関する全てのデータビットおよびチェックビツトがＩ（
ＦＩ信号およびカウント信号の値に関係なく反転するよ
うに、デコーダ３６はａ＝１を出力する。If the controller 18 outputs E2CC=1 and Ecc=0 (based on the uncorrectable error signal resulting from the ECC check of the initially fetched data), complementation and retry, i.e., enhanced error correction is performed. E”
A CC process is attempted. The data in Bi latch 4o is returned to A1 latch 3°. This allows for pipeline operations such that subsequent data words can be prestored in the A1 launch 30. All data bits and check bits for a data word are I(
Decoder 36 outputs a=1 so that it is inverted regardless of the values of the FI and count signals.

反転によりワードｎが生成され、これが変更されないま
まＥＣＣ論理１２を介してＢｉ　ラッチ４゜に送られて
メモリパッケージ１ｏのロケーションＡに記憶される。The inversion produces word n, which is passed unchanged through ECC logic 12 to Bi latch 4° and stored in location A of memory package 1o.

次にロケーションＡが読み取られて、その内容がＡｉ　
ラッチ３０にラッチされる。Location A is then read and its contents are Ai
It is latched by latch 30.

全てのデータビットおよびチェックビットが反転される
よう、デコーダ３６はａ　＝　１を出力し続ける。これ
が、ハード障害を分離し恐らくはエラーを訂正するため
に遂行されるＷからＷへの補数化である。Decoder 36 continues to output a=1 so that all data bits and check bits are inverted. This is the W to W complementation performed to isolate hard faults and possibly correct errors.

コントローラ１８がＥ２ＣＣ＝０およびＥ３ＣＣ＝１を
出力する場合は（２回の補数化すなわちＥ２ＣＣプロセ
ス後のＥＣＣチェックから生じた訂正不能エラー信号に
基づく）、拡張されたエラー訂正の第２の段階すなわち
Ｅ３ＣＣプロセスが試行される。換言すれば、ハード障
害の生じたメモリパッケージ１０のビットが変更される
ウデコーダ３６に対してＨＦＩ＝０のときは、どこか他
のメモリパッケージ１０にハード障害が生じている。If the controller 18 outputs E2CC=0 and E3CC=1 (based on the uncorrectable error signal resulting from the two-times complementization or ECC check after the E2CC process), the second stage of enhanced error correction, i.e. E3CC process is attempted. In other words, when HFI=0 for the Udecoder 36 where the bit of the memory package 10 in which a hardware failure has occurred is changed, a hardware failure has occurred in some other memory package 10.

この場合、反転はカウント値に関係なく、どのビットも
変更しないでＷｉをＷｉに補数化するようにして遂行さ
れる。もしＨＦＩ＝１なら、そのデコーダ３６に関連す
るメモリパッケージ１０に少なくとも１つの工２−があ
る。このような状況のもとで、カウンタ２０がこのデコ
ーダ３６に値Ｏを出力するとそのデコーダ３６がａ　＝
＝　１を出力する。したがって、Ｗｌから１への通常の
補数化のだめ、関連するデータビットがＥＸＯＲ，ゲー
ト３８で反転される。しかしながら、カウンタ２０の出
力がイ直１のときはデコーダ３６はａ＝０を出力するの
でＥＸＯＲ，ゲート３８は反転を行わない。In this case, the inversion is performed by complementing Wi to Wi without changing any bits, regardless of the count value. If HFI=1, there is at least one device 2- in the memory package 10 associated with that decoder 36. Under these circumstances, when the counter 20 outputs the value O to the decoder 36, the decoder 36 outputs a =
Output = 1. Therefore, the associated data bits are inverted at EXOR gate 38, in lieu of the normal complementation of W1 to 1. However, when the output of the counter 20 is 1, the decoder 36 outputs a=0, so the EXOR gate 38 does not perform inversion.

これは変更されたビットを補数化したことと等価である
。This is equivalent to complementing the changed bits.

以上かられかるように、カウンタ２０は／・−ド障害の
あるメモリパッケージＩＯから得られたデータワードに
おけるビットの変更を制御する。もし２以上のメモリパ
ッケージ１０が７・−ド障害を有するなら、各々のメモ
リパッケージｌＯにおいて変更が同時に遂行される。カ
ウンタは初め値１から始まる。カウント値０は変更なし
に対応するので試行する必要はない。この場合はワード
Ｂ、に関して通常のＥＣＣプロセスが既に試行されてい
るからである。一般的にｎビットのメモリ・２ノケージ
１０の場合、カウント値は２ｎ−２に向かつて進む。最
終カウント値２−１は試行する必要がない。というのは
この値、たとえば４ピツトのメモリパッケージの場合（
１１１１）は、ハード障害のあるモジュールに関して全
て補数化した訂正に対応するからである（このモジュー
ルはこの補数化および再試行のプロセスで訂正されてい
るであろう）。全ての主要な組合せが試行される限シは
カラ／り機構はどのようなものを使ってもよい。カウン
ト値は２進でなくてもよい。また、起こり易い障害の形
態が予想されるなら、それが最初に見つかるようにカウ
ンタを調整しておけば最善である。As can be seen, counter 20 controls the change of bits in the data word obtained from the faulty memory package IO. If more than one memory package 10 has a 7-mode failure, changes are performed in each memory package 10 simultaneously. The counter starts with an initial value of 1. A count value of 0 corresponds to no change, so there is no need to try. This is because the normal ECC process has already been attempted for word B in this case. Generally, in the case of an n-bit memory 2 node cage 10, the count value advances toward 2n-2. The final count value of 2-1 does not need to be attempted. This is because this value, for example, for a 4-pit memory package (
1111) corresponds to an all-complemented correction for the hard-faulted module (which would have been corrected in this complementation and retry process). Any color/return mechanism may be used as long as all major combinations are tried. The count value does not have to be binary. Also, if you can predict a type of failure that is likely to occur, it is best to adjust the counter so that it is detected first.

上記の第２表を参照しながら、本発明に基づいて遂行さ
れる訂正プロセスの例を説明する。第２表には３つのメ
モリパッケージしか示していないが、エラーを含まない
ものならもつとメモリパッケージを使うことができる。An example of a correction process performed in accordance with the present invention will now be described with reference to Table 2 above. Although only three memory packages are shown in Table 2, any memory package that does not contain errors can be used.

第２表の最初の行はメモリパッケージに記憶されたデー
タを示している。データはＳＰＣ／ＤＰＤコードに基づ
いてコード化されているものとする。例として、第２行
および第３行に示すように、メモリパッケージ１の４ビ
ツト全てがハード障害（Ｈ）を有しているためそれらが
値１に固定しており、さらに、メモリパッケージ３の１
つのビットにソフトエラー（Ｓ）が生じいると想定する
。したがって、そのデータがワードＲ２と読み取られる
と、それは２つのメモリパッケージにおいて誤りのある
データを含むものとなる。The first row of Table 2 shows the data stored in the memory package. It is assumed that the data is coded based on the SPC/DPD code. As an example, as shown in the second and third lines, all 4 bits of memory package 1 have a hard failure (H), so they are fixed at the value 1, and 1
Assume that a soft error (S) occurs in one bit. Therefore, when that data is read as word R2, it will contain erroneous data in two memory packages.

このワードＲがＥＣＣ処理されると、２重パッケージ検
出コードは訂正不能エラーがあるということを知らせる
ことができる。次に補数化および再試行プロセスすなわ
ちＦ　　ＣＣプロセスが始まる。ワードＲはＢＣＣ拡張
部に記憶し、補数化する。補数化されたワードＲ１はメ
モリの同じロケーションに戻して記憶する。そしてこの
ロケーションをワードＷとして読み取るウメモリパッケ
ージ１は全てのビットが１に固定されているので、これ
らの４ビツトは再び（１１１１）と読み取られる。メモ
リパッケージ３のソフトエラーは、そこに記憶されたＷ
を検索した値に影響を及ぼさない。When this word R is ECCed, the double package detection code can signal that there is an uncorrectable error. The complementation and retry process, or FCC process, then begins. Word R is stored in the BCC extension and complemented. The complemented word R1 is stored back in the same memory location. Since all bits of the memory package 1 which reads this location as word W are fixed to 1, these 4 bits are read as (1111) again. A soft error in memory package 3 is caused by the W stored there.
does not affect the value searched for.

読み取られたワードＷは再補数化されて、再補数化され
たＷはＥＣＣ処理される。補数化および再試行プロセス
はメモリパッケージ１の最初の２ビツトを訂正するが最
後の２ピツトは訂正しない。The read word W is re-complemented and the re-complemented W is ECC processed. The complement and retry process corrects the first two bits of memory package 1, but not the last two.

補数化および再試行はソフトエラーを保持する。Complementation and retry preserve soft errors.

したがって、ＥＣＣけ再び２重パッケージエラーを検出
することになるので、Ｅ　ＣＣプロセスに入る。Therefore, the ECC will detect the double package error again and enter the ECC process.

第１図のステップ１２８に示したビットごとの比較は第
２表に明確には示されていないつというのけ、Ｅ”ＣＣ
プロセスに入るとこの比較はカウンタの各段階ととに遂
行されるものであるからであるっＦ　　ＣＣプロセスに
入ると、カウンタは最初のサイクルで１にセントされる
うカウント値が１になると、Ｗの最下位ビットが変更さ
れる（実際には変更と補数化は同時になされるから、変
更は反転しないということに相当する）。ただし、この
変更はハード障害のあるメモリパッケージに対してのみ
行われる。第２表中の記号ＩＩ　＊ＩＩはＷの変更され
たビットを示している。変更されたＷけ補数化されて、
補数化されたＷけＦＣＣ処理される。実施例の装置では
、変更と補数化は同時に遂行される。The bit-by-bit comparison shown in step 128 of FIG. 1 is not explicitly shown in Table 2.
This is because once the process is entered, this comparison is performed for each stage of the counter. When the CC process is entered, the counter is set to 1 on the first cycle, and when the count value reaches 1, The least significant bit of W is changed (actually, the change and complementation are done at the same time, so the change corresponds to not being reversed). However, this change only applies to memory packages with hard failures. The symbol II *II in Table 2 indicates the changed bit of W. The modified W key complement is
Complemented W is subjected to FCC processing. In the example apparatus, modification and complementation are performed simultaneously.

Ｗの１つのビットの変更により、メモリパッケージ１の
ハードエラーの１つが訂正されるがもう一方は訂正され
ない。したがって、Ｗのもともと記憶された値に対し他
の変更を行うためカウンタを増分する。サイクル１の最
下位ビツトの変更はサイクル２では発生しないことに留
意されたい。Changing one bit of W will correct one hard error in memory package 1 but not the other. Therefore, a counter is incremented to make other changes to the originally stored value of W. Note that the change in the least significant bit of cycle 1 does not occur in cycle 2.

しかしながら、サイクル２の変更でもメモリパッケージ
１を訂正するには不十分である。したがってＥＣＣは再
び２重パッケージエラーを示す。However, even the change in cycle 2 is insufficient to correct memory package 1. Therefore, the ECC again indicates a double package error.

サイクル３に示す如くカウンタのカウント値が進むと、
ワードＷの下位２ビツトが変更される。As the count value of the counter advances as shown in cycle 3,
The lower two bits of word W are changed.

この変更により、メモリパッケージ１に関して正しいＷ
の値（すなわち、そのパンケージでもともと記憶したデ
ータを補数化したもの）が生成されるうしかしながらま
だ、メモリパッケージ３にはソフトエラーが残っている
。変更したＷの値を補数化して補数化されたＷに関して
ＦＣＣ処理を施　。This change ensures that the correct W for memory package 1
(ie, the complement of the data originally stored in that package), however, a soft error still remains in the memory package 3. Complement the changed W value and perform FCC processing on the complemented W.

すと、争−ハラケージ訂正コードで残っているソフトエ
ラーを処理することができるから、それを正しい値に訂
正できる。新しいチェックビットを生成するため、訂正
された値はＡｉ　ラッチ３２を介してＢｉ　ラッチ４０
からＥＣＣ論理１２に送られる。再びＢｉ　ラッチ４０
にラッチされると、メモリパッケージ３のソフトエラー
を除去するため、これがメモリに記憶されろうもちろん
、この除去オペレーションはメモリパッケージ１のハー
ド障害に何ら影響を与えない。訂正された値は、第１図
に示したステップ１４６の前または後で、Ｂｉラッチ４
０でも利用できる。Then, the remaining soft errors can be processed with a conflict correction code, so that they can be corrected to correct values. The corrected value is passed through Ai latch 32 to Bi latch 40 to generate a new check bit.
to the ECC logic 12. Bi latch 40 again
Of course, this removal operation has no effect on the hard failure of memory package 1. The corrected value is stored in Bi latch 4 before or after step 146 shown in FIG.
Can also be used with 0.

これまでに説明した実施例では、ＳＰＣ／ＤＰＤコード
のサブフィールドは多重ビット・メモリパッケージの境
界に整列しているものと仮定している。実際上はこの整
列の要件は必要なく、巣−のパッケージが複数のサブフ
ィールドを含んでいてもよいし、単一のサブフィールド
が２以上のパ　−ツケージにわたって延在していてもよ
い。さらに、これまでの説明でＳＰＣ／ＤＰＤコードを
使用するものと仮定したが、本発明は他のタイプのエラ
ー訂正コードの能力を高めるために用いることもできる
。そのようなコードは、たとえば、ｓｇｃ／ＤＥＤ／８
ＰＤ、ＳＰＣ／ＤＰＤ、　お！びＳＥＣ／Ｔ　Ｂ　Ｄ−
ｔ’アルウＴＥＤコードは３重ビットエラーを検出する
ものである。特に、Ｓ　Ｅ　Ｃ／Ｄ　ＥＤ／ＳＰＤコー
ドだけが存在するときけ単一パッケージ内の誤りのある
任意数のビットを含む尋−パッケージエラーを訂正する
のＫＥ”　ＣＣを用いることもできるし、ＳＥＣ／ＴＥ
Ｄコードだけが存在するときけＥ”　ＣＣで３重ビット
エラーを訂正することができる。後者の場合、サブフィ
ールドは牟−ビットに関連づけることができる。The embodiments described so far assume that the subfields of the SPC/DPD code are aligned to the boundaries of a multi-bit memory package. In practice, this alignment requirement is not necessary; a nest package may contain multiple subfields, and a single subfield may extend across more than one package. Furthermore, although the previous discussion has assumed the use of SPC/DPD codes, the present invention can also be used to enhance the capabilities of other types of error correction codes. Such a code is, for example, sgc/DED/8
PD, SPC/DPD, Oh! and SEC/TB D-
The t'alu TED code detects triple bit errors. In particular, when only SEC/D ED/SPD codes are present, the ``KE'' CC can be used to correct package errors that contain any number of erroneous bits within a single package. T.E.
Triple bit errors can be corrected with the E'' CC when only the D code is present. In the latter case, the subfield can be associated with a square bit.

以上かられかるように、本発明は様々なコードに対して
適用できる。非パッケージコードの場合、すなわちパッ
ケージ当りのビツト数がｂ＝１の場合、検出できるビツ
ト数ｍが訂正アきるビツト数ｎを超えるとき本発明は有
益である。しかしながら、この有益性もソフトエラーの
数ＳＫよって制限を受ける。訂正可能な誤りビットの数
Ｃは、もしＳ≦ｎなら０２ｍである。ｍ　＝　ｎ　−）
−１のときは、通常の反転−再試行の手法でこのエラー
が訂正されるから、Ｅ　ｃｃで十分であるっ パッケージコード、ｂ＞１．の場合、パラメータを次の
ように再定義する二〇はパッケージエラー訂正能力に等
しく＋ｍはパッケージエラー検出能力に等しく；Ｓはソ
フトエラーしか発生しないようなパッケージの数に等し
く；ｃは訂正可能な誤シバツケージの最大数に等しい。As can be seen from the above, the present invention can be applied to various codes. In the case of unpackaged codes, ie when the number of bits per package is b=1, the invention is advantageous when the number m of bits that can be detected exceeds the number n of bits that can be corrected. However, this usefulness is also limited by the number of soft errors SK. The number C of correctable error bits is 02m if S≦n. m = n −)
-1, this error is corrected using the normal inversion-retry method, so Ecc is sufficient.Package code, b>1. For , redefine the parameters as 20 equals the package error correction capability + m equals the package error detection capability; S equals the number of packages such that only soft errors occur; c is the correctable Equal to the maximum number of false cages.

Ｓ≦ｎなう０２ｍである。パッケージコードの場合、ｍ
＝ｎ−４−１ならハード障害を有するデータがうまく特
定の形態で並らぶことでもない限りＥ２ＣＣだけでは必
要な訂正は遂行されない。S≦n is now 02m. For package code, m
If =n-4-1, E2CC alone will not perform the necessary correction unless the data with the hard fault is properly arranged in a specific form.

これまでの実施例はほとんどノ・−ドウエアで実現され
ているが、ソフトウェアで実現することも、ハードウェ
アおよびソフトウェアの組合せで実現することも可能で
あるっハードウェアによるアプローチの利点は、その機
能をほとんどメモリに入れることができるためそれがユ
ーザに対してトランスペアレントになることである。Most of the embodiments so far have been implemented in hardware, but they can also be implemented in software or a combination of hardware and software.The advantage of a hardware approach is that its functionality can be kept mostly in memory, making it transparent to the user.

以上かられかるように、訂正できるビツトエラーよりも
検出できるビツトエラーの数が多いようなエラー訂正コ
ードに本発明を適用すると有益である。本実施例は少な
くとも数ビットがハード障害を有することを要請した。As can be seen from the above, it is advantageous to apply the present invention to error correction codes in which the number of bit errors that can be detected is greater than the number of bit errors that can be corrected. This embodiment requires that at least some bits have hard failures.

ノ・−ド障害のロケーションは補数化および再試行の手
法によシ分離される。ハード障害のロケーショ／に関連
するピ、ットはＥＣＣでエラーが検出されないようにな
るまで順次的に変更される。The location of node failures is isolated using complementation and retry techniques. The pits associated with the location of the hard failure are changed sequentially until no errors are detected by the ECC.

Ｇ０発明の詳細 な説明したように本発明によれば、エラー訂正および検
出のできる使用されているエラー訂正コードの訂正能力
以上のビツトエラーを訂正することができる。DETAILED DESCRIPTION OF THE G0 INVENTION According to the present invention, it is possible to correct bit errors that exceed the correction capability of the error correction code being used that is capable of error correction and detection.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に基づ〈実施例のエラー訂正を説明する
流れ図、第２図は実施例の・・−ドウエアの構成を示す
ブロック図、第３図は第２図におけるＥＣＣ拡張部１６
の構成を示すブロック図、第４図は第３図におけるデコ
ーダ３６の構成を示すブロック図である。FIG. 1 is a flowchart explaining error correction in an embodiment based on the present invention, FIG. 2 is a block diagram showing the configuration of software in the embodiment, and FIG. 3 is an ECC extension unit 16 in FIG.
FIG. 4 is a block diagram showing the configuration of the decoder 36 in FIG. 3.

Claims (1)

【特許請求の範囲】 ｂビツトのサブワードを複数有するエラー訂正符号化さ
れたｎビツト・コードワードにおける多重エラーを訂正
する方法であつて、 （ａ）データ源からｎビツト・コードワードを受け取る
ステツプと、 （ｂ）前記受け取つたｎビツト・コードワードにおける
所定の分布を有するエラーを所定数まで訂正するため前
記ｎビツト・コードワードに対しエラー訂正処理を施し
、前記所定数より多いエラーが発生したときは訂正不能
エラー信号を発生するステツプと、 （ｃ）障害のある少なくとも１つのｂビツト・サブワー
ドを識別するステツプと、 （ｄ）２＾ｂ個の一意的なｂビツトの組合せの１つを生
成するステツプと、 （ｅ）前記ｂビツトの組合せの１つで、前記ｎビツト・
コードワードのうちの前記識別されたｂビツト・サブワ
ードを代用して変更されたｎビツト・コードワードを生
成するステツプと、 （ｆ）該変更されたｎビツト・コードワードに対し前記
エラー訂正処理を施すステツプと、 （ｇ）訂正不能エラーがあるときは異なるｂビツトの組
合せを生成して前記ステツプ（ｅ）および（ｆ）を繰り
返すステツプと、 より成ることを特徴とする多重エラー訂正方法。Claims: A method for correcting multiple errors in an error correction encoded n-bit codeword having a plurality of b-bit subwords, comprising the steps of: (a) receiving an n-bit codeword from a data source; (b) When error correction processing is performed on the received n-bit codeword in order to correct up to a predetermined number of errors having a predetermined distribution in the received n-bit codeword, and more errors than the predetermined number occur; (c) identifying at least one faulty b-bit subword; and (d) generating one of 2^b unique b-bit combinations. (e) one of the combinations of said b bits, said n bits;
(f) substituting the identified b-bit subword of the codeword to generate a modified n-bit codeword; and (f) subjecting the modified n-bit codeword to the error correction process. (g) when there is an uncorrectable error, generating a different combination of b bits and repeating steps (e) and (f).