JPS61168045A - One-chip microcomputer - Google Patents

Abstract

PURPOSE:To make improper program decoding by a third person impossible, by separately storing operational codes in an internal ROM and operands in an external memory. CONSTITUTION:When the storing content of an external memory 2 and internal ROM4 are as shown in the table, the data '00' of an address '1,000' are first read into an one-chip CPU from the external memory 2 by means of a program controller (PC) 1 and stored in a pointer 3 and, at the same time, the PC 1 is subjected to increment. The data stored in the pointer 3 are then utilized to designate one of operational codes of addresses '0'-'FF' written in the internal ROM4. Since the data are '00', the data '69' at the address '0' of the internal ROM4 are designated as an operational code and stored in an instruction register 5. After the storage, the operational code is interpreted as a byte instruction having an one-byte operand for setting immediate data in A-register by means of an instruction decoder 6.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメーカやユーザー以外の第三者のプログラム解
読を困難にした外部メモリ拡張性のある１チツプマイク
ロコンピユータに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a one-chip microcomputer with external memory expandability that makes it difficult for a third party other than the manufacturer or the user to decipher the program.

（従来の技術） 通常、１チツプマイクロコンピユータでは、内部のＲＯ
Ｍを有効に使用できるという利点があるが、外部メモリ
拡張性のある１チツプマイクロコンビ二一タでは、仕様
変更や納期確保に対処する為内部ＲＯＭを使用せず外部
にＲＯＭを置く場合が多い。すなわち、従来の外部メモ
リ拡張のある１チツプマイクロコンビ二一夕では外付の
ＲＯＭの内容を読み出すことにより第三者がプログラム
を解読するのが容易で１模造品が作られる危険性があっ
た。(Prior art) Usually, in a 1-chip microcomputer, the internal RO
Although it has the advantage of being able to effectively use M, in 1-chip microcomputers with external memory expandability, ROM is often placed externally instead of using internal ROM in order to cope with specification changes and securing delivery deadlines. . In other words, in conventional one-chip microcombiners with external memory expansion, it was easy for a third party to decipher the program by reading the contents of the external ROM, and there was a risk that counterfeit products could be created. .

第３図は従来のマイクロコンビエータを説明するための
メモリクリアブ（グラムの一例のフローチャートを示し
ている。以下の説明で現われる数字は１６進数とする。FIG. 3 shows a flowchart of an example of a memory clear program for explaining a conventional micro combiator. Numbers appearing in the following explanation are in hexadecimal.

この図のプログラムは、０ＦＦＯＯ〜ｏＰＦＦＦ番地の
２５６バイトの領域を０にクリアするものである。まず
、Ａレジスタにはクリアするだめのデータ「０」を設定
する。次に、Ｃレジスタにカウント数−１でわるｒＦＦ
Ｊｔ−設定する。セしてＨＬレジスタにはクリアする最
初のアドレスである［ＦＦｏｏＪを設定する。８ＴＡＸ
Ｈ十命令は、Ａレジスタの内容をＨＬレジスタで示され
る番地に格納したのち）ＩＬレジスタを＋１だけ自動的
にインクリメントする命令である。ＤＣＲＣはＣレジス
タの内容をデクリメントする命令であり、デクリメント
の結果ボローが発生しなければ直後の命令（本例ではＪ
ＭＰ　　ＬＯＯＰ）が引き続き実行されるが、ボローが
発生した場合は直後の命令がスキップされ、スキップさ
れた命令の直後の命令から実行が再開される。The program in this figure clears a 256-byte area from addresses 0FFOO to oPFFF to 0. First, data "0" that should not be cleared is set in the A register. Next, rFF divided by the count number - 1 is stored in the C register.
Jt-set. Set [FFooJ, which is the first address to be cleared, in the HL register. 8TAX
The H0 instruction is an instruction that automatically increments the IL register by +1 after storing the contents of the A register at the address indicated by the HL register. DCRC is an instruction that decrements the contents of the C register, and if a borrow does not occur as a result of decrement, the instruction immediately after (in this example, J
MP LOOP) continues to be executed, but if a borrow occurs, the immediately following instruction is skipped, and execution resumes from the instruction immediately after the skipped instruction.

この場合のソースプログラムは次のように示される。The source program in this case is shown below.

ＣＬ几ＭＥＭ：ＭＶＩ　　Ａ、０　　　　　６９００Ｍ
ＶＩ　　Ｃ，０ＦＰＨ６８ＦＦ ＬＸＩ　　Ｈ，０ＦＦＯＯ）Ｉ　３４０ＯＦＦＬＯＯＰ
：５ＴＡＸ　）（＋　　　　　　３ＤＤＣＲＣ５３ ＪＭＰ　　ＬＯＯＰ　　　　　５４０７１０ＮＤ このプログラムのＣＬＲＭＢＭとＬＯＯＰはラベルｆ１
７、ＣＩＲＭＥＭＫはｒｘｏｏｏＪが、ＬＯＯＰにはｌ
−１００７Ｊが割夛当てられる。また、ラベルの右に書
かれた［ＭＶＩ　　Ａ、ＱＪなどはアセンブリ言語によ
って記述された二−モニツクでアシ、さらにその右に書
かれたｒ６９００Ｊなどは二一モニツクを機械語に変換
した１６進数である。すなわち、［ＭＶＩ　　Ａ、ＯＪ
をアセンブルした結果ｒ６９００Ｊという１６進数が得
られたことを示している。以下同様に「ＭＶＩ　Ｃ，０
ＦＦ）ＩＪは「５ＢＦＦＪｌｃ。CL MEM: MVI A, 0 6900M
VI C,0FPH68FF LXI H,0FFOO)I 340OFFLOOP
:5TAX) (+3DDCRC53 JMP LOOP 540710ND CLRMBM and LOOP of this program are labeled f1
7. CIRMEMK is rxoooJ, LOOP is l
-1007J is allocated. Also, the [MVI A, QJ, etc. written to the right of the label are binary symbols written in assembly language, and the r6900J, etc. written to the right are hexadecimal numbers that are converted from the 21 monic to machine language. be. That is, [MVI A, OJ
As a result of assembling, a hexadecimal number r6900J was obtained. Similarly, “MVI C,0
FF) IJ is “5BFFJlc.

「ＬＸＩ　Ｈ，ｏＦＦｏｏＨＪはｒ　３４０ＯＦＦ　Ｊ
にＪ８ＴＡＸＨ＋Ｊは「３Ｄ」に「ＤＣＲＣ」は「５３
」に、「ＪＭＰＬＯＯＰＪはｒ　５４０７１０Ｊに変換
されたことを示している。“LXI H, oFFooHJ is r 340OFF J
J8TAXH+J is "3D" and "DCRC" is "53"
" indicates that "JMPLOOPJ has been converted to r540710J.

次の第１表は外部ＲＯＭ中の機械語のデータ配列とオペ
コードあるいはオペランドとの対応を示している。Table 1 below shows the correspondence between the machine language data arrangement in the external ROM and the operation code or operand.

この表ではこのプログラムの機械語を１０００番地以降
のメモリに薔き込んだ時の各番地に対応する機械語とそ
の機械語がオペコードであるのかめるいはオペランドで
あるのかの丸印とを示し、たとえば、１０００番地には
「６９」というオペコードが書き込まれていることを示
している。This table shows the machine language corresponding to each address when the machine language of this program is stored in memory starting from address 1000, and the circle mark indicating whether the machine language is an opcode or an operand. , for example, indicates that the operation code "69" is written at address 1000.

第１表 以上の説明したように、従来の１チツプマイクロコンビ
エータは、外部メモリに書き込まれるブータラ（、ソー
スプログラムをそのままアセンブルすること罠よって得
られる機械語データそのものであるので、第三者が外部
メモリの内容を読み出して機械語からアセンブリ言語に
変換するのは容易であり、プログラムを模造されるとい
う危険性があるという欠点があった。As explained above in Table 1, conventional one-chip microcombiators are machine language data obtained by assembling the source program as it is, which is written in external memory. It is easy to read the contents of external memory and convert from machine language to assembly language, but there is a risk that the program may be copied.

（発明の目的） 本発明の目的は、このような欠点を解決するため、機械
語の命令のオペコードのすべてを内部ＲＯＭ中に格納さ
せ、外部メモ１７　Ｋは内部ＲＯＭに格納されたオペコ
ードの１つを指定するためのポイントデータとオペラン
ドのみを格納させることにより、第三者によるプログラ
ムの解析を困難にした１チツプマイクロコンビエータを
提供することにある。(Object of the Invention) In order to solve such drawbacks, the object of the present invention is to store all the opcodes of machine language instructions in the internal ROM, and the external memory 17K stores one of the opcodes stored in the internal ROM. An object of the present invention is to provide a one-chip micro combinator which makes it difficult for a third party to analyze a program by storing only point data and operands for specifying one.

（発明の構成） 本発明の１チツプマイクロコンビエータの構成は、命令
のオペコード部を格納する内部ＲＯＭと、この内部１（
、ＯＭ　Ｋ格納したオペコードおよびオペランド部をア
ドレスするためのポイントデータ２を格納する外部ＲＯ
Ｍとを備え、これら内部ＲＯＭおよび外部ＲＯＭに分離
して格納することにより第三者によるプログラムの解読
を困難にすることを特徴とする。(Configuration of the Invention) The configuration of the one-chip microcomviator of the present invention includes an internal ROM that stores an operation code section of an instruction, and an internal ROM (
, OM K An external RO that stores the stored operation code and point data 2 for addressing the operand part.
M, and is characterized in that it is made difficult for a third party to decipher the program by storing it separately in the internal ROM and external ROM.

（実施例） 次に本発明を図面によシ詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するフローチャートである。本実施例は
、１バイトのオペコードとＯ〜２バイトのオペランドと
からなる命令体系をもつ内部ＲＯＭ４にバイトの外部メ
モリ拡張性のある８ビツトの１チツプマイクロコンピユ
ータとしている。第１図において、１はアクセスすべき
番地を示すプログラムカウンタ（ＰＣ）、２はプログラ
ムカウンタ１によりアドレッシングされる外部メモリ、
３は内部ＲＯＭの０番地からＦＦ番地に格納されたオペ
コードを指定するポインタ、４は１チツプマイクロコン
ピユータに内蔵された内部ＲＯＭ、５はオペコードを命
令実行サイクルの間フェッチする命令レジスタ（ＩｋＬ
）、　６は命令レジスタ５よシ与えられる命令を解読す
る命令デコーダ、７は命令デコーダ６のｐｓａ結果によ
るデコード信号やタイミング信号を各回路に与える制御
回路、８はレジスタやメモリからのデータを入力として
演算を行う算術論理演算装置（ＡＬＵ）、９はデータを
一時的に格納しておくためのレジスタ、１０は１チツプ
マイクロコンピユータに内蔵された内部ＲＡＭである。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
3 is a flowchart illustrating the operation shown in the figure. This embodiment is an 8-bit, 1-chip microcomputer with an instruction system consisting of a 1-byte opcode and 0 to 2 bytes of operands, and an internal ROM 4 with byte external memory expandability. In FIG. 1, 1 is a program counter (PC) indicating the address to be accessed, 2 is an external memory addressed by the program counter 1,
3 is a pointer that specifies the opcode stored at addresses 0 to FF in the internal ROM, 4 is the internal ROM built into the 1-chip microcomputer, and 5 is an instruction register (IkL) that fetches the opcode during the instruction execution cycle.
), 6 is an instruction decoder that decodes the instructions given from the instruction register 5, 7 is a control circuit that provides each circuit with a decode signal and a timing signal based on the PSA result of the instruction decoder 6, and 8 is an input circuit that inputs data from registers and memory. 9 is a register for temporarily storing data, and 10 is an internal RAM built into the 1-chip microcomputer.

また、次の第２表は本実施例の番地と機械語データとの
対応表であり、従来の第１表に相当するものである。Further, the following Table 2 is a correspondence table between addresses and machine language data in this embodiment, and corresponds to the conventional Table 1.

第２表 この表において、０番地から５−ＩＩ地までは内部ＲＯ
Ｍ領域であシ、書き込まれている機械語データはすべて
オペコードだけからなる。また、１０００番地以降は外
部メモリ領域であり、書き込まれている機械語データは
、オペコードを全く含まず、オペランドとポイントデー
タだけからなる。ここでポイントデータとは、内部ＲＯ
ＭＫ書き込まれたオペコードを指定するためのアドレス
情報でろシ、とり得る値はθ〜ＦＦの８ビツトデータで
ある。Table 2 In this table, addresses 0 to 5-II are internal ROs.
The machine language data written in the M area consists entirely of opcodes. Furthermore, the area after address 1000 is an external memory area, and the written machine language data does not include any opcodes, but consists only of operands and point data. Here, point data refers to internal RO
The address information for specifying the operation code written in the MK is 8-bit data from θ to FF.

次にプログラムが１０００番地から実行された場合につ
いて説明する（第２図参照）。Next, the case where the program is executed from address 1000 will be explained (see FIG. 2).

１）ＣＰＵは１０００番地のデータをオペコードとして
でなくポイントデータと解釈して読込む。1) The CPU reads the data at address 1000 by interpreting it as point data, not as an opcode.

２）このポイントデータが「００」であるので、ＣＰＵ
は内部ＲＯＭのＯ番地のデータをオペコードと解釈して
読込む。2) Since this point data is "00", the CPU
reads the data at address O in the internal ROM, interpreting it as an operation code.

３）このオペコードとして読込まれた「６９」は命令デ
コーダにより２バイト命令であると解釈され、同時にＡ
レジスタに即値データを設定する命令であると解釈され
る。3) “69” read as this opcode is interpreted as a 2-byte instruction by the instruction decoder, and at the same time
It is interpreted as an instruction to set immediate data in a register.

４）この命令が１バイト以上の２バイト命令であるので
、１００１番地のデータがオペランドとして読込まれる
。4) Since this instruction is a 2-byte instruction of 1 byte or more, the data at address 1001 is read as an operand.

５）　　；ｆＦ！込まれたデータはＡレジスタに格納さ
れることによシ１つの命令動作が完了する。5) ;fF! One command operation is completed by storing the loaded data in the A register.

以下の動作は同様に行なわれる。The following operations are performed in the same way.

次に第１図のブロック図の動作について、外部メモリと
内部ＲＯＭの状態が第２表のようになっているとして説
明する。Next, the operation of the block diagram of FIG. 1 will be explained assuming that the states of the external memory and internal ROM are as shown in Table 2.

（１）Ｐｃｔにより外部メモリ２から１０００番地のデ
ータ「００」が１チツプマイクロコンピユータに読込ま
れる。(1) Data "00" at address 1000 is read from the external memory 2 into the 1-chip microcomputer by Pct.

（２）最初に読込まれるデータは、必ずポイントデータ
として読込まれるので、「００」がポインタ３に格納さ
れると共にＰＣＩは＋１インクリメントされる。(2) Since the first data read is always read as point data, "00" is stored in pointer 3 and PCI is incremented by +1.

（３）ポインタ３に格納されたデータは内部ＲＯＭ４に
書込まれているθ〜ＦＦ番地のオペコードの１つを指定
するために使われる。このデ−タは「００」であるから
内部ＲＯＭ４のＯ番地のデータ「６９」がオペコードと
して指定される。(3) The data stored in the pointer 3 is used to specify one of the operation codes written in the internal ROM 4 at addresses θ to FF. Since this data is "00", data "69" at address O in the internal ROM 4 is designated as the operation code.

（４）このオペコード「６９」は命令レジスタ５に格納
される。(4) This operation code “69” is stored in the instruction register 5.

（５）命令レジスタ５に格納されたオペコード「６９」
は次に命令デコーダ６で解読される。(5) Operation code “69” stored in instruction register 5
is then decoded by the instruction decoder 6.

（６）この解読の結果、オペコード「６９」はＡレジス
タに即値データを設定する１バイトのオペランドを持っ
てバイト命令であると解釈される。(6) As a result of this decoding, the operation code "69" is interpreted as a byte instruction with a 1-byte operand that sets immediate value data in the A register.

（７）次にオペランド「ＯＯ」が外部メモリから読み込
まれるが、これはポイントデータではないのでオペラン
ド「ＯＯ」はポインタ３には格納されず、レジスタ９の
中のＡレジスタに格納されると共に、ＰＣＩが＋１イン
クリメントされ、ＭＶＩＡ、０の命令の動作が終了する
。(7) Next, operand "OO" is read from external memory, but since this is not point data, operand "OO" is not stored in pointer 3, but is stored in register A in register 9, and PCI is incremented by +1, and the operation of the MVIA, 0 instruction is completed.

（８１ＰＣＩにより外部メモリ２から１００２番地のデ
ータ「０１」が再びポイントデータとして読込まれポイ
ンタ３に格納されると共にＰＣＩは＋１インクリメント
される。(Data "01" at address 1002 from external memory 2 is read again as point data by 81 PCI and stored in pointer 3, and PCI is incremented by +1.

（９）ポインタ３に格納されたポイントデータ「０１」
により、内部ＲＯＭ４に格納されたオペコードの中から
１番地の「６Ｂ」というオペコードが指定される。(9) Point data “01” stored in pointer 3
As a result, the operation code "6B" at address 1 is designated from among the operation codes stored in the internal ROM 4.

Ｑ（１内部ＲＯＭ４から読出されたオペコード「６Ｂ」
は命令レジスタ５に格納された後、命令デコーダ６によ
シ解胱される。Q(1 Operation code “6B” read from internal ROM4
is stored in the instruction register 5 and then decoded by the instruction decoder 6.

ａυ　解読の結果、オペコードｒ６ＢＪはＣレジスタに
ν０値データを設定する１バイトのオペランドを持って
２バイト命令であると解釈される。As a result of the aυ decoding, the operation code r6BJ is interpreted as a 2-byte instruction with a 1-byte operand that sets ν0 value data in the C register.

Ｑ２１　　次にオペランド「ＦＦｊが外部メモリから読
み込まれるが、これはポイントデータではないので、こ
のオペランドｌ’−ＦＦＪはポインタ３には格納されず
、レジスタ９の中のＣレジスタに格納されると共に、Ｐ
ＣＩが＋１インクリメントされ、ＭＶＩ　Ｃ，ＱＦＦ）
Ｉ命令の動作が終了する。Q21 Next, the operand "FFj" is read from the external memory, but since this is not point data, this operand "l'-FFJ" is not stored in pointer 3, but is stored in the C register in register 9, and P
CI is incremented by +1, MVI C, QFF)
The operation of the I instruction ends.

（１３以下同様に次々と命令が実行される。(13 and subsequent instructions are executed one after another in the same manner.

（発明の効果） 以上説明したように、本発明によれば、オペコードとオ
ペランドを分離、すなわちオペコードを内部ＲＯＭに、
オペランドを外部メモリに別々に格納するので、第三者
が外部メモリのデータを読み出しても、どのようなプロ
グラムになっているのか解読するのは困難であシブログ
ラムの秘密保護の点で非常に有効である。(Effects of the Invention) As explained above, according to the present invention, the operation code and the operand are separated, that is, the operation code is stored in the internal ROM.
Since the operands are stored separately in external memory, even if a third party reads the data in external memory, it is difficult to decipher what kind of program is being written, making it extremely effective in protecting the confidentiality of the program. It is.

また、本発明は、１チツプマイコンを使用するにもかか
わらず、仕様変更などの為に、プログラムを外部に置か
なければならないような情況において、プログラムの第
三者による解読を困難にしたい場合に特に有利である。Furthermore, the present invention can be used in situations where the program must be placed externally due to specification changes, even though a single-chip microcontroller is used, and when it is desired to make it difficult for a third party to decode the program. Particularly advantageous.

なお、本実施例では、１バイトのオペコードと０〜２バ
イトのオペランドとからなる命令体系をもつ内部ＲＯＭ
４にバイトの外部メモリ拡張性のある８ビツトマイコン
を例に説明したが、オペコードを格納できる内蔵ＲＯＭ
を有し、外部メモリ拡張性のあるマイコンであれば、本
発明を適用可能である。また、本実施例ではオペコード
の格納領域をθ〜ＦＦ番地固定にしたが特に定める必要
はない。Note that in this embodiment, an internal ROM having an instruction system consisting of a 1-byte opcode and 0 to 2-byte operands is used.
The explanation was given using an 8-bit microcontroller with external memory expandability of 4 to 4 bytes, but the built-in ROM that can store opcodes is also used as an example.
The present invention is applicable to any microcomputer that has external memory expandability. Further, in this embodiment, the storage area for the operation code is fixed at addresses θ to FF, but there is no need to specify it in particular.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のブロック図、第２図は本実
施例のフローチャート、第３図は従来の１チツプマイク
ロコンピユータの一例のフローチャートである。図にお
いて １・・・・・・プログラムカウンタ、２・・・・・・外
付ＲＯＭ。 ３・・・・・・アドレスポインタ、４・・・・・・内部
ＲＯＭ１５・・・・・・命令レジスタ、６・・・・・・
命令デコーダ、７・・・・・・制御回路、８・・・・・
・人ＬＵ１９・・・・・・汎用レジスタ、１０・・・・
・・几ＡＭ である。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a flowchart of this embodiment, and FIG. 3 is a flowchart of an example of a conventional one-chip microcomputer. In the figure, 1...program counter, 2...external ROM. 3...Address pointer, 4...Internal ROM15...Instruction register, 6...
Instruction decoder, 7... Control circuit, 8...
・Person LU19... General purpose register, 10...
...This is 几AM.

Claims (1)

【特許請求の範囲】[Claims] 命令のオペコード部を格納する内部ＲＯＭと、この内部
ＲＯＭに格納したオペコードおよびオペランド部をアド
レスするためのポイントデータを格納する外部ＲＯＭと
を備え、これら内部ＲＯＭおよび外部ＲＯＭに分離に格
納することにより第三者によるプログラムの解読を困難
にすることを特徴とする１チップマイクロコンピュータ
。It is equipped with an internal ROM that stores the opcode part of the instruction, and an external ROM that stores the opcode stored in this internal ROM and point data for addressing the operand part, and by storing them separately in the internal ROM and external ROM. A one-chip microcomputer characterized by making it difficult for a third party to decipher the program.