JPS61165880A - 磁気バブルメモリカセツト乃至そのアダプタシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル記憶装置、特に磁気ノ（プルメモリ
（以下、ＭＢＭと略称する）デノ（イスを実装したカセ
ット及びそのアダプタシステムに関する。

〔発明の背景〕

磁気バブルメモリデバイスの構成は、一般にメジャマイ
ナルーズ構成を有している。そして、記憶として用いら
れるマイナループは欠陥ルーズを許容し、実際く必要な
有効ループ以上のマイナループを有している。したがっ
てこのような磁気バブルメモリデバイスを使用するとき
は、ルーズ毎の良否をｇＲし、良ループのみを使用する
ことが必要となる。このためには、ループ毎の良否の情
報（以下欠陥ループ情報と略す）を記憶しておく必要が
あシ、この記・１方法には促未から用いられている方法
として磁気バブルメモリデバイス自体に記憶させる方法
と、外部に読み出し専用メモリ（以下ＲＯＭと略す）を
設けてこのＲＯＭに欠陥ループ情報を記憶させておく方
法がある。

後者の方法では、電気的に書き込みが可能な読み出し専
用メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｐｒｏｇｒａｔ
ｎ＋ｎａｂｌｅｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ　、
以下ＥＰ−ＲＯＭと称す）を利用したＭＢＭモジュール
が昭和５２年特許出願公開第３４６３９号公報で知られ
ており、また電気的く消去及び書き込みが可能なＲＯＭ
（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒ
ｎｇｒａｍｍａｂｌｅ　ｒｅａｄｏｎｌｙ　ｍｅｍｏｒ
ｙ、以下ＥＥＰ−ＲＯＭ）を利用し九ＭＢＭモジュール
が昭和５３年特許出願公開第７６６３５号公報で知られ
ている。しかし、いずれの公報にもＭＢＭカセットにつ
いての開示は無い またカセット形式のＭＢＭにおいて欠陥ループをどのよ
うく記憶させておくかについての手法は昭和５４年特許
出願公開第６９０３５号公報に記載されているが、本公
報では「本体装置側にメモリーラグの欠陥ループを記憶
するＦＲＯＭを設けることは無意味である。メモリチッ
プ（この文章では、前後の文面からカセットの意と解釈
される）にかかる２８０Ｍを設けることも考えられるが
、これではチップの端子数が増し、またコストアップを
招くことは避けられない。」とし、カセット形式のＭＢ
Ｍでは欠陥情報の記録をＦＲＯＭへする後者の方式より
もＭＢＭｏ４Ｉ定のマイナループに欠陥情報を記録する
前者の方式の方が優れているとして、前者の方式を具体
的に説明している。

事実、本発明の出願時点では前者の方式のＭＢＭカセッ
トが市場の主流を成し、後者のそれが市場く出荷されて
いる事実は本件出願人の知る範囲では見当たらない。

〔発明の目的〕　゛ 本発明の一つの目的は、外部ｆ＃、続端子（ビン、コネ
クター）数の少ない、欠陥情報記憶用ＲＡＭ（ｒａｎｄ
ｏｍ　ａｃｃｅｓｓ　ｏｎｅｍｏｒｙ　）を備えた３１
ＫＦ？び出し盟（属するＭＢＭのカセットを提供するこ
とである。

本発明の他の目的は、ＭＢＭデバイスの大容量化に併な
う欠陥ループ数の増大に対応できるＭＢＭカセットを提
供することである。

本発明の更に他の目的は欠陥ループ番号の記録時に使用
されるプリント配線回路基板が完成品としてのカセット
に実装可能なＭ　Ｂ　Ｍカセットシステムを提供するこ
とである。

本発明の更に他の目的はカセットの完成品に実装される
プリント配線回路基板が欠陥ループ番号の記録に使用可
能なＭＢＭカセットシステムを提供することである。

本発明の更に他の目的は欠陥ループ番号を記録しｐＭＢ
Ｍカセットとを少ない接点数で！ｉＩ！続できる信頼性
の高いＭＢＭカセットのアダプタシステムを提供するこ
とである。

本発明の更に他の目的は安価な製造；ストで信頼性の高
い、ＭＢＭカセットのアダプタを備えたデータ処理機器
を提供することである。

〔発明の概要〕

本発明の一実施例によれば、ＭＢＭデバイスと、その欠
陥マイナーループ番号を記録したＥＰ−ＲＯＭとＥＰ−
ＲＯＭ用のアドレスカウンタとを備えたＭＢＭカセット
システムが提供される。カウンタへの入力信号はクロッ
クパルスとリセットパルスの２つであるので、例えば各
マイナループの欠陥有無記録用としてＩＫビットの容量
を使用する場合、２進化されたアドレス入力はｔ　ｏ　
ｂｉｔ必要であるが、カセットの外側からは見掛は上２
つの少ない接続端子数でアドレス指定ができる。

また、このカセットはへＩＢＭデバイスからの微少な読
み出し信号を増幅するセンスアンプも一諸に実装され、
その正負電源ラインは上記アドレスカウンタのそれと共
通【されるので、カセットの外部接続用電源端子の利用
効率が高まる。

の目的は図面を参照将した以下の説明から更に暫１らか
となるであろう。

〔発明の実施例〕

まず、本発明の詳細な説明に入る前に、本発明が適用さ
れるＭＢＭカセット及びアダプタの外観概略図を第２図
で説明する。

２０はＭＢＭデバイスの周辺回路を実装したプリント配
線回路基板であり、図面では抵抗、コンデンサの受動電
気部品は省略し、回路の心臓部となる集積回路（ＩＣ）
と、ＭＢＭカセット監を収納するカセットホルダー或は
カセットアダプタケース２５のみ示しである。ＭＢＭカ
セット１は所定の力でアダプタケース２５に挿入された
際その左側面部に図示した外部接続端子２４がアダプタ
ケース２５の右側面部にある端子（図示せず）と接する
こと釦より１周辺のアダプタシステム２０と電気的に接
続される。カセット１の取り出しはアダプタケース２５
のイジェクトボタン或はつまみ（図示せず）を操作する
ことにより、パネカ等による外側へ飛び出させる力を利
用して簡単に行なうことができる。

図中、ＢＭＣはバブルメモリコントロー２゜ＦＴＧはフ
ァンクションタイミング発生器、ＤＣＦはデータコレク
タ７オーマツターを示し、他のＩＣはＭＢＭデバイスを
電Ｒ，駆動するドライバーを示している。２　ＩＦｉＭ
ＢＭシステムを制御し、ＭＢＭデバイスとの間でデータ
のや）取りを行ない、そのデータ金演算するマイクロコ
ンビエータである。

２２＃ｉＭＢＭカセットのアダプタ２０及びマイクロコ
ンピュータ２１を内置するパーソナルコンピュータであ
シ、キーボード入力装置や液晶表示出力装置を備えてい
る。

従って、このパーソナルコンピュータはカセット１が挿
入できるようカセットアダプタケース２５によって形成
された挿入口をキーボードの右上方く有している。

第１図は本発明によるカセット乃至アダプタシステムの
一実施例である。同図くおいて、カセット形磁気バブル
メモリ装置ｌ内には、情報の読み出しｌき込みおよび記
憶を行うための心臓部となる磁気バブルメモリチップ、
そのチップ外ｄＩＪＶｃ設けられ九回転磁界発生用コイ
ルおよびバイアス磁界発生用磁石等を有する磁気バブル
メモリデバイス２と、磁気バブルメモリ素子の各マイナ
ループに欠陥が有るか否かを記憶するＥＰ−ＲＯＭ３が
内蔵されている。また、このカセット形磁気バブルメモ
リ装置りには、この磁気パズルメモリ装・置１を動作さ
せる回路として磁気バブルメモ１７　Ｘ子に回転磁界を
供給するための回転磁界駆動回路４と、磁気バブルメモ
リ素子の動作に必要なジェネレートパルスなどのパルス
電流を流すためのパルス電流発生回路５と、磁気バブル
メモリデバイス２からの磁気バブル出力を読み取るため
のセンスアンプ回路６とからなる直接周辺回路７が接続
されている。また、この直接周辺回路７には、第２図に
示したマイクロコンピュータのようなホストコンピュー
タから磁気バブルメモリ装Ｒ１への読み出しあるいは書
き込み信号によシ直接周辺回路７を動作させるためのタ
イミング等を発生させて制御させる間接周辺回路８が接
続されている。

この間接周辺回路８は、基本クロックを発生するクロッ
ク発生回路９と、このクロックにより磁気バブルメモリ
素子内のマイナループのアドレスをカウントする！イナ
ループカウンタｌＯを含む。

１！はディジタル比較器でろり、外部からのアドレスｆ
ｆ１ａとマイナーループカウンタ及びメイジャルーグカ
ウンタの内容に基すいて、書き込み／読み出しタイミン
グ回路１３と協動して、バブル発生、スワップ、レプリ
ケート及び読み出しのタイミングを決める。比較器１１
は外部読み出しアドレスとマイナループカウンタ１０の
内容とがある定められた関係になったか否かを検出する
。この所定の関係は外部から指定されたアドレスのマイ
ナーループ内記憶情報が、丁度レプリケータの位置にシ
フトしてき九ことを表わしており、このとき各マイナー
ループの指定され念アドレスの情報が読み出しタイジャ
ーループに読み出される。

ＭＢＭチップ内ではタイジャーループから磁気バブル検
出器迄の関に幾つかの転送パターンがあり、検出器に一
番近いマイナーループの記憶情報がバブル検出器の入口
にきたところでメイジャループカクンタは一旦リセット
され、その後何番目のマイナループの情報が検出されて
いるかを数え始める。従って、指定され九アドレス（マ
イナーループ番号）の情報がいつ検出されるかは、外部
アドレスとタイジャループカウンタの内容とを比較すれ
ば（比較器ｌ監）判る。

ｔた。ＭＢＭデバイスへの情報の書き込みも同様に外部
アドレス、マイナ−ルーズ／り及びタイジャループカウ
ンタとの間でＭＢＭチップ内の転送路等の定数を含めて
演算を行なえば同様に達成することができ、この場合は
バブル発生のタイさングを制御することによる方法が便
宜である。

ＭＢＭカセツ）１には更にカウンタ１５が実装され、こ
の出力により欠陥ループ情報記憶用ＲＵＭ３のアドレス
を発生させている。そして、間接周辺回路８内のメジャ
ループカウンタＩ２の出力はＲＯＭ３のアドレス選択用
としては用いられず、書き込み読み出しタイミング回路
１３の動作を制御するのみになる。

このアドレスカウンタＩ５はメイジャループカクンタＩ
２と同様な動作を行なうが（リセット、クロック入力共
通）、カセット１内に実装されているところに大きな意
味がある。っｔ９、仮にタイジャループカウンタ１２の
出力で例えばＩＫビットのＢＰ−ＲＯＭを制御しようと
すればＥＰ−ＲＯＭへのアドレス入力線は１０本、つま
、９　ＭＢＭ力七ット１とアダプタ２０との接続ピン或
はコネクタはアドレス部分で！０ケ必要となる。この点
、本実施例でけカウンタＩ５とＥＰ−ＲＯＭ３　、！：
の結線はカセット内のプリント基板上で簡単にでき、カ
ウンタＩ５のカセット外への信号結＃はリセット入力と
クロック入力及び欠陥有無の出力の３本で済ますことが
できる。しかも、ＭＢＭデバイスの大容量化に伴なって
、マイナーループの数が増え、ＥＰ−ＲＯＭの容量を増
やしてもカセット１の外部接続端子数を増やさなくても
済む。

なお、前述した欠陥ループのアドレスをＭＢＭデバイス
のマイナループに記憶させる前者の方式においては、使
用時に、電源の異常などにより磁気バブルメモリデバイ
スの情報が破壊される場合、欠陥ループ情報も同時に破
壊されることになる。

使用可能とするためＫは再び欠陥ループ情報を磁気バブ
ルメモリデバイスに書き込む必要がある。

この欠陥ループ情報書き込みのｔＦｉ極めて多く。

例えば４Ｍビット磁気バブルメモリデバイスの場合、２
００〜４００ル一プ程度考えられ、その値は磁気バブル
メモリデバイスの記憶容量が大きくなるにしたがって多
くなる。結局、このような異常によりＭＢＭデバイスの
記憶情報がこわされた場合、エンド・ユーザの方で欠陥
ループを再書き込みすることは非常に困難であり、その
ＭＢＭデバイスは使用不可として取扱われ、廃棄される
運命となる。このｌ実施例によれば、電源投入、切断操
作のミスなどＫよ５ＭＢＭデバイスの記憶データがこわ
されても、ＥＰ−ＲＯＭに記憶された情報は半永久的に
（１０年間以上）安定に保持されるので、欠陥の有無を
再書き込みする手間が省け、ＭＢＭカセットは記憶デー
タを修正したり、新しい情報を書き込んだシして再使用
ができる。

第３図Ｆｉ第１図のようなＭＢＭカセット・アダプタシ
ステムにおけるカセット１の回路を具体的に示した本発
明の他の実施例であり、第１図ではセンスアンプ６をカ
セットアダプタ側２０に実装しているが、本実施例では
カセツ）１内にＥＰ−ＲＯＭ　３．２進カクンタ１５、
ＭＢＭデバイス２と一緒に一つのプリント配線基板に実
、装している。

第３図において、ＣＮ番号で表わされ九左端一番上のＢ
ＬＫＳＥＬから一番下のｌＮ８ＥＲ，Ｔ迄の端子はカセ
ットのアダプタへの接続用コネクタを示しており、その
うちＤＥＦＥＣＴ（ｃＮ−３０）、几ＤＡＴＡ（ｃＮ−
４）がそれぞれカ七ツ責翫欠陥有無情報出力及び記憶情
報出力端子となっている。２進カウンタＩ５はクロック
Ｃとリセット几の２つの入力端子、電源端子ｖＤＤ及び
ｖ８１ｉ、Ｑ１〜Ｑｔｚの出力端子を持ち、第４図（５
）に示すように凰２段の縦続接続された２進カウンタを
含む２に！進カウンタである。

ＥＰ−ＲＯＭ３はＡ　６〜Ａ　１６の１１本の２進アド
レス入力端子を、すなわち２１ｍのアドレスを有し、Ｏ
ｏ〜０７　の８本の入出力端子を持つ２′１、すなわち
２にワード×８ビットｗｐ−ｋＬｏＭでありそのブロッ
ク図を第４図（Ｂｌに示す。入出力端子Ｏｏ〜０７は書
き込み時にはデータの入力端子として使用され、実装さ
れた通常の使用状態では専らデータ絖み出しの出力端子
として使用されることが多いので図面では出力を中心圧
した表示を採用しているが、第４図ｔＢ）の出力バツ７
アは勿論書き込み時の入カパツファとしても働く。ＣＥ
端子は複数のｇＰ−ＲＯＭ　　ＩＣを使用する場合のど
のＩＣを選択するかのアドレスを指定するチップイネー
ブル端子、ＯＥは出力イネーブル端子であり、本カセツ
）Ｉでは共く抵抗几１１、”１ｍによって接地電位に固
定されイネーブル状態にされている。ｖＣＣ１ＧＮＤ端
子は使用（読み出し）時及び書き込み時の電源端子であ
り、書き込み時には高電圧の電源に接続されるｖｐｐ端
子が使用される。

ＭＢＭデバイス２は回転磁界を与えるＸ及びＹコイル（
図示せず）と第５図に示す２つのＭＢＭテップＣＨＩＰ
Ｉ及びＣＨＩＰ２を含み、ＸコイルはＸ−１Ｘ　端子の
間に、ＹコイルはＹ−１Ｙ　　端子の間に接続される。

ＩＧＥＮｇ％ｌ５ＷＡＰ、ＩＲＥＰはそれぞれツイン・
ダイオードＤ・〜Ｄ＄を介してＣＨＩＰＩ及び２に共通
に接続されており、ＣＨＩＰｌと２の選択はＣＯＭＩ及
びＣ０Ｍ２のいずれが高レベル（約３０ｖ）になったか
によって区分して行なわれる。ＥＰ−几ＯＭ３のアドレ
ス端子Ａ書　　にはＭＢＭチップ１及び２の２進化選択
信号に相当する約５ｖの振幅を持つ信号ＢＬＫＳ　ＥＬ
がカセツ）ｌの外部から印加されている。もし、カセツ
）１のコネクタ端子ＣＮ−９を別の目的に使用したい場
合は、Ｏｖから３０Ｖの振幅を持つＣＯＭＩ乃至Ｃ０Ｍ
２の信号を利用してカセットｌ内でＱＶから５ｖの振幅
を持つ２進遇択信号（ｃＯＭＩが＋３０ＶＣ）とｅ＋５
Ｖ、Ｃ０Ｍ２が＋３０ＶＯときＯｖ、もしくはその逆）
に変換してＥＰ−ＲＯＭＩのアドレス入力端子Ａ、　Ｋ
印加すればよい。ツインダイオードＤ＊　、Ｄｓ　、Ｄ
ｓ　、　Ｄｒ　、　ＤｓはＭＢＭチップ１及び２への又
はＭＢＭチップ２からの信号が混合しないようにするた
めに用いられている。各ＭＢＭチップｌ及び２は情報を
記憶する九めのマイナループｍを２８８本有しており、
そのうち２５６本はデータ記憶に、１本はマイナールプ
のアドレス記憶用マーカに、１本はパリティチェックに
、残りの３１本は欠陥救済の予備に用いらｎる。各ＭＢ
Ｍチップはデータ記慣用として２５６本×２にビット７
本の５１２にビットの容量を持ち、従ってＭＢＭデバイ
ス２の記憶容ｉは１Ｍビットとされている。マイナルー
プの数は両チップ合計５７６本有るので、それぞれの欠
陥有無を記憶するためにＩＫビットの容量（２９（５７
６（２１°）がＥＰ−几ＯＭ　３内で使用される。従っ
て、第３図においてＥＰ−ＲＯＭのアドレス入力はＡ０
〜Ａ、の１０ビツトとＯｏの出力１ビツトとが使用され
、２進カウンタ１５の出力は、ＢＬＫＳＥＬとＡ、の接
続！ビン６分を除いて、Ｑ１〜Ｑ＠の出力９ビット分が
使用され、すなわち２進カウンタ１５は２９カウンタと
して使用される。２進カウンタ１５及びＥＰ−ＲＯＭ３
としてはそれぞれ市販されているＩＣ例えば本出願人が
製造、販売しているＣ　−ＭＯ８１２−ｂｉｔ　　Ｂｉ
ｎａｒｙ　　Ｃｏｕｎｔｅｒ　　ＨＤ１４０４０Ｂと２
０４ｇ−ｗｏｒｄｘ８ｂｉ　ｔ　ＵＶ　Ｅｒａｓａｂｌ
ｅ　ａｎｄＰｔ　ｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０
ｎｌｙ　Ｍｅｍｏｒｙ　ＨＮ４６２７１６を使用すれば
よい。

６はＭＢＭデバイスからバブル有無検出信号を増幅する
２個のセンスアンプを内蔵シタハイブリッドＩＣである
が、本カセッ）１ではＡ及びＢの２対の入力端子のうち
Ａ２及びＢ、の１対の入力端子くのみＭＢＭデバイスか
らのバブル検出信号を印加し、１つのセンスアンプのみ
使用している。

このセンスアンプ６としては本出願人が製造、販売して
いるハイブリッドＩＣ，型名ＨＡ１６６３５が使用され
る。ＯＵＴ＃ｉセンスアンプの出力であり、ＳＴＲはＭ
ＢＭデバイス２からの信号がバブル出力の有無を表わし
ているときのデータ有効期間にのみセンスアンプの増幅
動作を行なわせるス）ｏ−プパルスである。このセンス
アンプヲ第２図の例とは違って第３図のよう忙カセット
ｉ内に収納すればＭＢＭデバイス２からの微弱なバブル
検出信号がカセットの外に出ないので雑音に対して強く
なる。

２進カウンタ１５、ｇＰ−ＲＯＭ３およびセンスアンプ
６の士電源端子は動作ｖｌ源を５ｖに合わせているので
共通にできカセットｌの電源端子ＧＮＤおよびｖＣｃの
使用効率が高まる。

ＥＰ−ＲＯＭ３は、！にビット迄の欠陥ループ有無を記
録するために、１０本のアドレス入力を必要とするが、
本実施例から判るようにそのうちの９本は２つの入力で
済む２進カウンタを介して受けているので、カセット１
の外部接続端子数を減らすことができ、（Ｄ安価なコネ
クタの採用が可能、■コネクタの使用効率向上、■コネ
クタ使用の隔率 通性向上、■コネクタの故「低減すなわち実質的にはカ
セットの寿命向上という効果をもたらす。

第５図はカセット１に収納された２つのＭＢＭチップの
購成を示す図であり、この２つのチップ１及び２は複数
のチップがつながり九つェハ状即で子スティングを行な
い、良品となった隣り合う２つのチップをつなげ次まま
の状態でウェハから切夛離し九もので６５１ＭＢＭデバ
イスのセラミック或は合成樹脂配線基板へのチップボ／
ディングエ数を減らしたり、回転磁界源に対する方向を
両者同等くする効果をもたらしている。同図において、
各チップの上下辺に小さい長方形で表示されているもの
（ＢＰ）は、コネクタワイヤ等のボンディング用パッド
であるうＭＢＭデバイス２は、この両テップ１及び２、
Ｘ及びＹコイル及び永久磁石等を樹脂で一体化して封止
して成）、その樹脂パッケージの内側から外側へ２列に
並んで導出された（ｄｕａｌ　　ｉｎ　　１ｉｎｅ）リ
ードを有する。このリードはガラスエポキシのよう々合
成樹脂製又はセラミック製配線基板く半田付けされてお
シ、ＭＢＭチップｌ及び２のポンディングパッドＢＰと
前記配線基板とは２０〜３０μｍｇ度のＡＪ若しくはＡ
ｕコネクタワイヤによって結線されている。従って、第
５図のＭＢＭテップｌ及び２の外側にＯ印で表示され次
接続端子は第３図のＭＢＭデバイス２のリードと前述し
たような方法で電気的に結線されているので、同じ機能
的名称を付けている。

第５図においてｍは情報を貯えるマイナーループ、ＲＭ
Ｌは読み出し情報を転送するリードメイジャライン、Ｗ
ＭＬは書き込み情報を転送する２イトメジヤラインであ
る。ｉ九、Ｄは磁気バブルを電気信号く変換するバブル
検出器、Ｇは磁気バブルを発生するパズル発生器、凡は
マイナーループｍ（Ｑ情報をリードメジャラインＲＭＬ
Ｋ複写または移すレプリケートゲート回路である。Ｔは
２イトメジャラインＷＭＬの情報をマイナーループｍへ
移すトランス７アゲート回路又はそのトランスファと同
時くマイナループｍの情報をメイジャラインＷＭＬに掃
き出す、言わば両者の間で情報の交換を行なうスワップ
ゲートである。また、これらの外周を囲んでいるＧＲは
外周からの磁気バブルの侵入を防止するガードレールで
ある。ゲート几及びＴ、及びバブル発生器Ｇはパーマロ
イの転送パターンと特殊な関係で配置された別層の導体
に一定方向の電流を流すか否かによって制御され１図中
その導体部分は太い実線で示しており、残りの細い実線
はパーマロイの転送パターンを示している。レプリケー
ト、スワップ及びバブル発生器の各導体層の一方の端部
はチップ内で共通に接続され、チップの外側の配線基板
においてバブル検出器のメイン及びダミー磁気抵抗素子
の一方の共通端子と共に共通端子ＣＯＭＩ及びＣ０Ｍ２
に接続されている。本実施例ではこの共通端子ＣＯＭＩ
およびＣＯＭ　２　Ｋは、そのチップが選択されたとき
に第３図からも判るように＋３０Ｖの電圧が印加され、
スワップ、レプリケート及びバブル発生器の各導体の他
端Ｓ　ＷＡ　Ｐ　、凡ＥＰ、ＧＥＮには各々の選択く応
じて第３図のダイオード対Ｄ６゜Ｄ７及びＤ８を通じて
負の電圧が印加され各導体に所定の電流が流れるように
なっている。検出器のメイン磁気抵抗素子は信号成分と
回転磁界等の影響を受けた雑音成分の和の信号を検出し
、ダミー磁気抵抗素子は上記雑音成分をメイン磁気抵抗
素子の検出出力と相殺するために設けられており、各素
子の他端はそれぞれＤＥＴＭ及びＤＥＴＤ端子に接続さ
れ、第３図のセンスアンプ６の入力側に接続される。

第６図は、カウンタ１５及びＲＯＭ３の動作を示すため
のタイミングチャートである。

クロック信号はカウンタ１５に常圧入力されてお９、カ
ウンタ１５は常にカウント動作を行なっている。カラ／
り１５にリセット信号が入力されると（プラス電圧にな
ると）、カラ／り１５はリセットされ各段の２進カウン
タ出力Ｑｌ、Ｑ２・・・・・・・・Ｑ９は全て＠Ｏ＃（
’Ｌｏｗ”）　Ｋなる。次のクロックよシ、再びカウン
トを始める。ＲＯＭ　３はこのカウンタの出力をアドレ
ス入力信号としておシ。

カウンタＩ５の出力とチップ選択信号ＢＬＫＳＥＬが示
すアドレスのデータをＭ６’３に示すように出力する。

このデータは各マイナループの良、不良を示すＤＥＦＥ
ＣＴ信号となり、カセット１から出力され、書き込み、
！５！み出しタイミング回路１３に入力される。

メジャル〜プカクンタ１２もカウンタ１５と同期して同
じ内容でカウントしておシ、カウンタ１５の示すアドレ
スは、マイナループの番号と等しくなる。図の例ではＤ
ＥＦＥＣＴ信号は″Ｌｏｗ’レベルか良ループを示し、
ま７ｊ＠Ｈｉｇｈ’レベルか不良ループを示しておシ、
図の例では第３マイナループと第１２マイナループが不
良であることを示している。

第７図ｄＥＰ−凡ＯＭ３ヘマイナループの欠陥有無情報
を書き込む九めの回路図であシ、プリント配線基板の配
〜は第３図のそれと全く同じものを採用しておシ（従っ
てここでは第３図の要部のみ再掲している）、その使い
方が少し違うだけである。従って、欠陥ループの有無書
き込みに使用した実装プリント基板はその一＆まカセッ
ト１の実装基板として使用することができるゆ同３図の
カセツ）１では開放状態とされていたｖｐｐ、ＯＥ及び
ＧＥ端子には書き込み時以下のような電気信号や電源電
圧が印加される。まず、端子ｖＰＰには書き込み用の高
電源電圧的２５Ｖが印加される。端子ＯＥにはうｖ程度
の論理″″ｌ”（Ｈｉｇｈ）レベルの信号が印加され、
読み出しを禁止して書き込み情報が受は入られるように
する。つまりこのＯＥ端子くけ第４図（Ｂ）の０ＵＴＰ
ＵＴ　　ＢＵＦ’Ｆ’Ｅ凡で表示された入出力バツ７ア
の入力及び出力の切換え信号が印加され、書き込み時に
は論理１ビ、読み出し時すなわちカセツ）１の使用状態
においては抵抗Ｒ１１Ｋよって論理１０″の電圧が印加
される。ＣＥ端子には書き込みのタイミングパルスがカ
ウンタ１５からのアドレス入力と所定のタイミング関係
をもって印加され、論理″′０″レベルに切シ換えたと
きに、このＥＰ−ＲＯＭ３の一連の書き込み動作が可能
となる。具体的には新しいアドレス入力が確定する度に
ＢＰ−ＲＯＭ３がタイミング信号ＣＥによってアクティ
ブな状態にされるう カウンタ１５にはカセットｌのコネクタ端子ＣＮ−１７
からＲＥＳＥＴ信号が印加され、アドレスの初期化がす
なわちＭＢＭデバイス２のマイナループ番号との対応付
けがされる。次に、クロックパルスによってカウンタ！
５はマイナループ査号のカウント動作を始め、ＥＰ−Ｒ
ＯＭ３ヘマイナループの１番からｆｆ１ｌｃ対応するア
ドレスを送り、ＥＰ−几ＯＭ３へは入出力共通端子Ｏｏ
を通じて各マイナルーズの欠陥有無情報が指定され九番
地の各ビットの記憶素子に書き込まれる。本実施例では
瀉６図の使用状態と同じように、マイナループ第３及び
；Ｘ１２番に欠陥を表わす論理１１”信号が書き込まれ
ろ。

端子Ｖ　　、ＯＥ、ＣＥはプリント配線基板に設Ｐ けられ念書き込み時専用の端子であシ、従ってカセット
１の使用時にアダプタとの結線を行なうコネクタ端子Ｃ
Ｎにはつながれていない。抵抗孔！またとき、ＥＰ−Ｒ
ＯＭ３に印加される電圧レベルがそれらの信号によって
優先されるに十分な（論理＠１”の論理しきい値電圧を
正方向に越えるレベルくなるような）高い抵抗値を持ち
（ＯＥ、ＣＥ信号発生器の出力インピーダンスとの比等
を考慮）、またカセット１の使用時に雑音に十分耐え得
るく十分な低い抵抗値が選ばれる。もし、書き込み時の
プリント配線結線に対し、その後に手間を加えてＯＥ及
びＧＥ端子を接地電位ＧＮＤ［子もしくはＧＮＤ配線に
結線或はワイヤ等によシ半田付けするならば抵抗Ｒ＋１
．および凡！３は省略することができる。

以上実施例では、ＭＢＭデバイス２の欠陥アドレスを記
憶するメモリとしてＥＰ−ＲＯＭで説明したが本実Ｆ１
４Ｆｉこれ等く限定されるものでなく、電気的な消去及
び書き込みが可能なＥＥＰ−ＲＯＭ、或は補助電池をカ
セット１内に導入してそれを電源電圧にした低消費電力
のＣ−ＭＯ８（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ
　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）読み書き
両用ＲＡＭ（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒ
ｙ）を用いても良い。

その場合はコストが高くつくが、欠陥ループの書き換え
或はその他のインデックス情報の書き換えが簡単にでき
る。これら等Ｅ　Ｐ　−ＲＯＭ　、ＥＥＰ−ＲＯＭ及び
０ＭＯ８ＲＡＭはいずれも遂次呼び出しのＭＢＭとは異
なり等速呼び出しの特長を有し、半導体メモリの範ちゅ
うに入るメモリである。

〔発明の効果〕

本発明の上述した実施例による効果としては少くとも次
の点が挙げられる。

（１）　　カセット１にＥＰ−凡ＯＭ３のアドレスカウ
ンタ３を内蔵したので、カセツ）１の外部接続端子ＣＮ
の数を少なくできる。

（２）　　センスアンプ６、アドレスカウンタ１５及び
ＢＰ−ＲＯＭ３を同じ電源電圧が使用できるように′Ｗ
ＩＩ成しているのでカセツ）１の電源端子ＣＮ−１０及
びＣＮ−２の使用効率が高まる。

（３）　　センスアンプ６、ＭＢＭデバイス２．アドレ
スカウンタ１５　、ｇＰ−ＲＯＭ３並びにダイオード対
り等をプリント基板に実装した状態でＥＰ−ＲＯＭ３へ
の欠陥情報の書き込みができる。

（４）５１２にビットの記憶容量を持つＭ　Ｂ　Ｍチッ
プを対にして使用しているので、１Ｍビットのチップを
採用したものよシ高歩留でチップを取得することができ
る。

（５）各チップで別々にスワップ、バブル発生器及びレ
ズリケート制御導体の一方端を共通に接続しくＣ０Ｍ１
及びＣ０Ｍ２）、チップ間で同じ機能の導体の他端をダ
イオード等で共通に接続しているので、（３機能／チッ
プ）×（２端子／機能）×２チップ＝１２端子必要とな
るカセットの外部接続―十数ｔ−５つに減らすことがで
きる。

手図面の簡単な説Ｆ！Ａ９ １１Ｘ１図は本発明によるＭＢＭカセットとアダプタの
組み合わせから成るＭＢＭシステムの一実施例である。

第２図はＭＢＭカセットとアダプタ及びそれらを制御し
又それらとの間でデータのやυ取りをして演算を行なう
マイクロコンビエータとを内蔵するポータプルのパーソ
ナルコンピュータを示す図である。

第３図は本発明によるＭＢＭカセットシステムのプリン
ト基板結線図である。

第４図（５）、但）はそれぞれ第３図に示すアドレスカ
ウンタとＥＰ−ＲＯＭの具体的な論理ブロック図である
。

第５図はＭＢＭデバイスに収納されている２つのＭＢＭ
チップを示す図である。

第６図は本発明によるＭＢＭカセット内のカウンタとＥ
Ｐ−ＲＯＭの動作を示すタイムチャートである。

第７図は本発明によるＭＢＭデバイスの欠陥ループをＥ
Ｐ−、ＲＯＭＫ記録するための回路を示す図であり、８
８図はその動作を示すタイムチャートである。

ｔ−−−−カセットシステム、　２０−−−−アダプタ
システム、２４及びＣＮ・・・・カセットの外部接続端
子、Ａ〜Ｃ・・・、ＥＰ−ＲＯＭへの欠陥情報書き込み
時に使用するプリント基板の接続端子、ＲＥＰ、、、−
レプリケート端子、ＧＥＮ・・・・バブル発生器端子、
５ＷＡＰ・・・・スワップ端子、ＣＯＭ監及びＣＯＭ　
２−−−−各ＭＢＭチップの共通端子、ＤＥＦＥＣＴ、
、、、マイナループ欠陥有無情報。

第２図 第６図 Ｑ３ ＩＮＬＩＭ　υｕｌｌ’ｕｌｌ 第８図

Claims (1)

1. 【特許請求の範囲】 １、（ａ）情報を記憶する磁気バブルメモリデバイスと
   、 （ｂ）上記デバイスの欠陥アドレスを示す情報を記憶し
   、複数ビットの記憶セルを有する 第１の半導体集積回路装置と、 （ｃ）上記記憶セルのアドレスをカウントする複数段の
   計数回路を有し、クロック及びリ セット入力端子を有する第２の半導体集積 回路装置と、 （ｄ）カセットのアダプタシステムとの接続に適す複数
   の外部接続端子と、 （ｅ）少なくとも上記デバイス、上記第１及び第２の半
   導体集積回路を結線し、それらの 入出力及び電源配線の少なくとも一部を上 記外部接続端子に結線して成る配線基板と を具備して成り、 （ｆ）少なくとも上記外部接続端子を通じて上記第１及
   び第２の集積回路装置を動作させ ることにより上記欠陥アドレス情報を記憶 して成り、並びに上記外部接続端子を通じ て上記デバイスからの及びへの情報の読み 出し及び書き込みと上記第１の集積回路装 置からの上記欠陥アドレス情報の読み出し を可能にしたことを特徴とする磁気バブル メモリカセット。 ２、以下の（ａ）〜（ｄ）を具備するカセットと（ｅ）
   〜（ｇ）を具備するアダプタとを具備して成ることを特
   徴とする磁気バブルメモリのカセット及びアダプタシス
   テム： （ａ）各々が複数ビットの情報を記憶する複数のマイナ
   ーループと、上記各マイナーループにおいて記憶された
   情報をシフトするための回転磁界を発生するためのＸ及
   びＹコイルとを具備して成る磁気バブルメモリデバイス
   、 （ｂ）上記各マイナーループに欠陥が有るか否かを示す
   情報を記憶するための、上記カセットの使用時において
   は読み出しが主となる電気的に書き込みが可能な記憶装
   置、 （ｃ）上記記憶装置用のアドレスカウンタ、（ｄ）上記
   デバイスからの記憶情報出力を増幅するセンスアンプ、 （ｅ）上記Ｘ及びＹコイルに駆動電流を流すための回転
   磁界発生回路、 （ｆ）上記デバイスに対する書き込み及び読み出し制御
   回路、 （ｇ）上記アドレスカウンタと同期して動作する上記マ
   イナーループの番号をカウントするマイナーループ番号
   カウンタ。