JPS61152130A - Comparator - Google Patents

Abstract

PURPOSE:To execute a high speed comparing action with a simple constitution by arranging plural comparator circuits composed of a capacitor for sample- holding plural voltages and a means for amplifying the variable voltage of the capacitor in parallel and latching the output of a comparing and amplifying circuit. CONSTITUTION:In terms of the A/D converter of four bits, high order two bits and low order two bits are alternately converted to execute the four-bit A/D conversion. First an input voltage Vin and the high order two bits Du are decided. Successively any one of four switch groups 11 corresponding to the Du is selected, and the comparison of the low order two bits is executed in synchronizing with a clock phiSL. Since comparators 20 and 10 use a sample- type comparator and a non-sample-type one, respectively, the overall converting action can be executed in cycle of high speed clocks phiSU and phiSL. Since the comparator 20 samples a clock with the input voltage V1 having a small inner resistance, the high speed can be sufficiently held.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はコンパレータに係り、特に高速Ａ／Ｄ変換器に
好適な集積回路化コンパレータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a comparator, and particularly to an integrated circuit comparator suitable for a high-speed A/D converter.

（発明の背景） 従来、並列形Ａ／Ｄ変換器に用いた高速コンパレータに
第１図のものがある。これは２系列のサンプル・ホール
ド形コンパレータを交互に動作させ、ノンサンプル形と
同じ高速動作を狙ったコンパレータである。コンパレー
タの高速化のためには増幅段からラッチまでの経路がで
きるだけ短いことが必要であり、またスイッチＳ、、Ｓ
、は増幅作用がなく、伝搬速度も比較的遅いことから第
１図の回路は改善の余地が残されている。このような例
として、　Ｙ、−Ｆｕｊｉｔａ　ｅｔ　ａ　Ｑ　、　”
Ａ　Ｂｕｌｋ　０ＭＯ５２ＯＮＳ／ｓ　　７ｂ　　Ｆ１
ａ５ｈ　　ＡＤＣ”　　ｌ５ＳＣＣ８４，ＶＡＩ１４．
　１　　ｐ、５６−ρ、　５７．１９８４．２．が挙げ
られる。(Background of the Invention) Conventionally, there is a high-speed comparator used in a parallel A/D converter as shown in FIG. This is a comparator that operates two series of sample-and-hold type comparators alternately, aiming for the same high-speed operation as the non-sample type. In order to increase the speed of the comparator, the path from the amplifier stage to the latch must be as short as possible, and the switches S, , S
, has no amplification effect and the propagation speed is relatively slow, so there is still room for improvement in the circuit shown in FIG. An example of this is Y, -Fujita et a Q, ”
A Bulk 0MO52ONS/s 7b F1
a5h ADC” l5SCC84, VAI14.
1 p, 56-ρ, 57.1984.2. can be mentioned.

〔発明の目的〕[Purpose of the invention]

本発明の目的は高速な並列形Ａ／Ｄ変換器に適し１回路
構成が簡単で高速比較動作が達成できる集積回路化コン
パレータを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated circuit comparator that is suitable for high-speed parallel A/D converters and has a simple circuit configuration and can achieve high-speed comparison operations.

（発明の概要） 上記の目的を達成するため１本発明では比較増幅段の出
力結果を速やかにラッチに取込む回路構成とし、また伝
搬速度の遅いアナログスイッチを削除し、代りにゲート
を用いてスイッチ動作を行なわせている。これにより集
積回路化が容易でより高速なノンサンプリング形のコン
パレータを提供できることが明らかとなった。(Summary of the Invention) In order to achieve the above object, the present invention adopts a circuit configuration that quickly takes in the output result of the comparison amplifier stage to a latch, eliminates the analog switch with slow propagation speed, and uses a gate instead. A switch operation is performed. As a result, it has become clear that it is possible to provide a non-sampling type comparator that is easier to integrate and faster.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を実施例を用いて詳細に説明する。 Hereinafter, the present invention will be explained in detail using examples.

第２図は従来のアナログスイッチＳ、、Ｓ、の代りにＮ
ＡＮＯゲートグー、Ｂ、をそれぞれ用いて構成した本発
明のコンパレータを示す図である。Figure 2 shows N instead of conventional analog switches S, , S,
FIG. 3 is a diagram showing a comparator of the present invention configured using ANO gates G and B, respectively.

入力電圧Ｖｉｍと参照電圧■２．．をキャパシタＣ，，
Ｃ，に取込むためのスイッチｓ１ｆ　ｓ、＃Ｓ、、Ｓ４
．増幅段のインバータＡｔ　−Ｂ＊　、および比較結果
をラッチＬａｔｃｈ　へ選択的に転送するためのＮＡＮ
Ｄゲートグー、Ｂ、およびＯＲゲグーＧ、から構成され
る。アナログスイッチＳ１゜Ｓ、はそれぞれインバータ
Ａ１．Ｂ、の入出力を短絡、開放するために用いる。Input voltage Vim and reference voltage ■2. ．． is the capacitor C,,
Switch s1f s, #S, , S4 for importing into C,
．． Inverter At-B* of the amplification stage and NAN for selectively transferring the comparison result to the latch
It is composed of D gate goo, B, and OR gate goo G. Analog switches S1.S and inverter A1.S, respectively. It is used to short-circuit and open the input and output of B.

インバータＡ１あるいはＢ１を短絡し、参照電圧Ｖ１．
．をキャパシタＣＡあるいはＣ１へ取込む。Inverter A1 or B1 is shorted and reference voltage V1.
．． is taken into capacitor CA or C1.

この後インバータＡ、あるいはＢ、を開放し、キャパシ
タＣ１あるいはＣ１の入力端電圧をＶ７．。After that, inverter A or B is opened and the input terminal voltage of capacitor C1 or C1 is set to V7. .

から入力端子ｖ１．に切換えると、差電圧Ｖ、、−Ｖ　
ｒ　＃　ｔはインバータ人、あるいはＢ、で増幅され、
ＮＡＮＩ）ゲートＡ１あるいはＢ、およびＯＲゲートＧ
、を通過してラッチＬａｔｃｈへ取込まれ、■１、とＶ
ｌ、、の比較結果が確定する。２つの比較回路系。to input terminal v1. When switching to , the differential voltage V, , -V
r # t is amplified by the inverter, or B,
NANI) gate A1 or B, and OR gate G
, and is taken into the latch, ■1, and V
The comparison result of l, , is determined. Two comparison circuit systems.

すなわちＳ、　、　Ｓ、　、　ＣＡ、　Ａ、　、　Ｓ％
、Ａ、からなる系とＳ　）　Ｉ　Ｂ４１　Ｃ１ｌ　ｌ　
Ｂｌ　　ｌ　Ｓｓ　ｌ　Ｂ。That is, S, , S, , CA, A, , S%
, A, and S ) I B41 C1l l
Bl l Ss l B.

からなる系は互いに逆の動作モードで動作しており１両
者から出力される比較結果は交互に選択されラッチＩ、
ａｔｃｈへ取込まれる。各回路系はサンプル・ホールド
形のコンパレータであるにも拘らず全体的にはノンサン
プル形の動作を行ない、比較速度も速い。The system consisting of 1 operates in opposite operation modes, and the comparison results output from both are alternately selected and latches I,
atch. Although each circuit system is a sample-and-hold type comparator, the overall operation is non-sample type, and the comparison speed is fast.

なおＮＡＮＤゲートグー、Ｂ、ＯＲゲグーＧ、の代りに
ＮＯＲゲートをＡ、、Ｂ、にＡＮＤゲートをＧ、に用い
ても同じ機能を果たすことができる。Note that the same function can be achieved by using NOR gates for A, B, and AND gates for G, instead of the NAND gates G, B, and OR gate G.

第３図は従来のアナログスイッチＳ、、Ｓ、の代りにク
ロックド・インバータあるいはトライステート・インバ
ータＡ、、Ｂ４をそれぞれ用いて構成した本発明のコン
パレータを示す図である。FIG. 3 shows a comparator of the present invention constructed using clocked inverters or tri-state inverters A, B4 in place of conventional analog switches S, S, respectively.

クロックド・インバータあるいはトライステート・イン
バータＡ４−８４はクロック信号φ、。Clocked inverter or tristate inverter A4-84 receives clock signal φ,.

φ２にそれぞれ応じて入力を反転増幅したり、出力を無
条件にフローティングあるいはハイ・インピーダンス状
態にできるゲートである。したがってインバータＡ４−
　Ｂ４の出力を図示のように直接結線し増幅段Ａｔ　＝
　Ｂｔの比較出力をφ１゜φ、によって選択的にラッチ
Ｌａｔｃｈへ転送することが可能となる。It is a gate that can invert and amplify the input and unconditionally set the output to a floating or high impedance state depending on φ2. Therefore, inverter A4-
Directly connect the output of B4 as shown in the diagram to create an amplification stage At =
The comparison output of Bt can be selectively transferred to the latch by φ1°φ.

回路動作は第２図の場合と同じである。増幅段の比較出
力はインバータＡ、あるいはＢ４で増幅された後直ちに
ラッチＬａｔｃｈへ取込まれるため。The circuit operation is the same as in FIG. This is because the comparison output of the amplification stage is immediately taken into the latch after being amplified by the inverter A or B4.

伝搬経路が短かく、高速化が図れる。The propagation path is short and high speed can be achieved.

第２図、第３図のコンパレータは回路構成が簡単でアナ
ログスイッチとキャパシタの外は全てディジタルゲート
で実現でき、特にＭＯ８集積回路化に適している。The comparators shown in FIGS. 2 and 3 have a simple circuit configuration, and can be realized with digital gates except for the analog switch and capacitor, and are particularly suitable for MO8 integrated circuits.

第４図は本発明のコンパレータを直並列形あるいはハー
フ・フラッシュ形のＡ／Ｄ変換器に用いた実施例である
。FIG. 4 shows an embodiment in which the comparator of the present invention is used in a series/parallel type or half-flash type A/D converter.

直並列形Ａ／Ｄ変換器は特願昭５９−５２１５０に詳細
に述べであるが、第４図の実施例ではコンパレータ部１
０に本発明のノンサンプル形コンパレータを適用する。The series-parallel type A/D converter is described in detail in Japanese Patent Application No. 59-52150, but in the embodiment shown in FIG.
The non-sample type comparator of the present invention is applied to 0.

４ビツトの場合を例示した本Ａ／Ｄ変換器は、上位２ビ
ツトと下位２ビツトの変換が交互に行なわれ、４ビツト
Ａ／Ｄ変換が実行される。入力電圧Ｖｉｍと上位２ビッ
ト分の比較がφ１クロックに同期してなされ、上位２ビ
ットＤ、が決定する９続いてり、に対応して４つのスイ
ッチ群１１のうちの１つが選択され、下位２ビット分の
比較がφ、１クロックに同期して行なわれる。コンパレ
ータ２０はサンプル形コンパレータを用い、コンパレー
タ１０にノンサンプル形コンパレータを用いたことによ
り、全体の変換動作は高速クロックφａｎｔ　φ、＆の
１サイクルで実行できる。コンパレータ１０にサンプル
形コンパレータを用いた従来の例では基準電圧Ｖ　ｒ　
ｅ　ｆ　を取込む場合、抵抗ラダーあるいは抵抗ストリ
ングＲの分圧電圧は内部抵抗分が大きくなるため１時定
数が大きく、シばしば高速動作の妨げになっていた。In this A/D converter, which is exemplified in the case of 4 bits, conversion of the upper 2 bits and lower 2 bits is performed alternately, and 4-bit A/D conversion is executed. A comparison of the input voltage Vim and the upper two bits is made in synchronization with the φ1 clock, and one of the four switch groups 11 is selected in accordance with the nine consecutive bits determined by the upper two bits D. Comparison of 2 bits is performed in synchronization with φ, 1 clock. By using a sample type comparator as the comparator 20 and using a non-sample type comparator as the comparator 10, the entire conversion operation can be executed in one cycle of the high speed clock φant φ, &. In the conventional example in which a sample type comparator is used as the comparator 10, the reference voltage V r
When taking in e f , the divided voltage of the resistor ladder or resistor string R has a large internal resistance component, so the time constant is large, which often hinders high-speed operation.

これに対しコンパレータ２０は内部抵抗分の小さな入力
電圧ｖ１．でサンプリングするため、従来のサンプル形
コンパレータで十分高速性が保たれる。On the other hand, the comparator 20 has a small input voltage v1. Since sampling is performed using a conventional sample type comparator, high speed can be maintained.

本発明のノンサンプル形コンパレータは回路構成、動作
とも簡単であり、小形で高速なため直並列形あるいは並
列形の高速Ａ／Ｄ変換器に適し。The non-sample type comparator of the present invention has a simple circuit configuration and operation, and is small and high speed, making it suitable for use in series-parallel type or parallel type high-speed A/D converters.

集積回路化が容易であることが特長である。また第２図
、第３図のコンパレータのうち１系列だけ用いることも
、また２系列以上のコンパレータを用いて同機に多重化
された高速コンパレータを実現することができる。The feature is that it is easy to integrate into an integrated circuit. Further, it is possible to use only one series of the comparators shown in FIGS. 2 and 3, or to realize multiplexed high-speed comparators in the same machine by using two or more series of comparators.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、簡単な構成で集積回
路化に適した高速なノンサンプル形のコンパレータが実
現でき、高速な並列形あるいは直並列形Ａ／Ｄ変換器に
用いて全変換器を集積回路化できるなど、高速性等の向
上、集積回路化による経済性等において効果が大である
。As described above, according to the present invention, a high-speed non-sample type comparator suitable for integration into an integrated circuit can be realized with a simple configuration, and can be used in a high-speed parallel type or series/parallel type A/D converter to perform all conversions. It has great effects in terms of improvements in speed, etc., as well as economic efficiency due to integrated circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のノンサンプル形コンパレータの構成図、
第２図、第３図は本発明のノンサンプル形コンパレータ
の構成図、第４図は本コンパレータを用いた直並列形Ａ
／Ｄ変換器の構成図である。 １０・・・コンパレータ、１１・・・スイッチ群、２０
・・・冨　１　　図 蔦　２　図 ｆＪ　Ｊ　図 ￥３４　国Figure 1 is a configuration diagram of a conventional non-sample type comparator.
Figures 2 and 3 are configuration diagrams of the non-sample type comparator of the present invention, and Figure 4 is a series-parallel type A using this comparator.
FIG. 2 is a configuration diagram of a /D converter. 10... Comparator, 11... Switch group, 20
...Tomi 1 Figure vine 2 Figure fJ J Figure ¥34 Country

Claims (1)

【特許請求の範囲】 １、少なくとも２つの電圧をサンプル・ホールドするキ
ャパシタと、該キャパシタの変化電圧を増幅する手段と
からなるコンパレータ回路を複数個並列化して成るコン
パレータにおいて、該増幅手段の後方に増幅電圧を選択
的に出力する論理回路を配置したことを特徴とするコン
パレータ。 ２、特許請求の範囲第１項記載のコンパレータにおいて
、該論理回路をクロックド・インバータあるいはトライ
ステート・インバータで構成したことを特徴とするコン
パレータ。[Claims] 1. In a comparator constructed by paralleling a plurality of comparator circuits each including a capacitor for sampling and holding at least two voltages and a means for amplifying the changing voltage of the capacitor, a comparator circuit is arranged in parallel after the amplifying means. A comparator characterized by having a logic circuit that selectively outputs an amplified voltage. 2. The comparator according to claim 1, wherein the logic circuit is constructed of a clocked inverter or a tristate inverter.