JPS61150348A - Programmable logic array of field program - Google Patents
Programmable logic array of field programInfo
- Publication number
- JPS61150348A JPS61150348A JP59275606A JP27560684A JPS61150348A JP S61150348 A JPS61150348 A JP S61150348A JP 59275606 A JP59275606 A JP 59275606A JP 27560684 A JP27560684 A JP 27560684A JP S61150348 A JPS61150348 A JP S61150348A
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- Japan
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- substrate
- wiring
- plane
- potential
- diffusion layer
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フィールドプログラムＰＬＡ（Ｐｒｏｇｒ
ａｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ ：この明細
書で＆１ＰＬＡという）に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is directed to field program PLA (Progr.
amable Logic Array (referred to as &1PLA in this specification).
従来のフィールドプログラムＰＬＡのＶイアウド構成の
概念を第２図によって説明する。第２図はフィールドプ
ログラムＰＬＡのＯＲ平面のンイアウト構成の一部であ
る。第２図において、１はｍｌ’ｉｌＬ源に接続された
ｆｍｌの導電型の拡散層配線。The concept of the V iaud configuration of the conventional field program PLA will be explained with reference to FIG. FIG. 2 shows a part of the in-out configuration of the OR plane of the field program PLA. In FIG. 2, reference numeral 1 denotes a diffusion layer wiring of fml conductivity type connected to the ml'ilL source.
２は入力信号のデコード出力に接続された第１の配線層
で、拡散層配１１１ｊ！１との交点にトランジスタを形
成するものであり、３は断続的あるいは連続的に電流を
制限する負荷を通してｊ１！２亀源に接続されたＪｇ２
の配置層、４は前記第１の配線層２と父差した部分での
み拡散層配線１と接続されるが、まったく拡散層配線１
と接続されていない第１の導［ｆｆｉの第２の拡散層配
線、５は■「記第２の拡散層配線４および第１の配線層
２と第２の配線層３を分離する絶縁層に開けられたコン
タクト穴である。2 is the first wiring layer connected to the decoded output of the input signal, and the diffusion layer 111j! A transistor is formed at the intersection with 1, and 3 is Jg2 connected to the j1!2 source through a load that limits the current intermittently or continuously.
The arrangement layer 4 is connected to the diffusion layer wiring 1 only at the part facing the first wiring layer 2, but the diffusion layer wiring 1 is not connected to the diffusion layer wiring 1 at all.
The first conductor [ffi second diffusion layer wiring, 5 is not connected to the second diffusion layer wiring 4 and the insulating layer separating the first wiring layer 2 and the second wiring layer 3. This is a contact hole drilled in the.
次に動作釦ついて説明する。Next, the operation buttons will be explained.
電流を制限する負荷を通して第２ｉＫ流に接続されたＭ
２の配線層３．およびコンタクト穴ＳＶ介して第２の配
線層３に接続された第２の拡散層配線、４は、負荷を介
して第２電源に接続されているためＭ２１１１Ｌ源電位
と導しい電位である。次に入力信号のデコード出力に接
続された第１の配蛛膚２に信号が伝えられ′電位が第２
電源電位に近づくと、第１の配Ｉｗ層２と第２の拡散層
配線４の交差した部分に形成されたトランジスタが導通
状態となり、第１の配線層２と交差して第１電源に接続
された第１の拡散層配線１に接続されｒｓ第２の拡散層
間＠４およびこの第２の拡散層間１Ｍ４に接続された第
２の配線層３は、第１電源電位に等しくなる。M connected to the second iK current through a current limiting load
2 wiring layer 3. The second diffusion layer wiring 4 connected to the second wiring layer 3 through the contact hole SV is connected to the second power supply through the load, and therefore has a potential that is similar to the M2111L source potential. Next, the signal is transmitted to the first spider skin 2 connected to the decoding output of the input signal, and the potential is changed to the second one.
When the power supply potential approaches, the transistor formed at the intersection of the first wiring layer 2 and the second diffusion layer wiring 4 becomes conductive, crossing the first wiring layer 2 and connecting to the first power supply. The second wiring layer 3 connected to the first diffusion layer wiring 1 and connected to the rs second diffusion layer gap @4 and the second diffusion layer gap 1M4 becomes equal to the first power supply potential.
これにより入力の任意の組合せを選ぶように、第１の配
線層２と交差して第１の拡散層配線１に接続される第２
の拡散層配線４を配置すれは、希望する任意の論理機能
を実現させるＰＬＡのＯＲ千圃面１ｒ構成することがで
きる。As a result, the second diffusion layer wiring 1 intersects with the first wiring layer 2 and is connected to the first diffusion layer wiring 1 so as to select an arbitrary combination of inputs.
By arranging the diffusion layer wiring 4, it is possible to configure an OR plane 1r of PLA that realizes any desired logical function.
［覚明か解決しようとする間組点〕
上記のような従来のフィールドプログラムＰＬＡでは、
広い面積のＯＲ平面を構成（７よ５としたとき、基板電
位を安定にしにクク、基板電位を安定させるためのコン
タクト穴ｌ配置するためには、レイアウト面積が増大す
るという欠点かあった。[Between understanding and trying to solve] In the conventional field program PLA as mentioned above,
When constructing an OR plane with a wide area (7 x 5), there was a disadvantage that the layout area increased in order to arrange contact holes l to stabilize the substrate potential.
この発明は、上記のよ５な従来のものの欠点を除去する
ためになされたもので、レイアウト面積を増大させるこ
となく基板電位を安定させるフィールドプログラムＰＬ
Ａ’Ｙ得ることを目的としている。This invention was made in order to eliminate the above-mentioned five drawbacks of the conventional ones, and it is a field program PL that stabilizes the substrate potential without increasing the layout area.
The purpose is to obtain A'Y.
この発明に係るフィールドプログラムＰＬＡは。 The field program PLA according to this invention is.
ＯＲ平面またはＡＮＤ平面内のトランジスタが配置され
ていない部位において一定電位に保持される配線層と基
板とのコンタク）Ｙ施したものである。A contact between the wiring layer and the substrate, which is held at a constant potential in a portion of the OR plane or the AND plane where no transistor is arranged, is applied.
この発明においては、一定電位に保持される配線層と基
板とのコンタク）Ｙ施したので、基板電位は一定に保た
れる。そして、コンタクトを施した部分にはトランジス
タが配置されていないので、基板の大きさは増大しない
。In this invention, since the wiring layer and the substrate are in contact with each other to be kept at a constant potential, the substrate potential is kept constant. Further, since no transistor is disposed in the contact area, the size of the substrate does not increase.
１１１１１図はこの発明の一実施例を示すもので、帛２
図の従来のフィールドプログラムＰＬＡのレイアウトに
基板へのコンタクトを追加したものであり、符号１〜５
は第２図と同じものである。６は基板電位を安定させる
ためのコンタクト穴５を介して、第１電源と基板を接続
させるためのＨ２の導＊ｍの纂３の拡散層配線、Ｔはｌ
ｔｌ記コンタクト穴５ン介して第１の拡散層配線１と接
続され第１亀源に接続された第３の配線層である。Figure 11111 shows one embodiment of this invention, and Figure 2
Contacts to the board are added to the layout of the conventional field program PLA shown in the figure, and are numbered 1 to 5.
is the same as in Figure 2. 6 is a diffusion layer wiring of H2 conductor*m series 3 for connecting the first power source and the substrate via a contact hole 5 for stabilizing the substrate potential, and T is l.
This is a third wiring layer connected to the first diffusion layer wiring 1 through the contact hole 5 and connected to the first source.
このフィールドプログラムＰＬＡは、論理的には従来の
ものとまったく同一の動作を行う。しかし、従来のもの
では論理的に無関係であるため何も配置していなかった
部位に、第１の拡散層配線１を区分する基板の電位を安
定させるため、第１電源に接続された第３の配線層１と
、それｔ基板に接続させるためのコンタクト穴５．基板
と同一の導電型の第３の拡散層配線６を配置しである。This field program PLA performs logically exactly the same operation as the conventional one. However, in order to stabilize the potential of the substrate that divides the first diffusion layer wiring 1, a third electrode connected to the first power supply is placed in a part where nothing was placed because it is logically unrelated in the conventional one. wiring layer 1 and a contact hole 5 for connecting it to the substrate. A third diffusion layer wiring 6 of the same conductivity type as the substrate is arranged.
このため、入力数、積項数が多くなりＯＲ平面のレイア
ウトが大きくなっても、基板電位の安定化をレイアウト
面積を増大させることな（実現できる。Therefore, even if the number of inputs and the number of product terms increases and the layout of the OR plane becomes larger, stabilization of the substrate potential can be achieved without increasing the layout area.
なお、上記実施例では、フィールドプログラムＰＬＡの
ＯＲ平面の場合のレイアウト構成′％：ｉ［したが、こ
の発明はＯＲ平面に限らずＡＮＤ平面の構成時にも応用
可能である。In the above embodiment, the layout configuration is '%:i' in the case of the OR plane of the field program PLA, but the present invention is applicable not only to the OR plane but also to the AND plane configuration.
また、ＰＬＡに限らずＲＯＭのプログラムをフィールド
で行う場合にもこの発明は応用可能である。Furthermore, the present invention is applicable not only to PLA but also to cases in which ROM programming is performed in the field.
この発明は以上説明したとおり、ＯＲ平面、ＡＮＤ平面
内でトランジスタが配置されていない部位において、一
定電位に保持される配線層と基板とのコンタクトｔとり
、基板を一定電位に保つようにしたので、フィールドプ
ログラムＰＬＡのＯＲ，ＡＮＤ平面の基板電位安定化１
に、レイアウト面積を増大させることな（はかることが
でき、ラッチアップに強（、ノイズマージンの大きいフ
ィールドプログラムＰＬＡが得られるという効果がある
。As explained above, this invention maintains the substrate at a constant potential by making contact between the wiring layer and the substrate, which are kept at a constant potential, in the areas where transistors are not placed in the OR plane and the AND plane. , field program PLA OR, AND plane substrate potential stabilization 1
Another advantage is that it is possible to obtain a field program PLA that is resistant to latch-up and has a large noise margin without increasing the layout area.
無１図はこの発明の一実施例を示すＯＲ平面のレイアウ
ト配置図、ｌＩ４２図は従来のフィールドプログラムＰ
ＬＡのＯＲ平面のレイアウト配置図である。
図において、１は第１の拡散層配線、２は第１の配線層
、３は第２の配＆１層、４は第２の拡散層配線、５はコ
ンタクト穴、６は第３の拡散層配線。
Ｔは第３の配線層である。
代理人 大岩 増雄 （外２名）
第１図
２：＊１の配線１
７：第３の配線１
第２図
手続補正書（自発）
３、補正をする者
事件との関係 特許出願人
４、代理人 志岐守哉
５゜補正の対象
明細書の発明の詳細な説明の欄
６、補正の内容
（１）明細書第２頁１５行の「第２電流」を、「第２電
源」と補正する。
（２）同じく第２頁１９行の「導し円を、「等しい」と
補正する。
以 上Figure 1 is a layout diagram of an OR plane showing an embodiment of the present invention, and Figure 1I42 is a diagram of a conventional field program P.
It is a layout arrangement diagram of the OR plane of LA. In the figure, 1 is the first diffusion layer wiring, 2 is the first wiring layer, 3 is the second wiring &1 layer, 4 is the second diffusion layer wiring, 5 is the contact hole, and 6 is the third diffusion layer. wiring. T is the third wiring layer. Agent Masuo Oiwa (2 others) Figure 1 2: *1 wiring 1 7: 3rd wiring 1 Figure 2 Procedural amendment (voluntary) 3. Relationship with the case of the person making the amendment Patent applicant 4. Agent Moriya Shiki 5゜Detailed explanation of the invention column 6 of the specification subject to amendment, contents of the amendment (1) “Second current” on page 2, line 15 of the specification is amended to “second power source” do. (2) Similarly, the ``leading circle'' on page 2, line 19 is corrected to ``equal''. that's all
Claims (1)
トランジスタの導通の有無により論理をプログラムする
フィールドプログラムＰＬＡにおいて、前記ＯＲ平面ま
たはＡＮＤ平面内のトランジスタが配置されていない部
位において一定電位に保持される配線層と基板とのコン
タクトを施したことを特徴とするフィールドプログラム
ＰＬＡ。In a field program PLA in which logic is programmed based on the conduction or non-conduction of transistors arranged in an array in an OR plane or an AND plane, a constant potential is held at a portion in the OR plane or AND plane where no transistors are arranged. A field program PLA characterized by contact between a wiring layer and a substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275606A JPS61150348A (en) | 1984-12-25 | 1984-12-25 | Programmable logic array of field program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275606A JPS61150348A (en) | 1984-12-25 | 1984-12-25 | Programmable logic array of field program |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150348A true JPS61150348A (en) | 1986-07-09 |
Family
ID=17557783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275606A Pending JPS61150348A (en) | 1984-12-25 | 1984-12-25 | Programmable logic array of field program |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150348A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160747A (en) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | Semiconductor integrated circuit device |
| US7755813B2 (en) | 2006-02-27 | 2010-07-13 | Konica Minolta Business Technologies, Inc. | Image reading apparatus |
-
1984
- 1984-12-25 JP JP59275606A patent/JPS61150348A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160747A (en) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | Semiconductor integrated circuit device |
| US7755813B2 (en) | 2006-02-27 | 2010-07-13 | Konica Minolta Business Technologies, Inc. | Image reading apparatus |
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