JPS61145650A - Test system of information processing unit - Google Patents
Test system of information processing unitInfo
- Publication number
- JPS61145650A JPS61145650A JP59267813A JP26781384A JPS61145650A JP S61145650 A JPS61145650 A JP S61145650A JP 59267813 A JP59267813 A JP 59267813A JP 26781384 A JP26781384 A JP 26781384A JP S61145650 A JPS61145650 A JP S61145650A
- Authority
- JP
- Japan
- Prior art keywords
- test
- test execution
- processing unit
- operating system
- execution task
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は情報処理装置の試験方式に関し、特にオペレー
ティングシステム′(以下、“O5と称す)の制御のも
とで試験するヘルスチェック方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a testing method for an information processing device, and particularly to a health check method for testing under the control of an operating system' (hereinafter referred to as "O5").
[従来の技術]
従来、情報処理装置の故障は、該装置内のチェック回路
による検出と、チェック回路によってチェノ・り不可能
な故障が発生した時結果として発生する。S等のソフト
ウェアの論理矛盾という形の検出に委ねられていた。[Prior Art] Conventionally, a failure in an information processing device occurs as a result of detection by a check circuit within the device, and when a failure that cannot be checked by the check circuit occurs. This was left to the detection of logical contradictions in software such as S.
[発明が解決しようとする問題点]
このため、ソフトウェアの論理矛盾という形の検出に期
待している故障は、ソフトウェアがハードウェアの故障
を検出する目的で作成されていないために、ソフトウェ
アでも検出されない場合があった。この場合は故障がデ
ータ化けとなり、故障発生後長時間経過して故障が検出
されていたので、データ復旧が困難になるという致命的
な問題点があった。[Problem to be solved by the invention] For this reason, failures that are expected to be detected in the form of logical contradictions in software cannot be detected by software because software is not created for the purpose of detecting hardware failures. There were cases where it was not done. In this case, the failure resulted in garbled data, and since the failure was detected a long time after the failure occurred, there was a fatal problem in that data recovery was difficult.
本発明の目的は、ソフトウェアでも検査されないような
故障があった場合にデータ化けとなる現−象の発生を防
止するヒとができる、情報処理装置の試験方式を提供す
ることである。SUMMARY OF THE INVENTION An object of the present invention is to provide a testing method for an information processing device that can prevent data from being garbled in the event of a failure that cannot be detected even in software.
c問題点を解決するための手段]
本発明はこの問題点を解決するために、処理装置を試験
するための処理装置台数分の試験実行タスクとこの試験
実行タスクを制御するオペレーティングシステムとを主
記憶装置に格納しておき。Means for Solving Problem c] In order to solve this problem, the present invention mainly provides a test execution task for the number of processing devices for testing the processing device and an operating system that controls this test execution task. Store it in your storage device.
一定時間毎に試験実行タスクが1台の処理装置で実行さ
れるように・試験実行タスクをオペレーティングシステ
ムが制御して各試験実行タスクが対応する処理装置を順
次、試験し、実行タスクが処理装置のエラーを検出した
ときにはオペレーティングシステムへ実行停止要求を行
ない、オペレーティングシステムはこれにより直ちにオ
ペレーティングシステム自身の実行を停止することを特
徴とする。The test execution task is executed on one processing device at fixed intervals.The operating system controls the test execution task, and each test execution task sequentially tests the corresponding processing device. When an error is detected, a request to stop execution is sent to the operating system, and the operating system immediately stops its own execution.
[実施例] 本発明の実施例を図面を参照しながら説明する。[Example] Embodiments of the present invention will be described with reference to the drawings.
第1図は本発明による情報処理装置の試験方式が適用さ
れた情報処理装置の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of an information processing apparatus to which the information processing apparatus testing method according to the present invention is applied.
主記憶装置1G上には、0813と、主記憶装置lOに
接続された処理装置(以下、CPUと称す)14、15
をそれぞれ試験するための試験実行タスク11、12が
格納されている。On the main storage device 1G, there are 0813 and processing units (hereinafter referred to as CPUs) 14 and 15 connected to the main storage device IO.
Test execution tasks 11 and 12 for testing each of the following are stored.
第2図は試験実行タスク11.12を制御する0513
の概略の流れ図であり、第3図は試験実行タスク11.
12内のlO進加算命令の概略の流れ図である。Figure 2 shows 0513 that controls test execution task 11.12.
FIG. 3 is a schematic flow chart of test execution task 11.
12 is a schematic flowchart of an lO base addition instruction in No. 12;
次に、図面を参照しながら本実施例の動作について説明
する。0513が、処理21により試験実行タスク終了
フラグ(図示していない)をオフにし、試験実行タスク
11を起動する。処理31に制御が移ると、試験対象C
PU番号、試験対象命令をメツセージ出カニリアへ移送
する。処理32では、試験対象であるlO進加算命令を
実行する。処理33では前記10進加算命令の実行結果
と期待値を比較する0判断34により結果が一致してい
れば、処理38へ移り次の試験を実行する。Next, the operation of this embodiment will be explained with reference to the drawings. 0513 turns off the test execution task end flag (not shown) through process 21 and starts the test execution task 11. When control is transferred to process 31, test object C
Transfer the PU number and test target instruction to the message sender. In process 32, the lO base addition instruction to be tested is executed. In process 33, the execution result of the decimal addition instruction and the expected value are compared in 0 judgment 34, and if the results match, the process moves to process 38 and the next test is executed.
もし、最後の試験でも結果が一致していれば、試験実行
タスク終了フラグ(図示していない)をオンにして試験
実行タスク11の処理を終了する。If the results match in the last test, a test execution task end flag (not shown) is turned on and the processing of the test execution task 11 is ended.
この後、0813の制御は、第2図の判断22から処理
23へ移る。処理23.24は処理21.22と同様に
してCP U 15を試験する。After this, control at 0813 moves from judgment 22 to processing 23 in FIG. Processes 23 and 24 test the CPU 15 in the same manner as processes 21 and 22.
試験実行タスク12の実行を終了すると、OS 13は
処理25により、1時間のタイマをセットする。When the execution of the test execution task 12 is finished, the OS 13 sets a one-hour timer in process 25.
1時間経過後判断2Bから処理21へと移行し、再度試
験が実行されることになる。After one hour has elapsed, the process moves from judgment 2B to process 21, and the test is executed again.
第3図の判断34において一致しなかった場合。If there is no match in the judgment 34 of FIG.
プログラムの制御は処理35へと移行し、処理32での
実行結果と、処理33で用いた期待値をメツセージ出カ
ニリアへ移送する。この後、処理36にて、エラーメツ
セージを編集し、メツセージ出力装置(図示していない
)へ出力する。Control of the program moves to process 35, where the execution result in process 32 and the expected value used in process 33 are transferred to the message output canister. Thereafter, in step 36, the error message is edited and output to a message output device (not shown).
処理37ヘプログラムの制御が移ると、0513へ停止
要求を出し、0513は直ちにシステム停止処理(図示
していない)を行なう。When control of the program is transferred to process 37, a stop request is issued to 0513, and 0513 immediately performs system stop processing (not shown).
これによりCPU14,15の誤動作によるデータ化け
の発生が防止される。This prevents garbled data due to malfunction of the CPUs 14 and 15.
本実施例では、試験対象の処理装置は2台であったが、
1台以上ならば何台の処理装置を有する情報処理装置へ
も本発明は適用可能なことは言うまでもない。In this example, there were two processing devices to be tested.
It goes without saying that the present invention is applicable to any information processing apparatus having one or more processing apparatuses.
[発明の効果]
本発明は以上説明したように、各処理装置毎の試験実行
タスクとこれらを制御するオペレーティングシステムを
主記憶装置に格納しておき試験実行タスクを一定時間毎
に実行させ、処理装置のエラーを検出したときにはオペ
レーティングシステムを停止させるようにしたことによ
り、いずれの処理装置が誤動作してもデータ化けとなる
現象を防止することができる。[Effects of the Invention] As explained above, the present invention stores the test execution tasks for each processing device and the operating system that controls them in the main memory, executes the test execution tasks at regular intervals, and executes the processing. By stopping the operating system when a device error is detected, it is possible to prevent data from being garbled even if any of the processing devices malfunctions.
第1図は本発明による情報処理装置の試験方式が適用さ
れた情報処理装置の一実施例の構成図、第2図は試験実
行タスクti、 12を制御するO S 13の流れ図
、第3図は試験実行タスク11.12内の10進加算命
令試験の概略の流れ図である。
lO・・・主記憶装置
11、12・・・試験実行タスク
13・・・オペレーティングシステム
14、15・・・処理装置
第1図
第3図FIG. 1 is a configuration diagram of an embodiment of an information processing device to which the information processing device testing method according to the present invention is applied, FIG. 2 is a flowchart of the OS 13 that controls the test execution task ti, 12, and FIG. 3 is a general flow diagram of the decimal add instruction test within test execution task 11.12. lO...Main storage device 11, 12...Test execution task 13...Operating system 14, 15...Processing device Fig. 1 Fig. 3
Claims (1)
処理装置において、 前記処理装置を試験するための前記処理装置台数分の試
験実行タスクと該試験実行タスクを制御するオペレーテ
ィングシステムとを前記主記憶装置に格納しておき、一
定時間毎に前記試験実行タスクが1台の前記処理装置で
実行されるように前記試験実行タスクをオペレーティン
グシステムが制御して各試験実行タスクが対応する前記
処理装置を順次、試験し、前記試験実行タスクが前記処
理装置のエラーを検出したときには前記オペレーティン
グシステムへ実行停止要求を行ない、前記オペレーティ
ングシステムはこれにより直ちにオペレーティングシス
テム自身の実行を停止することを特徴とする情報処理装
置の試験方式。[Scope of Claims] In an information processing device including one or more processing devices connected to a main storage device, controlling a test execution task for the number of processing devices for testing the processing device and the test execution task. An operating system is stored in the main storage device, and the operating system controls the test execution task so that the test execution task is executed by one of the processing units at regular intervals, and each test is executed. The tasks sequentially test the corresponding processing devices, and when the test execution task detects an error in the processing device, it issues a request to the operating system to stop execution, and the operating system immediately resumes its own execution. A test method for information processing equipment characterized by stopping.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59267813A JPS61145650A (en) | 1984-12-19 | 1984-12-19 | Test system of information processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59267813A JPS61145650A (en) | 1984-12-19 | 1984-12-19 | Test system of information processing unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61145650A true JPS61145650A (en) | 1986-07-03 |
Family
ID=17449958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59267813A Pending JPS61145650A (en) | 1984-12-19 | 1984-12-19 | Test system of information processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61145650A (en) |
-
1984
- 1984-12-19 JP JP59267813A patent/JPS61145650A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5491787A (en) | Fault tolerant digital computer system having two processors which periodically alternate as master and slave | |
US11372706B2 (en) | Vehicle control device | |
JPH02294739A (en) | Fault detecting system | |
JP4102814B2 (en) | I / O control device, information control device, and information control method | |
JPS61145650A (en) | Test system of information processing unit | |
KR102471314B1 (en) | A System and Method of Health Management for On-the-fly Repairing of Order Violation in Airborne Software | |
JPS6363935B2 (en) | ||
JPH03149629A (en) | Memory testing system | |
JPS61101845A (en) | Test system of information processor | |
JPS6162945A (en) | Method for inspecting information processor | |
JPS6162943A (en) | Method for inspecting information processor | |
JPS6139136A (en) | Inspection system of information processor | |
JPS6162944A (en) | Method for inspecting information processor | |
JPS61240334A (en) | Checking system for information processor | |
JPS59148961A (en) | Monitoring system of operation of processor | |
JPS62212865A (en) | Multiprocessor control system | |
JPS6162941A (en) | Inspection system of information processor | |
JPS6155748A (en) | Electronic computer system | |
JPS6272038A (en) | Testing method for program runaway detecting device | |
JPS6162942A (en) | Inspection system of information processor | |
JPH0149975B2 (en) | ||
JPH01124035A (en) | Output data control device | |
JPS62118447A (en) | Generating system of input-output artificial fault | |
JPH02244232A (en) | Information processor | |
JPH01258138A (en) | System for testing central processing unit |