JPS61143868A - 多重化プロセス制御装置 - Google Patents
多重化プロセス制御装置Info
- Publication number
- JPS61143868A JPS61143868A JP59265933A JP26593384A JPS61143868A JP S61143868 A JPS61143868 A JP S61143868A JP 59265933 A JP59265933 A JP 59265933A JP 26593384 A JP26593384 A JP 26593384A JP S61143868 A JPS61143868 A JP S61143868A
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- JP
- Japan
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- control
- control device
- normal
- abnormal
- load
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のプロセスを各プロセスに対応した制御
計算機により並行処理する多重化プロセス制御装置に係
り、特に制御の停止が許されないプラントを制御するに
好適な制御装置に関する。
計算機により並行処理する多重化プロセス制御装置に係
り、特に制御の停止が許されないプラントを制御するに
好適な制御装置に関する。
一般に、処理能力を向上するため、複数のプロセスを各
プロセスに対応した制御計算機によシ並行処理する、い
わゆるマルチシステムが用いられる。このようなマルチ
システムに2いては、いずれかの制御計算機が故障等に
より異常となった場合、当該制御計算機が受けもつプロ
セスの制御が実行できなくなるため、その異常制御計算
機が処理すべき制御プログラムを正常な制御計算機に代
行させて制御を継続することが行われる。そのような異
常時における負荷分担を制御する従来の技術として、特
公昭55−34460号公報が挙げられる。
プロセスに対応した制御計算機によシ並行処理する、い
わゆるマルチシステムが用いられる。このようなマルチ
システムに2いては、いずれかの制御計算機が故障等に
より異常となった場合、当該制御計算機が受けもつプロ
セスの制御が実行できなくなるため、その異常制御計算
機が処理すべき制御プログラムを正常な制御計算機に代
行させて制御を継続することが行われる。そのような異
常時における負荷分担を制御する従来の技術として、特
公昭55−34460号公報が挙げられる。
この技術は、処理すべきプログ2ムに優先レベルを設け
、異常時には優先レベルの高いもののみ実行し、低いも
のft<は実行しないという方式を採用したものである
。しかし、例えば、化学、石油プラントの如き連続性を
必要とするプロセスに対し、省略できる処理というのは
基本的には存在しないはずであシ、処理を中断すること
はプラントの操業の中断を意味することとなる。
、異常時には優先レベルの高いもののみ実行し、低いも
のft<は実行しないという方式を採用したものである
。しかし、例えば、化学、石油プラントの如き連続性を
必要とするプロセスに対し、省略できる処理というのは
基本的には存在しないはずであシ、処理を中断すること
はプラントの操業の中断を意味することとなる。
本発明は、連続操業を必要とするプロセスをマルチクス
テムにて制御する場合に、代行する制御装置の能力に見
合った負荷分担をすることによシ制御の連続性を確保し
うる多重化プロセス制御装置を提供することを目的とす
る。
テムにて制御する場合に、代行する制御装置の能力に見
合った負荷分担をすることによシ制御の連続性を確保し
うる多重化プロセス制御装置を提供することを目的とす
る。
上記目的を達成するために、本発明は、複数プロセスを
単独に並行制御する前記各プロセスに対応した制御装置
を備え、前記複数の制御装置のいずnかが異常の場合に
正常制御装置が前記異常制御装置の制御処理を代行する
多重化プロセス制御装置において、前記いずれかの制御
装置が異常となった場合に、当該異常制御装置の制御処
理および正常制御装置の制御処理をその優先レベルに応
じて時系列的に分割し、当該分割されたプログラムを前
記正常装置に負荷する手段を備えたことを特徴とするも
のである。
単独に並行制御する前記各プロセスに対応した制御装置
を備え、前記複数の制御装置のいずnかが異常の場合に
正常制御装置が前記異常制御装置の制御処理を代行する
多重化プロセス制御装置において、前記いずれかの制御
装置が異常となった場合に、当該異常制御装置の制御処
理および正常制御装置の制御処理をその優先レベルに応
じて時系列的に分割し、当該分割されたプログラムを前
記正常装置に負荷する手段を備えたことを特徴とするも
のである。
すなわち、制御処理を時系列的に分割することにより、
各制御処理の応答性に遅れは生じるものの、制御を災何
しないというようなプラントの部分操作停止につながる
処理を行なわないので、確実に操業を続行しうる。
各制御処理の応答性に遅れは生じるものの、制御を災何
しないというようなプラントの部分操作停止につながる
処理を行なわないので、確実に操業を続行しうる。
次に、本発明による多重化プロセス制御装置の実施例に
ついて説明する。
ついて説明する。
第1図に、不発明に係る多重化プロセス制御装置の例を
示す。この例は、プロセスA系と、B系の2重系の例を
示したものである。
示す。この例は、プロセスA系と、B系の2重系の例を
示したものである。
各プロセス人、Bは当該各プロセスに対応した入出力装
m(Ilo)7.8を介して接続された各専用の制御計
算機(以下、CPUという。)によって制御される。入
出力装置7,8はBU8切換装置4,5によシ双方のC
PUA1.CPUm2に選択的に切換可能に接続されて
いる。符号3A。
m(Ilo)7.8を介して接続された各専用の制御計
算機(以下、CPUという。)によって制御される。入
出力装置7,8はBU8切換装置4,5によシ双方のC
PUA1.CPUm2に選択的に切換可能に接続されて
いる。符号3A。
3Bは本発明に係る負荷制御装置であシ、その詳細を次
に説明する。
に説明する。
第3図において、負荷制御装置3A、3Bは、制御クロ
ックのための基準発振周波数を発振する発振器8と、そ
の発振周波数を所定の周期に分周する分周回路9と、分
周された信号をカウントするカウンタ10と、各プロセ
スに対応する制御周期θム、θ3を設定する制御周期設
定器11と、この設定値θム、θ1とカウント値を比較
する比較器11と、プログラムカウンタコントローラ(
以下、PCコントローラという。)12とを備えて構成
される。そして、各A系側、B系側にそれぞれ個別に設
けられている。動作は次の通シである。比較器11にお
いて、設定値θム、θ1とカウント値とが一致すると、
比較器11からPCコントローラ12に対して割込みが
行なわれる。
ックのための基準発振周波数を発振する発振器8と、そ
の発振周波数を所定の周期に分周する分周回路9と、分
周された信号をカウントするカウンタ10と、各プロセ
スに対応する制御周期θム、θ3を設定する制御周期設
定器11と、この設定値θム、θ1とカウント値を比較
する比較器11と、プログラムカウンタコントローラ(
以下、PCコントローラという。)12とを備えて構成
される。そして、各A系側、B系側にそれぞれ個別に設
けられている。動作は次の通シである。比較器11にお
いて、設定値θム、θ1とカウント値とが一致すると、
比較器11からPCコントローラ12に対して割込みが
行なわれる。
この割込み周期が制御周期に対応する。PCコントロー
ラ12は後述する第4図の処理手順に従ってA系プロセ
ス、B系プロセスの各制御プログラムの1/2の歩進を
制御し、結果的に両プログラムを時系列的に分割して処
理する。歩進の程度はプログラム内容に応じて異なるが
、ここでは第5図に示すように全プログラムの1/2と
する。
ラ12は後述する第4図の処理手順に従ってA系プロセ
ス、B系プロセスの各制御プログラムの1/2の歩進を
制御し、結果的に両プログラムを時系列的に分割して処
理する。歩進の程度はプログラム内容に応じて異なるが
、ここでは第5図に示すように全プログラムの1/2と
する。
次に切替制御動作について説明する。まず、各CPUム
1.CPU52共に正常の場せには、各CPU単独にて
自己の負担すべきプロセスA、 Bの制御処理を行なっ
てお夛、第2図(a)に示すように、CPUA1の仕事
人をθムの周期で、CPUm2の仕事Bをθlの周期で
それぞれサイクリックに実行する。
1.CPU52共に正常の場せには、各CPU単独にて
自己の負担すべきプロセスA、 Bの制御処理を行なっ
てお夛、第2図(a)に示すように、CPUA1の仕事
人をθムの周期で、CPUm2の仕事Bをθlの周期で
それぞれサイクリックに実行する。
いま、CPUA1に故障が発生したとすると、BUS切
換装置14ではそれまで5A側に接続していた状態を5
B側に切替える。5B側に切替えられると、負荷制御装
置3Bが起動し、CPUm 2のプログラムカウンタは
負荷制御装置3BのPCコントローラ12の制御下に置
かnる。PCコントローラ12は第4図に示す処理手順
によシCPUm 2のプログラムカウンタを制御する。
換装置14ではそれまで5A側に接続していた状態を5
B側に切替える。5B側に切替えられると、負荷制御装
置3Bが起動し、CPUm 2のプログラムカウンタは
負荷制御装置3BのPCコントローラ12の制御下に置
かnる。PCコントローラ12は第4図に示す処理手順
によシCPUm 2のプログラムカウンタを制御する。
すなわち、PCコントローラ12は(手順100〉にお
いてCPUA 1. CPUI 2に対するBU8切替
装置の接続状態を判定する。CPUム1が故障である場
合にはCPUm2はA、Bの両系を制御する必要がある
のでく手順200〉に進み、A系に対する制御プログラ
ムの1/2を実行すべく、プログラムカウンタを歩進さ
せる。次にく手順300〉に進み、B系に対する制御プ
ログラムの1/2を実行すべくプログラムを歩進させる
。このプログラムの歩進は第2図(b)に示す制御周期
にて行われる。つま、j)、CPUm2の基本制御周期
θBそのものは変化しないが、θlの周期内においてA
系制御プログラムの半分を実行し、次にB系制御プログ
ラムの半分を実行する。
いてCPUA 1. CPUI 2に対するBU8切替
装置の接続状態を判定する。CPUム1が故障である場
合にはCPUm2はA、Bの両系を制御する必要がある
のでく手順200〉に進み、A系に対する制御プログラ
ムの1/2を実行すべく、プログラムカウンタを歩進さ
せる。次にく手順300〉に進み、B系に対する制御プ
ログラムの1/2を実行すべくプログラムを歩進させる
。このプログラムの歩進は第2図(b)に示す制御周期
にて行われる。つま、j)、CPUm2の基本制御周期
θBそのものは変化しないが、θlの周期内においてA
系制御プログラムの半分を実行し、次にB系制御プログ
ラムの半分を実行する。
次の割込タイミングにて各制御プログラムの残部の1/
2以降の処理が実行される。このように、全プログラム
を時系列的に分割して処理する結果、全プログラムが完
了するには単純にいうとA、 B両系の並行処理時(正
常時)の2倍の時間がかかることとなる。しかし、全プ
ログラムは確実に実行されるからプロセスの操業を停止
することはなく、またCPtJ++2に対して過負荷に
なることも防止できる。このようにして、A系、B系の
全制御プログラムが完了するとく手順400>、メイン
ルーチンに戻シ、プログラムカウンタのイニシャライズ
く手順500〉を行なって、制御を終了する。
2以降の処理が実行される。このように、全プログラム
を時系列的に分割して処理する結果、全プログラムが完
了するには単純にいうとA、 B両系の並行処理時(正
常時)の2倍の時間がかかることとなる。しかし、全プ
ログラムは確実に実行されるからプロセスの操業を停止
することはなく、またCPtJ++2に対して過負荷に
なることも防止できる。このようにして、A系、B系の
全制御プログラムが完了するとく手順400>、メイン
ルーチンに戻シ、プログラムカウンタのイニシャライズ
く手順500〉を行なって、制御を終了する。
以上の説明ではA系のCPUalが故障した場合にB系
の負荷制御装置3Bが負荷分担を行う例について示した
が、逆にCPUm2が故障した場合についても上述の動
作と全く同様にA系の負荷制御装置3Aが負荷分担を行
ない、CPUムがCPU++をバックアンプすることは
いうまでもない。
の負荷制御装置3Bが負荷分担を行う例について示した
が、逆にCPUm2が故障した場合についても上述の動
作と全く同様にA系の負荷制御装置3Aが負荷分担を行
ない、CPUムがCPU++をバックアンプすることは
いうまでもない。
なお、A系、B系ともに正常である場合には、各負荷制
御装置3A、3Bは、第4図のメインルーチン(すなわ
ち、く手、順600〉において各自の全プログラム)を
実行する。
御装置3A、3Bは、第4図のメインルーチン(すなわ
ち、く手、順600〉において各自の全プログラム)を
実行する。
以上の実施例では基本制御周期θ1内に各制御プログラ
ムの半分ずつの処理を時系列的に分割して実行する例を
示したが、プロセスの特性に応じて応答性を犠牲にでき
るものとできないものかある場合がある。このような場
合には前述の実施例のように画一的に半分ずつのプログ
ラムを交互に実行したのでは不都合がある。そこで、上
記の必要性がある場合には制御プログラムの内容に応じ
て優先レベルを高レベル(H)と低レベル(L)との2
つに分割する。この分割を時系列的に示すと第7図(b
)の如くなる。低レベル領域(L)をさらに4分割(L
/4)する。この場合の分割を時系列的に示すと第7図
(C)の如くなシ、まず、A系の高レベルプログラムH
A、次にB系の高レベルプログラムHB、次にA系の低
レベルプログラムLA/4、次にB系の低レベルプログ
ラムLA/4というように実行される。このような分割
のパターンはプロセスの特性に応じて種々考えることが
でき、例えば1つのプログラムを分割せずに先にA系、
次にB系というように基本制御周期毎に交互にく9返す
ことも可能である。重要なことは、多少の応答性の悪化
は犠牲にしても全負荷プログラムを必ず実行することで
ある。
ムの半分ずつの処理を時系列的に分割して実行する例を
示したが、プロセスの特性に応じて応答性を犠牲にでき
るものとできないものかある場合がある。このような場
合には前述の実施例のように画一的に半分ずつのプログ
ラムを交互に実行したのでは不都合がある。そこで、上
記の必要性がある場合には制御プログラムの内容に応じ
て優先レベルを高レベル(H)と低レベル(L)との2
つに分割する。この分割を時系列的に示すと第7図(b
)の如くなる。低レベル領域(L)をさらに4分割(L
/4)する。この場合の分割を時系列的に示すと第7図
(C)の如くなシ、まず、A系の高レベルプログラムH
A、次にB系の高レベルプログラムHB、次にA系の低
レベルプログラムLA/4、次にB系の低レベルプログ
ラムLA/4というように実行される。このような分割
のパターンはプロセスの特性に応じて種々考えることが
でき、例えば1つのプログラムを分割せずに先にA系、
次にB系というように基本制御周期毎に交互にく9返す
ことも可能である。重要なことは、多少の応答性の悪化
は犠牲にしても全負荷プログラムを必ず実行することで
ある。
以上述べた如く、連続操業を必要とするプロセスをマル
チシステムにて制御する場合に、異常制御装置および正
常制御装置の制御処理を時系列的に分割して正常制御装
置に負荷するので、代行制御装置の能力に見会った負荷
を分担させることができるとともに制御の連続性を確保
することができる。
チシステムにて制御する場合に、異常制御装置および正
常制御装置の制御処理を時系列的に分割して正常制御装
置に負荷するので、代行制御装置の能力に見会った負荷
を分担させることができるとともに制御の連続性を確保
することができる。
第1図は本発明が適用される多重化プロセス制御装置の
構成を示すブロック図、第2図(a)正常時の制御周期
による負荷状態、(b)は異常時の負荷状態を示すタイ
ムチャート、第3図は負荷制御装置の構成を示すブロッ
ク図、第4図はPCコントローラの処理手順を示すフロ
ーチャート、第5図は各プログラムの分割状態を示す説
明図、第6図は他の実施例を示す説明図である。 1・・・CPUム、2・・・CPU5,3A・・・負荷
制御装置、3B・・・負荷制御装置、4,5・・・BU
8切替装置、6・・・BUD、7・・・A系プロセスの
入出力装置、8・・・B系プロセスの入出力装置、θム
、θ3・・・制御周期。
構成を示すブロック図、第2図(a)正常時の制御周期
による負荷状態、(b)は異常時の負荷状態を示すタイ
ムチャート、第3図は負荷制御装置の構成を示すブロッ
ク図、第4図はPCコントローラの処理手順を示すフロ
ーチャート、第5図は各プログラムの分割状態を示す説
明図、第6図は他の実施例を示す説明図である。 1・・・CPUム、2・・・CPU5,3A・・・負荷
制御装置、3B・・・負荷制御装置、4,5・・・BU
8切替装置、6・・・BUD、7・・・A系プロセスの
入出力装置、8・・・B系プロセスの入出力装置、θム
、θ3・・・制御周期。
Claims (1)
- 【特許請求の範囲】 1、M数プロセスを単独に並行制御する前記各プロセス
に対応した制御装置を備え、前記複数の制御装置のいず
れかが異常の場合に正常制御装置が前記異常制御装置の
制御処理を代行する多重化プロセス制御装置において、
前記いずれかの制御装置が異常となつた場合に、当該異
常制御装置の制御処理および正常制御装置の制御処理を
時系列的に分割し、当該分割されたプログラムを前記正
常装置に負荷する手段を備えたことを特徴とする多重化
プロセス制御装置。 2、特許請求の範囲第1項記載の装置において、時系列
的分割は、制御処理の優先レベルに応じて優先レベルの
高い制御処理を時系列的に先行するよう分割することを
特徴とする多重化プロセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59265933A JPS61143868A (ja) | 1984-12-17 | 1984-12-17 | 多重化プロセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59265933A JPS61143868A (ja) | 1984-12-17 | 1984-12-17 | 多重化プロセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61143868A true JPS61143868A (ja) | 1986-07-01 |
Family
ID=17424095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59265933A Pending JPS61143868A (ja) | 1984-12-17 | 1984-12-17 | 多重化プロセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61143868A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11294700A (ja) * | 1998-04-08 | 1999-10-29 | Nippon Sanso Kk | ガス供給設備 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
JPS5384439A (en) * | 1976-12-29 | 1978-07-25 | Fuji Electric Co Ltd | Multiple control unit |
JPS5418252A (en) * | 1977-07-12 | 1979-02-10 | Toshiba Corp | Computer composite system |
-
1984
- 1984-12-17 JP JP59265933A patent/JPS61143868A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
JPS5384439A (en) * | 1976-12-29 | 1978-07-25 | Fuji Electric Co Ltd | Multiple control unit |
JPS5418252A (en) * | 1977-07-12 | 1979-02-10 | Toshiba Corp | Computer composite system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11294700A (ja) * | 1998-04-08 | 1999-10-29 | Nippon Sanso Kk | ガス供給設備 |
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