JPS61137296A - 記憶装置 - Google Patents
記憶装置Info
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- JPS61137296A JPS61137296A JP60273989A JP27398985A JPS61137296A JP S61137296 A JPS61137296 A JP S61137296A JP 60273989 A JP60273989 A JP 60273989A JP 27398985 A JP27398985 A JP 27398985A JP S61137296 A JPS61137296 A JP S61137296A
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- Japan
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置に係り、特に効率的に設計された分
割方式のICメモリセルアレーに関する。
割方式のICメモリセルアレーに関する。
第3図は、周辺回路を伴った従来例に係るメモリーセル
アレーを示している。電源]01 は、フレチャージ(
動作前充電)アレー102に接続されている。プレチャ
ージアレー102は、一連のカラム(列)接続綿」04
を介してメモリセルアレー106に接続されている。ま
たカラム接続線]04を介してメモリセルアレー106
は、デコーダ10Bに接続されている。メモリセルアレ
ー106の中からアドレスを指定されたメモリセルの情
報内容はアウトプット (出力)109に現れる。アレ
ーの規模やアラI・プソ1109の出力線の数は一様で
はない。例えは、メモリセルアレー106が64行64
列の場合、デコーダ 108は、64行(列)に対して
1テコーダとすることかできる。また、同時に複数にメ
モリセルのアドレスを指定したい場合にはデコーダ10
8は、8ピッl−1バイトでアドレスできるメモリに対
しては64行(列)に対して8個のデコーダ、あるいは
16ビソト1ワードでアドレスできるメモリに対しては
64行(列)に対して4個のデコーダとすることができ
る。
アレーを示している。電源]01 は、フレチャージ(
動作前充電)アレー102に接続されている。プレチャ
ージアレー102は、一連のカラム(列)接続綿」04
を介してメモリセルアレー106に接続されている。ま
たカラム接続線]04を介してメモリセルアレー106
は、デコーダ10Bに接続されている。メモリセルアレ
ー106の中からアドレスを指定されたメモリセルの情
報内容はアウトプット (出力)109に現れる。アレ
ーの規模やアラI・プソ1109の出力線の数は一様で
はない。例えは、メモリセルアレー106が64行64
列の場合、デコーダ 108は、64行(列)に対して
1テコーダとすることかできる。また、同時に複数にメ
モリセルのアドレスを指定したい場合にはデコーダ10
8は、8ピッl−1バイトでアドレスできるメモリに対
しては64行(列)に対して8個のデコーダ、あるいは
16ビソト1ワードでアドレスできるメモリに対しては
64行(列)に対して4個のデコーダとすることができ
る。
第4図は、メモリセルアレー106に含まれる2つのメ
モリセルの概略図である。メモリセルアレー106のメ
モリセル203及びメモリセル204は、メモリセルア
レー106中のメモリセルがどのようにアドレス指定さ
れるかを説明するための例として用いるものである。コ
ントロール線103は、トランジスタ2OL+−ランジ
スタ202.およびメモリセル106に含まれるメモリ
セルの各カラムのトランジスタをオンにする。 これ
により、メモリセル203内のキャパシタ205及びメ
モリセル204内のキャパシタ205及びメモリセル2
04内のキャパシタ206及びメモリセルアレー106
の各メモリセル内のキャパシタか充電される。キャパシ
タが充電されると、コントロール線103は、トランジ
スタ207.208及びメモリセルアレー106の各カ
ラムのメモリセルのトランジスタをオフにする。 メモ
リセルのロー(行)を選択するため、メモリセルの行に
対応するワード線が選択される。例えば、ワード線10
5は、トランジスタ 207. )ランジスタ20B
及び選択された列に含まれるメモリセルのその他のトラ
ンジスタのいずれかをオンにする場合に選択される。各
メモリセルは、「1」または「0」の論理値をとる。例
えば第4図においてメモリセル203とメモリセル20
4とは読み取り専用メモリ (ROM)セルである。メ
モリセル204の末端210は接地されており、そのた
めトランジスタ208かオンになると、キャパシタ20
6の電荷は放出され、カラム線1.04のカラム104
bの論理値か「0」となる。一方、メモリセル203の
末端209は開放されており、そのためトランジスタ2
07かオンになっても、キャパシタ205は充電された
状態に維持され、カラム線104中のカラム線104a
は論理値か、「1」となる。 このとき、カラム線10
4に含まれるカラム線104a、カラム線104b及び
その他すべてのカラム線は、1または複数のカラム線を
カラム線104の中から選択乙てアウトプット109に
接続するためのテコーダ108に接続される。
モリセルの概略図である。メモリセルアレー106のメ
モリセル203及びメモリセル204は、メモリセルア
レー106中のメモリセルがどのようにアドレス指定さ
れるかを説明するための例として用いるものである。コ
ントロール線103は、トランジスタ2OL+−ランジ
スタ202.およびメモリセル106に含まれるメモリ
セルの各カラムのトランジスタをオンにする。 これ
により、メモリセル203内のキャパシタ205及びメ
モリセル204内のキャパシタ205及びメモリセル2
04内のキャパシタ206及びメモリセルアレー106
の各メモリセル内のキャパシタか充電される。キャパシ
タが充電されると、コントロール線103は、トランジ
スタ207.208及びメモリセルアレー106の各カ
ラムのメモリセルのトランジスタをオフにする。 メモ
リセルのロー(行)を選択するため、メモリセルの行に
対応するワード線が選択される。例えば、ワード線10
5は、トランジスタ 207. )ランジスタ20B
及び選択された列に含まれるメモリセルのその他のトラ
ンジスタのいずれかをオンにする場合に選択される。各
メモリセルは、「1」または「0」の論理値をとる。例
えば第4図においてメモリセル203とメモリセル20
4とは読み取り専用メモリ (ROM)セルである。メ
モリセル204の末端210は接地されており、そのた
めトランジスタ208かオンになると、キャパシタ20
6の電荷は放出され、カラム線1.04のカラム104
bの論理値か「0」となる。一方、メモリセル203の
末端209は開放されており、そのためトランジスタ2
07かオンになっても、キャパシタ205は充電された
状態に維持され、カラム線104中のカラム線104a
は論理値か、「1」となる。 このとき、カラム線10
4に含まれるカラム線104a、カラム線104b及び
その他すべてのカラム線は、1または複数のカラム線を
カラム線104の中から選択乙てアウトプット109に
接続するためのテコーダ108に接続される。
第3図に示すメモリセルアレーの設計は、あまり効率的
ではない。例えば、行を選択する場合、その行に属する
すべてのメモリセルアレーのトランシスタかオンなり、
必要な数よりも多くのキャパシタの電荷か放電される。
ではない。例えば、行を選択する場合、その行に属する
すべてのメモリセルアレーのトランシスタかオンなり、
必要な数よりも多くのキャパシタの電荷か放電される。
そのため、消費電力か大きいという欠点があった。
第5図は、消費電力の少ない別の従来例を示しており、
第3図のメモリセルアレーに分割された線(以下、分割
線という。)の配列を形成するための回路を付加したも
のである。分割線309,310゜31L312は、そ
れぞれスイッチ301,302,303.及び304を
介してワード線に接続されている。スイッチ301ない
し304は、それぞれイネーブル線316ないし319
を介してエンコーダ313に接続されている。アドレス
線314及び315の値に対応して、イネーブル線31
6ないし319から1本のイネーブル線が選択される。
第3図のメモリセルアレーに分割された線(以下、分割
線という。)の配列を形成するための回路を付加したも
のである。分割線309,310゜31L312は、そ
れぞれスイッチ301,302,303.及び304を
介してワード線に接続されている。スイッチ301ない
し304は、それぞれイネーブル線316ないし319
を介してエンコーダ313に接続されている。アドレス
線314及び315の値に対応して、イネーブル線31
6ないし319から1本のイネーブル線が選択される。
つぎに、このイネーブル線がスイッチ301ないし30
4から1つのスイッチを選択し、さらに分割線309な
いし312から1つの分割線が選択される。
4から1つのスイッチを選択し、さらに分割線309な
いし312から1つの分割線が選択される。
第6図において、スイッチ302は、論理rNOTJゲ
ート402が接続された論理rNANDJゲート401
として示されている。これかられかるように一時に唯一
つだけの分割線を選択することにより、メモリアクセス
の毎に電荷を放出するメモリセル内のキャパシタの数が
制限される。これによって消費電力が低く抑えられるが
、チップが複雑化するという欠点があった。
ート402が接続された論理rNANDJゲート401
として示されている。これかられかるように一時に唯一
つだけの分割線を選択することにより、メモリアクセス
の毎に電荷を放出するメモリセル内のキャパシタの数が
制限される。これによって消費電力が低く抑えられるが
、チップが複雑化するという欠点があった。
C本発明の目的〕
本発明は、上記した従来技術の欠点を除くためになされ
たものであって、その目的とするところは、消費電力が
少なくかつ構成がより簡単で高集積化の可能な、メモリ
セルアレーを用いた記憶装置を提供することである。
たものであって、その目的とするところは、消費電力が
少なくかつ構成がより簡単で高集積化の可能な、メモリ
セルアレーを用いた記憶装置を提供することである。
〔本発明の概要〕
要するに本発明は、複数の行及び複数の列を有する行列
状に配列された複数のセルと、選択しようとする前記セ
ルを含む列を選択する手段と、選択しようとする前記セ
ルを含む列を選択する手段とを有する記憶装置において
、前記複数のセルは前記行又は前記列のうちどちらか一
方に対して平行に複数の領域に分割されており、前記選
択しようとする前記セルを含む前記領域から最端部の前
記領域までに位置するすべての前記領域を選択する手段
を備えていることを特徴とするものである。
状に配列された複数のセルと、選択しようとする前記セ
ルを含む列を選択する手段と、選択しようとする前記セ
ルを含む列を選択する手段とを有する記憶装置において
、前記複数のセルは前記行又は前記列のうちどちらか一
方に対して平行に複数の領域に分割されており、前記選
択しようとする前記セルを含む前記領域から最端部の前
記領域までに位置するすべての前記領域を選択する手段
を備えていることを特徴とするものである。
以下本発明を図面に示す実施例に基づいて説明する。第
″2図は、分割線の配列を形成するための回路を第3図
のメモリセルアレーに付加したものを示している。ワー
ド線105は、図示のごとく、スイッチ501,502
,503.および504によって分割線(切片) 50
9,510,511.、および512に分割されている
。つまり、メモリセルはスイッチ501 、502.5
03゜及び504によって複数の領域に分割されており
、該領域には複数のメモリセルが含まれている。スイッ
チ501ないし504は、それぞれイネーブル線516
ないし519を介してエンコーダ513へ接続されてい
る。アドレス線514及び515は、イネーブル線31
6ないし319を累積的に選択する。
″2図は、分割線の配列を形成するための回路を第3図
のメモリセルアレーに付加したものを示している。ワー
ド線105は、図示のごとく、スイッチ501,502
,503.および504によって分割線(切片) 50
9,510,511.、および512に分割されている
。つまり、メモリセルはスイッチ501 、502.5
03゜及び504によって複数の領域に分割されており
、該領域には複数のメモリセルが含まれている。スイッ
チ501ないし504は、それぞれイネーブル線516
ないし519を介してエンコーダ513へ接続されてい
る。アドレス線514及び515は、イネーブル線31
6ないし319を累積的に選択する。
ここで、累積的に選択するというのは、イネーブル線5
16ないし519の中からあるイネーブル線を選択する
と、該イネーブル線よりも前の符号を付したイネーブル
線すべてが選択されるということを意味する。従って、
イネーブル線516か選択されるときには、他のイネ−
フル線は選択されない。また、イネーブル線517が選
択される場合には、イネーブル線516もまた選択され
る。更に、イネ−フル線519が選択される場合には、
イネーブル線516,517.及び518が共に選択さ
れる。同様にして、イネーブル線516ないし519の
累積的な選択の結果、スイッチ501ないし504の累
積的な選択がなされ、またそれによってワード線105
の切片509ないし511の累積的な選択がなされる。
16ないし519の中からあるイネーブル線を選択する
と、該イネーブル線よりも前の符号を付したイネーブル
線すべてが選択されるということを意味する。従って、
イネーブル線516か選択されるときには、他のイネ−
フル線は選択されない。また、イネーブル線517が選
択される場合には、イネーブル線516もまた選択され
る。更に、イネ−フル線519が選択される場合には、
イネーブル線516,517.及び518が共に選択さ
れる。同様にして、イネーブル線516ないし519の
累積的な選択の結果、スイッチ501ないし504の累
積的な選択がなされ、またそれによってワード線105
の切片509ないし511の累積的な選択がなされる。
第2図において、スイッチ502は、論理rNOT」ゲ
ート602の接続された論理rNANDJゲー1−60
1 として示されているが、これは−例である。
ート602の接続された論理rNANDJゲー1−60
1 として示されているが、これは−例である。
本発明は、上記のように構成され、作用するものである
から、メモリセルアレーにおけるワード線がスイッチに
よって分割され、該ワード線の切片が累積的に選択され
るので、1回のメモリアクセスに対して放電を行うメモ
リセル内のキャパシタの平均数が減少し、1本のワード
線につなかるすべてのメモリセルへ常に電流が流れる場
合と比較して、極めて低消費電力となる効果が得られる
。
から、メモリセルアレーにおけるワード線がスイッチに
よって分割され、該ワード線の切片が累積的に選択され
るので、1回のメモリアクセスに対して放電を行うメモ
リセル内のキャパシタの平均数が減少し、1本のワード
線につなかるすべてのメモリセルへ常に電流が流れる場
合と比較して、極めて低消費電力となる効果が得られる
。
また、本発明の構成によれば付加される接続線等か少な
くて済み、メモリチップがより単純となり、高集積化が
可能となる効果が得られる。
くて済み、メモリチップがより単純となり、高集積化が
可能となる効果が得られる。
第1図及び第2図は本発明の実施例に係り、第1図は記
憶装置のブロック図、第2図は第1回の記憶装置の一部
分を示す電気回路図、第3図ないし第6図は従来例に係
り、第3図は記憶装置のブロック図、第4図は第3図の
記憶装置の一部分を示す電気回路図、第5図は記憶装置
のブロック図、第6図は第5図の記憶装置の一部分を示
す電気回路図である。 203.204:セル、 セルを含む行2列をを選択する手段の一例たる105:
ワード線、 102:プレチャージアレー、 103: コントロール線、 108:デコーダ、 選択しようとするセルを含む領域を選択する手段の一例
たる 513: エンコータ、 516.517.5]、8,519:イネ−フル線、5
01.502,503,504 : スイッチ。
憶装置のブロック図、第2図は第1回の記憶装置の一部
分を示す電気回路図、第3図ないし第6図は従来例に係
り、第3図は記憶装置のブロック図、第4図は第3図の
記憶装置の一部分を示す電気回路図、第5図は記憶装置
のブロック図、第6図は第5図の記憶装置の一部分を示
す電気回路図である。 203.204:セル、 セルを含む行2列をを選択する手段の一例たる105:
ワード線、 102:プレチャージアレー、 103: コントロール線、 108:デコーダ、 選択しようとするセルを含む領域を選択する手段の一例
たる 513: エンコータ、 516.517.5]、8,519:イネ−フル線、5
01.502,503,504 : スイッチ。
Claims (1)
- 複数の行及び複数の列を有する行列状に配列された複
数のセルと、選択しようとする前記セルを含む列を選択
する手段と、選択しようとする前記セルを含む列を選択
する手段とを有する記憶装置において、前記複数のセル
は前記行又は前記列のうちどちらか一方に対して平行に
複数の領域に分割されており、前記選択しようとする前
記セルを含む前記領域から最端部の前記領域までに位置
するすべての前記領域を選択する手段を備えていること
を特徴とする記憶装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/678,181 US4695981A (en) | 1984-12-04 | 1984-12-04 | Integrated circuit memory cell array using a segmented word line |
US678181 | 1984-12-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61137296A true JPS61137296A (ja) | 1986-06-24 |
Family
ID=24721727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60273989A Pending JPS61137296A (ja) | 1984-12-04 | 1985-12-04 | 記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4695981A (ja) |
JP (1) | JPS61137296A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221500A (ja) * | 1988-07-08 | 1990-01-24 | Hitachi Ltd | 欠陥救済用の冗長回路を有する半導体メモリ |
JPH02226595A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体記憶装置 |
US7187615B2 (en) | 2003-09-26 | 2007-03-06 | Samsung Electronics Co., Ltd. | Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line |
JP2014056638A (ja) * | 2008-04-24 | 2014-03-27 | Qualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
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---|---|---|---|---|
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US5119340A (en) * | 1990-09-26 | 1992-06-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having latched repeaters for memory row line selection |
US5568442A (en) * | 1993-05-17 | 1996-10-22 | Silicon Graphics, Inc. | RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory |
US5870574A (en) * | 1993-04-12 | 1999-02-09 | Silicon Graphics, Inc. | System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles |
DE69738971D1 (de) * | 1996-06-28 | 2008-10-23 | Texas Instruments Inc | Wortleitungsanordnung für Halbleiter-Speicherbauteil |
US6144610A (en) * | 1999-04-20 | 2000-11-07 | Winbond Electronics Corporation | Distributed circuits to turn off word lines in a memory array |
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JPS5894187A (ja) * | 1981-11-28 | 1983-06-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (4)
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---|---|---|---|---|
US3141153A (en) * | 1961-10-20 | 1964-07-14 | Beckman Instruments Inc | Immediate sequential access memory |
DE2121865C3 (de) * | 1971-05-04 | 1983-12-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Speicher-Adressierschaltung |
JPS5690488A (en) * | 1979-12-20 | 1981-07-22 | Matsushita Electric Ind Co Ltd | Memory device |
JPS593785A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体メモリ |
-
1984
- 1984-12-04 US US06/678,181 patent/US4695981A/en not_active Expired - Fee Related
-
1985
- 1985-12-04 JP JP60273989A patent/JPS61137296A/ja active Pending
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JP2015084269A (ja) * | 2008-04-24 | 2015-04-30 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
US4695981A (en) | 1987-09-22 |
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