JPS61137296A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61137296A JPS61137296A JP60273989A JP27398985A JPS61137296A JP S61137296 A JPS61137296 A JP S61137296A JP 60273989 A JP60273989 A JP 60273989A JP 27398985 A JP27398985 A JP 27398985A JP S61137296 A JPS61137296 A JP S61137296A
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- Japan
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- lines
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- line
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置に係り、特に効率的に設計された分
割方式のＩＣメモリセルアレーに関する。
割方式のＩＣメモリセルアレーに関する。
第３図は、周辺回路を伴った従来例に係るメモリーセル
アレーを示している。電源］０１ は、フレチャージ（
動作前充電）アレー１０２に接続されている。プレチャ
ージアレー１０２は、一連のカラム（列）接続綿」０４
を介してメモリセルアレー１０６に接続されている。ま
たカラム接続線］０４を介してメモリセルアレー１０６
は、デコーダ１０Ｂに接続されている。メモリセルアレ
ー１０６の中からアドレスを指定されたメモリセルの情
報内容はアウトプット （出力）１０９に現れる。アレ
ーの規模やアラＩ・プソ１１０９の出力線の数は一様で
はない。例えは、メモリセルアレー１０６が６４行６４
列の場合、デコーダ １０８は、６４行（列）に対して
１テコーダとすることかできる。また、同時に複数にメ
モリセルのアドレスを指定したい場合にはデコーダ１０
８は、８ピッｌ−１バイトでアドレスできるメモリに対
しては６４行（列）に対して８個のデコーダ、あるいは
１６ビソト１ワードでアドレスできるメモリに対しては
６４行（列）に対して４個のデコーダとすることができ
る。
アレーを示している。電源］０１ は、フレチャージ（
動作前充電）アレー１０２に接続されている。プレチャ
ージアレー１０２は、一連のカラム（列）接続綿」０４
を介してメモリセルアレー１０６に接続されている。ま
たカラム接続線］０４を介してメモリセルアレー１０６
は、デコーダ１０Ｂに接続されている。メモリセルアレ
ー１０６の中からアドレスを指定されたメモリセルの情
報内容はアウトプット （出力）１０９に現れる。アレ
ーの規模やアラＩ・プソ１１０９の出力線の数は一様で
はない。例えは、メモリセルアレー１０６が６４行６４
列の場合、デコーダ １０８は、６４行（列）に対して
１テコーダとすることかできる。また、同時に複数にメ
モリセルのアドレスを指定したい場合にはデコーダ１０
８は、８ピッｌ−１バイトでアドレスできるメモリに対
しては６４行（列）に対して８個のデコーダ、あるいは
１６ビソト１ワードでアドレスできるメモリに対しては
６４行（列）に対して４個のデコーダとすることができ
る。
第４図は、メモリセルアレー１０６に含まれる２つのメ
モリセルの概略図である。メモリセルアレー１０６のメ
モリセル２０３及びメモリセル２０４は、メモリセルア
レー１０６中のメモリセルがどのようにアドレス指定さ
れるかを説明するための例として用いるものである。コ
ントロール線１０３は、トランジスタ２ＯＬ＋−ランジ
スタ２０２．およびメモリセル１０６に含まれるメモリ
セルの各カラムのトランジスタをオンにする。 これ
により、メモリセル２０３内のキャパシタ２０５及びメ
モリセル２０４内のキャパシタ２０５及びメモリセル２
０４内のキャパシタ２０６及びメモリセルアレー１０６
の各メモリセル内のキャパシタか充電される。キャパシ
タが充電されると、コントロール線１０３は、トランジ
スタ２０７．２０８及びメモリセルアレー１０６の各カ
ラムのメモリセルのトランジスタをオフにする。 メモ
リセルのロー（行）を選択するため、メモリセルの行に
対応するワード線が選択される。例えば、ワード線１０
５は、トランジスタ ２０７． ）ランジスタ２０Ｂ
及び選択された列に含まれるメモリセルのその他のトラ
ンジスタのいずれかをオンにする場合に選択される。各
メモリセルは、「１」または「０」の論理値をとる。例
えば第４図においてメモリセル２０３とメモリセル２０
４とは読み取り専用メモリ （ＲＯＭ）セルである。メ
モリセル２０４の末端２１０は接地されており、そのた
めトランジスタ２０８かオンになると、キャパシタ２０
６の電荷は放出され、カラム線１．０４のカラム１０４
ｂの論理値か「０」となる。一方、メモリセル２０３の
末端２０９は開放されており、そのためトランジスタ２
０７かオンになっても、キャパシタ２０５は充電された
状態に維持され、カラム線１０４中のカラム線１０４ａ
は論理値か、「１」となる。 このとき、カラム線１０
４に含まれるカラム線１０４ａ、カラム線１０４ｂ及び
その他すべてのカラム線は、１または複数のカラム線を
カラム線１０４の中から選択乙てアウトプット１０９に
接続するためのテコーダ１０８に接続される。
モリセルの概略図である。メモリセルアレー１０６のメ
モリセル２０３及びメモリセル２０４は、メモリセルア
レー１０６中のメモリセルがどのようにアドレス指定さ
れるかを説明するための例として用いるものである。コ
ントロール線１０３は、トランジスタ２ＯＬ＋−ランジ
スタ２０２．およびメモリセル１０６に含まれるメモリ
セルの各カラムのトランジスタをオンにする。 これ
により、メモリセル２０３内のキャパシタ２０５及びメ
モリセル２０４内のキャパシタ２０５及びメモリセル２
０４内のキャパシタ２０６及びメモリセルアレー１０６
の各メモリセル内のキャパシタか充電される。キャパシ
タが充電されると、コントロール線１０３は、トランジ
スタ２０７．２０８及びメモリセルアレー１０６の各カ
ラムのメモリセルのトランジスタをオフにする。 メモ
リセルのロー（行）を選択するため、メモリセルの行に
対応するワード線が選択される。例えば、ワード線１０
５は、トランジスタ ２０７． ）ランジスタ２０Ｂ
及び選択された列に含まれるメモリセルのその他のトラ
ンジスタのいずれかをオンにする場合に選択される。各
メモリセルは、「１」または「０」の論理値をとる。例
えば第４図においてメモリセル２０３とメモリセル２０
４とは読み取り専用メモリ （ＲＯＭ）セルである。メ
モリセル２０４の末端２１０は接地されており、そのた
めトランジスタ２０８かオンになると、キャパシタ２０
６の電荷は放出され、カラム線１．０４のカラム１０４
ｂの論理値か「０」となる。一方、メモリセル２０３の
末端２０９は開放されており、そのためトランジスタ２
０７かオンになっても、キャパシタ２０５は充電された
状態に維持され、カラム線１０４中のカラム線１０４ａ
は論理値か、「１」となる。 このとき、カラム線１０
４に含まれるカラム線１０４ａ、カラム線１０４ｂ及び
その他すべてのカラム線は、１または複数のカラム線を
カラム線１０４の中から選択乙てアウトプット１０９に
接続するためのテコーダ１０８に接続される。
第３図に示すメモリセルアレーの設計は、あまり効率的
ではない。例えば、行を選択する場合、その行に属する
すべてのメモリセルアレーのトランシスタかオンなり、
必要な数よりも多くのキャパシタの電荷か放電される。
ではない。例えば、行を選択する場合、その行に属する
すべてのメモリセルアレーのトランシスタかオンなり、
必要な数よりも多くのキャパシタの電荷か放電される。
そのため、消費電力か大きいという欠点があった。
第５図は、消費電力の少ない別の従来例を示しており、
第３図のメモリセルアレーに分割された線（以下、分割
線という。）の配列を形成するための回路を付加したも
のである。分割線３０９，３１０゜３１Ｌ３１２は、そ
れぞれスイッチ３０１，３０２，３０３．及び３０４を
介してワード線に接続されている。スイッチ３０１ない
し３０４は、それぞれイネーブル線３１６ないし３１９
を介してエンコーダ３１３に接続されている。アドレス
線３１４及び３１５の値に対応して、イネーブル線３１
６ないし３１９から１本のイネーブル線が選択される。
第３図のメモリセルアレーに分割された線（以下、分割
線という。）の配列を形成するための回路を付加したも
のである。分割線３０９，３１０゜３１Ｌ３１２は、そ
れぞれスイッチ３０１，３０２，３０３．及び３０４を
介してワード線に接続されている。スイッチ３０１ない
し３０４は、それぞれイネーブル線３１６ないし３１９
を介してエンコーダ３１３に接続されている。アドレス
線３１４及び３１５の値に対応して、イネーブル線３１
６ないし３１９から１本のイネーブル線が選択される。
つぎに、このイネーブル線がスイッチ３０１ないし３０
４から１つのスイッチを選択し、さらに分割線３０９な
いし３１２から１つの分割線が選択される。
４から１つのスイッチを選択し、さらに分割線３０９な
いし３１２から１つの分割線が選択される。
第６図において、スイッチ３０２は、論理ｒＮＯＴＪゲ
ート４０２が接続された論理ｒＮＡＮＤＪゲート４０１
として示されている。これかられかるように一時に唯一
つだけの分割線を選択することにより、メモリアクセス
の毎に電荷を放出するメモリセル内のキャパシタの数が
制限される。これによって消費電力が低く抑えられるが
、チップが複雑化するという欠点があった。
ート４０２が接続された論理ｒＮＡＮＤＪゲート４０１
として示されている。これかられかるように一時に唯一
つだけの分割線を選択することにより、メモリアクセス
の毎に電荷を放出するメモリセル内のキャパシタの数が
制限される。これによって消費電力が低く抑えられるが
、チップが複雑化するという欠点があった。
Ｃ本発明の目的〕
本発明は、上記した従来技術の欠点を除くためになされ
たものであって、その目的とするところは、消費電力が
少なくかつ構成がより簡単で高集積化の可能な、メモリ
セルアレーを用いた記憶装置を提供することである。
たものであって、その目的とするところは、消費電力が
少なくかつ構成がより簡単で高集積化の可能な、メモリ
セルアレーを用いた記憶装置を提供することである。
〔本発明の概要〕
要するに本発明は、複数の行及び複数の列を有する行列
状に配列された複数のセルと、選択しようとする前記セ
ルを含む列を選択する手段と、選択しようとする前記セ
ルを含む列を選択する手段とを有する記憶装置において
、前記複数のセルは前記行又は前記列のうちどちらか一
方に対して平行に複数の領域に分割されており、前記選
択しようとする前記セルを含む前記領域から最端部の前
記領域までに位置するすべての前記領域を選択する手段
を備えていることを特徴とするものである。
状に配列された複数のセルと、選択しようとする前記セ
ルを含む列を選択する手段と、選択しようとする前記セ
ルを含む列を選択する手段とを有する記憶装置において
、前記複数のセルは前記行又は前記列のうちどちらか一
方に対して平行に複数の領域に分割されており、前記選
択しようとする前記セルを含む前記領域から最端部の前
記領域までに位置するすべての前記領域を選択する手段
を備えていることを特徴とするものである。
以下本発明を図面に示す実施例に基づいて説明する。第
″２図は、分割線の配列を形成するための回路を第３図
のメモリセルアレーに付加したものを示している。ワー
ド線１０５は、図示のごとく、スイッチ５０１，５０２
，５０３．および５０４によって分割線（切片） ５０
９，５１０，５１１．、および５１２に分割されている
。つまり、メモリセルはスイッチ５０１ 、５０２．５
０３゜及び５０４によって複数の領域に分割されており
、該領域には複数のメモリセルが含まれている。スイッ
チ５０１ないし５０４は、それぞれイネーブル線５１６
ないし５１９を介してエンコーダ５１３へ接続されてい
る。アドレス線５１４及び５１５は、イネーブル線３１
６ないし３１９を累積的に選択する。
″２図は、分割線の配列を形成するための回路を第３図
のメモリセルアレーに付加したものを示している。ワー
ド線１０５は、図示のごとく、スイッチ５０１，５０２
，５０３．および５０４によって分割線（切片） ５０
９，５１０，５１１．、および５１２に分割されている
。つまり、メモリセルはスイッチ５０１ 、５０２．５
０３゜及び５０４によって複数の領域に分割されており
、該領域には複数のメモリセルが含まれている。スイッ
チ５０１ないし５０４は、それぞれイネーブル線５１６
ないし５１９を介してエンコーダ５１３へ接続されてい
る。アドレス線５１４及び５１５は、イネーブル線３１
６ないし３１９を累積的に選択する。
ここで、累積的に選択するというのは、イネーブル線５
１６ないし５１９の中からあるイネーブル線を選択する
と、該イネーブル線よりも前の符号を付したイネーブル
線すべてが選択されるということを意味する。従って、
イネーブル線５１６か選択されるときには、他のイネ−
フル線は選択されない。また、イネーブル線５１７が選
択される場合には、イネーブル線５１６もまた選択され
る。更に、イネ−フル線５１９が選択される場合には、
イネーブル線５１６，５１７．及び５１８が共に選択さ
れる。同様にして、イネーブル線５１６ないし５１９の
累積的な選択の結果、スイッチ５０１ないし５０４の累
積的な選択がなされ、またそれによってワード線１０５
の切片５０９ないし５１１の累積的な選択がなされる。
１６ないし５１９の中からあるイネーブル線を選択する
と、該イネーブル線よりも前の符号を付したイネーブル
線すべてが選択されるということを意味する。従って、
イネーブル線５１６か選択されるときには、他のイネ−
フル線は選択されない。また、イネーブル線５１７が選
択される場合には、イネーブル線５１６もまた選択され
る。更に、イネ−フル線５１９が選択される場合には、
イネーブル線５１６，５１７．及び５１８が共に選択さ
れる。同様にして、イネーブル線５１６ないし５１９の
累積的な選択の結果、スイッチ５０１ないし５０４の累
積的な選択がなされ、またそれによってワード線１０５
の切片５０９ないし５１１の累積的な選択がなされる。
第２図において、スイッチ５０２は、論理ｒＮＯＴ」ゲ
ート６０２の接続された論理ｒＮＡＮＤＪゲー１−６０
１ として示されているが、これは−例である。
ート６０２の接続された論理ｒＮＡＮＤＪゲー１−６０
１ として示されているが、これは−例である。
本発明は、上記のように構成され、作用するものである
から、メモリセルアレーにおけるワード線がスイッチに
よって分割され、該ワード線の切片が累積的に選択され
るので、１回のメモリアクセスに対して放電を行うメモ
リセル内のキャパシタの平均数が減少し、１本のワード
線につなかるすべてのメモリセルへ常に電流が流れる場
合と比較して、極めて低消費電力となる効果が得られる
。
から、メモリセルアレーにおけるワード線がスイッチに
よって分割され、該ワード線の切片が累積的に選択され
るので、１回のメモリアクセスに対して放電を行うメモ
リセル内のキャパシタの平均数が減少し、１本のワード
線につなかるすべてのメモリセルへ常に電流が流れる場
合と比較して、極めて低消費電力となる効果が得られる
。
また、本発明の構成によれば付加される接続線等か少な
くて済み、メモリチップがより単純となり、高集積化が
可能となる効果が得られる。
くて済み、メモリチップがより単純となり、高集積化が
可能となる効果が得られる。
第１図及び第２図は本発明の実施例に係り、第１図は記
憶装置のブロック図、第２図は第１回の記憶装置の一部
分を示す電気回路図、第３図ないし第６図は従来例に係
り、第３図は記憶装置のブロック図、第４図は第３図の
記憶装置の一部分を示す電気回路図、第５図は記憶装置
のブロック図、第６図は第５図の記憶装置の一部分を示
す電気回路図である。 ２０３．２０４：セル、 セルを含む行２列をを選択する手段の一例たる１０５：
ワード線、 １０２：プレチャージアレー、 １０３： コントロール線、 １０８：デコーダ、 選択しようとするセルを含む領域を選択する手段の一例
たる ５１３： エンコータ、 ５１６．５１７．５］、８，５１９：イネ−フル線、５
０１．５０２，５０３，５０４ ： スイッチ。
憶装置のブロック図、第２図は第１回の記憶装置の一部
分を示す電気回路図、第３図ないし第６図は従来例に係
り、第３図は記憶装置のブロック図、第４図は第３図の
記憶装置の一部分を示す電気回路図、第５図は記憶装置
のブロック図、第６図は第５図の記憶装置の一部分を示
す電気回路図である。 ２０３．２０４：セル、 セルを含む行２列をを選択する手段の一例たる１０５：
ワード線、 １０２：プレチャージアレー、 １０３： コントロール線、 １０８：デコーダ、 選択しようとするセルを含む領域を選択する手段の一例
たる ５１３： エンコータ、 ５１６．５１７．５］、８，５１９：イネ−フル線、５
０１．５０２，５０３，５０４ ： スイッチ。
Claims (1)
- 複数の行及び複数の列を有する行列状に配列された複
数のセルと、選択しようとする前記セルを含む列を選択
する手段と、選択しようとする前記セルを含む列を選択
する手段とを有する記憶装置において、前記複数のセル
は前記行又は前記列のうちどちらか一方に対して平行に
複数の領域に分割されており、前記選択しようとする前
記セルを含む前記領域から最端部の前記領域までに位置
するすべての前記領域を選択する手段を備えていること
を特徴とする記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/678,181 US4695981A (en) | 1984-12-04 | 1984-12-04 | Integrated circuit memory cell array using a segmented word line |
| US678181 | 1984-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137296A true JPS61137296A (ja) | 1986-06-24 |
Family
ID=24721727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273989A Pending JPS61137296A (ja) | 1984-12-04 | 1985-12-04 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695981A (ja) |
| JP (1) | JPS61137296A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221500A (ja) * | 1988-07-08 | 1990-01-24 | Hitachi Ltd | 欠陥救済用の冗長回路を有する半導体メモリ |
| JPH02226595A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体記憶装置 |
| US7187615B2 (en) | 2003-09-26 | 2007-03-06 | Samsung Electronics Co., Ltd. | Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line |
| JP2014056638A (ja) * | 2008-04-24 | 2014-03-27 | Qualcomm Incorporated | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128897A (en) * | 1990-09-26 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having improved latched repeaters for memory row line selection |
| US5119340A (en) * | 1990-09-26 | 1992-06-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having latched repeaters for memory row line selection |
| US5568442A (en) * | 1993-05-17 | 1996-10-22 | Silicon Graphics, Inc. | RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory |
| US5870574A (en) * | 1993-04-12 | 1999-02-09 | Silicon Graphics, Inc. | System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles |
| DE69738971D1 (de) * | 1996-06-28 | 2008-10-23 | Texas Instruments Inc | Wortleitungsanordnung für Halbleiter-Speicherbauteil |
| US6144610A (en) * | 1999-04-20 | 2000-11-07 | Winbond Electronics Corporation | Distributed circuits to turn off word lines in a memory array |
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|---|---|---|---|---|
| JPS5894187A (ja) * | 1981-11-28 | 1983-06-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3141153A (en) * | 1961-10-20 | 1964-07-14 | Beckman Instruments Inc | Immediate sequential access memory |
| DE2121865C3 (de) * | 1971-05-04 | 1983-12-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Speicher-Adressierschaltung |
| JPS5690488A (en) * | 1979-12-20 | 1981-07-22 | Matsushita Electric Ind Co Ltd | Memory device |
| JPS593785A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体メモリ |
-
1984
- 1984-12-04 US US06/678,181 patent/US4695981A/en not_active Expired - Fee Related
-
1985
- 1985-12-04 JP JP60273989A patent/JPS61137296A/ja active Pending
Patent Citations (1)
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| JP2015084269A (ja) * | 2008-04-24 | 2015-04-30 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4695981A (en) | 1987-09-22 |
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