JPS61137294A - Memory integrated circuit - Google Patents
Memory integrated circuitInfo
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- JPS61137294A JPS61137294A JP59258332A JP25833284A JPS61137294A JP S61137294 A JPS61137294 A JP S61137294A JP 59258332 A JP59258332 A JP 59258332A JP 25833284 A JP25833284 A JP 25833284A JP S61137294 A JPS61137294 A JP S61137294A
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、行及び列に配置された集積回路メモリを有し
、アドレス情報に対応したメモリセルからメモリ情報を
読出すと共に、書込みパルス入力時に書込み情報を書込
むランダムアクセスメモリのメモリ集積回路に関するも
のである。Detailed Description of the Invention <Industrial Application Field> The present invention has an integrated circuit memory arranged in rows and columns, reads memory information from memory cells corresponding to address information, and receives write pulse input. The present invention relates to a memory integrated circuit of a random access memory that occasionally writes write information.
〈従来の技術〉
従来、この種のメモリ集積回路を使用して構成するメモ
リ装置では、メモリ集積回路の書込み機能回路に関して
、メモリ集積回路の入力規格を満足させるよう、十分配
慮する必要があった。<Prior Art> Conventionally, in a memory device configured using this type of memory integrated circuit, it was necessary to take sufficient care to satisfy the input standards of the memory integrated circuit regarding the write function circuit of the memory integrated circuit. .
ところで、第２図に示すように、アドレス情報入力と書
込みパルス入力の関係では、書込みパルス入力に対する
アドレスセットアツプＳａ及びアドレスホールド抛の保
障を、また、書込み情報入力と書込みパルス入力の関係
では、データセットアツプＳｄ及びデータホールドＨｄ
の保障を、さらに、書込みパルス入力自身のパルス幅ｈ
の保障を夫々する必要があった。By the way, as shown in FIG. 2, in the relationship between address information input and write pulse input, address set-up Sa and address hold protection for write pulse input are guaranteed, and in the relationship between write information input and write pulse input, Data set up Sd and data hold Hd
Furthermore, the pulse width h of the write pulse input itself
It was necessary to provide guarantees for each.
かかる場合、一般にメモリ装置において、メモリ集積回
路ヘアドレス情報及び書込み情報を供給するバッファ部
のタイミングディレーのバラツキや、また書込みパルス
を供給するバッファ部のタイミングのバラツキを考慮す
ると、第２図に示すように、アドレス情報に関しては書
込ミハルスの前線部に対してアドレスバッファ部タイミ
ングディレーのバラツキは最大値（ｍａｘ値）で、アド
レスセントアンプＳａを保障し、書込みパルスの後縁部
に対して同様に最小値（ｍｉｎ値）でアドレスホールド
Ｈａを保障してやる必要があった。同じく書込み情報バ
ッファ部でも同様である。In such a case, in general, in a memory device, considering variations in the timing delay of the buffer section that supplies address information and write information to the memory integrated circuit, and variations in the timing of the buffer section that supplies write pulses, the result is as shown in FIG. As for the address information, the variation in the address buffer timing delay is the maximum value (max value) for the front edge of the write pulse, and the same is true for the trailing edge of the write pulse. It was necessary to guarantee the address hold Ha with a minimum value (min value). The same applies to the write information buffer section.
〈解決すべき問題点〉
かように書込みパルス自身のパルス幅保障を考えると書
込みサイクルが長くなシ、近年のメモリ装置の高速化の
支障となるという問題点があった。<Problems to be Solved> As described above, considering the pulse width guarantee of the write pulse itself, there is a problem that the write cycle is long, which is an obstacle to the speeding up of recent memory devices.
本発明は、上記問題点を解決するものであり、外部から
与えられるアドレス情報、書込み情報及び書込みパルス
のバラツキによる書込みサイクルの増加を除去し、メモ
リ装置の書込み機能の高速化を可能とするメモリ集積回
路を提供することを目的とする。The present invention solves the above problems, and provides a memory that eliminates the increase in write cycles due to variations in address information, write information, and write pulses given from the outside, and enables faster write functions of memory devices. The purpose is to provide integrated circuits.
〈問題点の解決手段〉
上記本発明の目的を達成するための、本発明に係るメモ
リ集積回路の構成は、行及び列に配置された集積回路メ
モリセルを有し、アドレス情報に対応したメモリセルか
らメモリ情報を読出すと共に、書込みパルス入力時に書
込み情報を書込むランダムアクセスメモリにおいて、書
込み情報入力、アドレス情報入力及び読出し書込み指示
情報入力に夫々対応したラッチ回路と、クロック信号を
整形して各ラッチ回路に対し出力する手段と、読出し書
込み指示情報入力に対応したラッチ回路の出力とクロッ
ク信号とにより書込みパルスを生成せしめる書込み制御
手段とからなるものである。<Means for Solving Problems> In order to achieve the above object of the present invention, the structure of the memory integrated circuit according to the present invention has integrated circuit memory cells arranged in rows and columns, and has memory cells corresponding to address information. In a random access memory that reads memory information from a cell and writes write information when a write pulse is input, a latch circuit corresponding to write information input, address information input, and read/write instruction information input, and a clock signal shaped. It consists of means for outputting to each latch circuit, and write control means for generating a write pulse based on the output of the latch circuit corresponding to the input of read/write instruction information and a clock signal.
〈実施例〉 次に、本発明の一実施例を第１図に基づいて説明する。<Example> Next, one embodiment of the present invention will be described based on FIG.
第１図は、本発明に係るメモリ集積回路の一実施例を示
すブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a memory integrated circuit according to the present invention.
第１図中、１０は書込み情報入力であり、２０はその書
込み情報人力ラッチ回路である。１１はアドレス情報入
力であシ、２１はそのアドレス情報人力ラッチ回路であ
る。１２は読出し書込み指示情報入力であシ、２２はそ
の読出し書込み指示情報人力ラッチ回路である。１３は
書込みパルスを兼ねるクロック入力であシ、そのクロッ
ク信号は波形整形回路２３に供給され、そこで正規のク
ロック信号と１７て波形整形され、書込み情報入力ラッ
チ回路２０．アドレス情報入力ラッチ回路２１及び読出
し書込み指示情報人力ラッチ２２に夫々供給される。２
５はアドレスデコーダ回路である。２６は行及び列に配
置された集積回路メモリセルのメモリセルアレーである
。Ｕは書込み制御回路であシ、２７は読出し情報バッフ
ァ回路である。In FIG. 1, 10 is a write information input, and 20 is a manually operated latch circuit for the write information. 11 is an address information input, and 21 is an address information manual latch circuit. 12 is a read/write instruction information input, and 22 is a manual latch circuit for the read/write instruction information. 13 is a clock input that also serves as a write pulse, and the clock signal is supplied to a waveform shaping circuit 23, where it is waveform-shaped with a regular clock signal 17, and then sent to a write information input latch circuit 20. It is supplied to an address information input latch circuit 21 and a read/write instruction information manual latch 22, respectively. 2
5 is an address decoder circuit. 26 is a memory cell array of integrated circuit memory cells arranged in rows and columns. U is a write control circuit, and 27 is a read information buffer circuit.
なお、［４は読出し情報出力である。Note that [4 is the read information output.
次に上記実施例の動作を説明するに、まず、書込み情報
は、書込み情報人力１０に入力し、書込み情報人力ラッ
チ回路部２０でラッチされる。Next, the operation of the above embodiment will be described. First, write information is input to the write information input 10 and is latched by the write information input latch circuit section 20.
アドレス情報は、アドレス情報入力１１に入力し、アド
レス情報人力ラッチ回路部２１でラッチされる。アドレ
ス情報人力ラッチ回路部２１の出方は、アドレスデコー
ダ回路２５でデコードされる。読出し書込み指示情報は
、読出し書込み指示情報人力［２に入力し、読出し書込
み指示情報人力ラッチ回路２２でラッチされる。書込み
パルスを兼ねるクロック信号性、書込みパルスを兼ねる
クロック人力１３に入力し、一方で各ラッチ回路２０
。The address information is input to the address information input 11 and latched by the address information manual latch circuit section 21. The output of the address information manual latch circuit section 21 is decoded by the address decoder circuit 25. The read/write instruction information is input to the read/write instruction information manual [2] and is latched by the read/write instruction information manual latch circuit 22. A clock signal that also serves as a write pulse is input to the clock signal that also serves as a write pulse, and on the other hand, each latch circuit 20
.
２１、 、２２用の正規のクロックとするため波形整形
回路２３に送られる。他方では、書込みパルスとして動
作させるため、読出し書込み指示情報人力ラッチ回路２
２の出力と共に、曹込み制御回路２４に送られる。The signal is sent to the waveform shaping circuit 23 to be used as a regular clock for 21, 22. On the other hand, in order to operate as a write pulse, the read/write instruction information manual latch circuit 2
It is sent to the mixing control circuit 24 together with the output of No. 2.
波形整形回路２３では、各情報入力のホールド保障を行
う。書込み制御回路２４では、書込み動作時は読出し書
込み指示情報入力ラッチ回路２２の出力が書込み指示と
なシ、書込みパルスを出力するようにな勺、読出し動作
時は、読出し書込み情報人力ラッチ回路２２の出力が読
出し指示となシ、書込みパルスを抑止するよう動作する
。The waveform shaping circuit 23 guarantees hold of each information input. In the write control circuit 24, during a write operation, the output of the read/write instruction information input latch circuit 22 is set so that the output is not a write instruction, but a write pulse, and during a read operation, the output of the read/write information input latch circuit 22 is outputted manually. When the output is not a read instruction, it operates to suppress write pulses.
書込み情報人力ラッチ回路部２０の出力、アドレスデコ
ーダ回路２５の出力及び書込み制御回路２４の出力はメ
モリセルアレー２６に送られる。メモリセルアレー２６
から読出された情報は、読出し情報バッファ回路２７を
通して読出し情報出力１４より出力される。The output of the write information manual latch circuit section 20, the output of the address decoder circuit 25, and the output of the write control circuit 24 are sent to the memory cell array 26. Memory cell array 26
The information read from is outputted from the read information output 14 through the read information buffer circuit 27.
上記実施例をメモリ装置に適用した場合のタイミング例
について説明する。A timing example when the above embodiment is applied to a memory device will be explained.
第３図は、本実施例メモリ集積回路をメモリ装置に適用
した場合のタイミング図であシ、特に、装置クロックに
よ多出力された情報のｍａｘ値以後にラッチする場合を
示す。FIG. 3 is a timing diagram when the memory integrated circuit of this embodiment is applied to a memory device, and particularly shows the case where information outputted to the device clock is latched after the max value.
装置クロックによ多出力された情報のｍａｘ値以後のタ
イミングで書込みパルスを兼ねるブロック信号を与えた
場合で、ホールド値の保障として従来の様な情報入力の
ｍｉｎ値を考える必要がなく、次の書込みパルスを兼ね
るクロック信号の入力によって各ラッチ回路２０ 、２
１ 、２２の出力が変化する時点でのホールド保障をす
ればよいこととなる。メモリ内部書込みパルスは、読出
し書込み情報人力ラッチ回路２２の出力によって制御さ
れると同時に、アドレス情報人力ラッチ回路２１の出力
とのセントアンプの規格を満足させるためディレーさせ
る必要がある。When a block signal that also serves as a write pulse is given at a timing after the maximum value of information output by the device clock, there is no need to consider the minimum value of information input as in the past to guarantee the hold value, and the next Each latch circuit 20, 2 is activated by inputting a clock signal that also serves as a write pulse.
It is sufficient to guarantee the hold at the time when the outputs of 1 and 22 change. The memory internal write pulse is controlled by the output of the read/write information manual latch circuit 22, and at the same time needs to be delayed in order to satisfy the cent amplifier standard with the output of the address information manual latch circuit 21.
第４図は、本実施例メモリ集積回路をメモリ装置に適用
した場合のタイミング図であシ、特に、装置クロックと
同位相又は同一のタイミングでラッチする場合を示す。FIG. 4 is a timing diagram when the memory integrated circuit of this embodiment is applied to a memory device, and particularly shows a case where the memory integrated circuit of this embodiment is latched at the same phase or timing as the device clock.
装置クロックと同位相もしくは装置クロックそのものを
書込みパルスを兼ねるクロックパルスとして与えた場合
で、メモリ集積回路を論理回路内の一つのレジスタとし
て扱える。第３図１第４図の例とも書込み動作時に各情
報のｍａｘ値ｍｉｎ値の差を考慮することがないため、
書込みサイクルを小さくすることができる。逆を言えば
、書込みパルスのタイミング規定に余裕ができるため装
置設計が容易となる。When the same phase as the device clock or the device clock itself is given as a clock pulse that also serves as a write pulse, the memory integrated circuit can be treated as one register in the logic circuit. In both the examples shown in FIG. 3 and FIG. 4, the difference between the maximum and minimum values of each information is not taken into account during the write operation.
Write cycles can be reduced. In other words, since there is more leeway in defining the timing of write pulses, device design becomes easier.
〈発明の効果〉
以上説明したように、本発明に係るメモリ集積回路′に
よれば、メモリ集積回路の情報入力部に書込みパルスを
兼ねるクロックで動作するラッチ回路を付加する構成に
よシ書込みサイクルを小さくできるため、メモリ装置の
書込み高速化に寄与するという効果がある。<Effects of the Invention> As explained above, according to the memory integrated circuit according to the present invention, a latch circuit that operates with a clock that also serves as a write pulse is added to the information input section of the memory integrated circuit, thereby reducing the write cycle. Since it can be made smaller, it has the effect of contributing to faster writing of the memory device.
第１図は、本発明に係るメモリ集積回路の一実施例を示
すブロック構成図である。
第２図は、従来のメモリ集積回路をメモリ装置に適用し
た場合の書込みサイクルのタイミング図である。
第３図は、本発明に係るメモリ集積回路の上記実施例を
メモリ装置に適用した場合のタイミング図であり、特に
、装置クロックにより出力された情報のｍａｘ値以後に
ラッチする場合を示す。
第４図は、同実施例メモリ集積回路をメモリ装置に適用
した場合のタイミング図であシ、特に、装置クロックに
よ多出力された情報のｍａｘ値以後にラッチする場合を
示す。
１０・・・書込み情報入力 １１・・・アドレス情報入
力１２・・・読出し省込み指示情報入力
［３・・・書込みパルスを兼ねるクロック人力１４・・
・読出し情報入力
２０・・・書込み情報人力ラッチ回路
２１・・・アドレス情報入力ラッチ回路２２・・・読出
し書込み指示情報人力ラッチ回路２３・・・波形整形回
路 ２４・・・書込み制御回路２５・・・アドレスデ
コーダ回路
２６・・・メモリセルアレー
２７・・・読出し情報バッファ回路
Ｓａ・・・アドレスセットアンプ
Ｓｄ・・・データセットアツプ
Ｉ（ａ・・・アドレスホールド Ｈｄ・・・データホー
ルドＰｗ・・・曹込みパルス幅 Ｗｅ・・・書込みツー
イクルＳ・・・情報人力ラッチ回路出力のセットアンプ
値FIG. 1 is a block diagram showing an embodiment of a memory integrated circuit according to the present invention. FIG. 2 is a timing diagram of a write cycle when a conventional memory integrated circuit is applied to a memory device. FIG. 3 is a timing diagram when the above embodiment of the memory integrated circuit according to the present invention is applied to a memory device, and particularly shows the case where information outputted by the device clock is latched after the max value. FIG. 4 is a timing diagram when the memory integrated circuit of the same embodiment is applied to a memory device, and particularly shows the case where information output from the device clock is latched after the max value. 10...Write information input 11...Address information input 12...Read and save instruction information input [3...Clock manual input that also serves as write pulse 14...
- Read information input 20...Write information manual latch circuit 21...Address information input latch circuit 22...Read and write instruction information manual latch circuit 23...Waveform shaping circuit 24...Write control circuit 25...・Address decoder circuit 26...Memory cell array 27...Read information buffer circuit Sa...Address set amplifier Sd...Data set up I (a...Address hold Hd...Data hold Pw...・Soaking pulse width We...Writing cycle S...Set amplifier value of information manual latch circuit output
Claims (1)
ドレス情報に対応したメモリセルからメモリ情報を読出
すと共に、書込みパルス入力時に書込み情報を書込むラ
ンダムアクセスメモリにおいて、書込み情報入力、アド
レス情報入力、及び読出し書込み指示情報入力に夫々対
応したラッチ回路と、クロック信号を整形して前記各ラ
ッチ回路に対し出力する手段と、前記読出し書込み指示
情報入力に対応したラッチ回路の出力と前記クロック信
号とにより書込みパルスを生成せしめる書込み制御手段
とからなることを特徴とするメモリ集積回路。In a random access memory that has integrated circuit memory cells arranged in rows and columns, and reads memory information from memory cells corresponding to address information, and also writes write information when a write pulse is input, write information input, address information a latch circuit corresponding to the input and read/write instruction information input, means for shaping a clock signal and outputting it to each of the latch circuits, an output of the latch circuit corresponding to the read/write instruction information input, and the clock signal. A memory integrated circuit comprising write control means for generating a write pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258332A JPS61137294A (en) | 1984-12-06 | 1984-12-06 | Memory integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258332A JPS61137294A (en) | 1984-12-06 | 1984-12-06 | Memory integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137294A true JPS61137294A (en) | 1986-06-24 |
Family
ID=17318771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258332A Pending JPS61137294A (en) | 1984-12-06 | 1984-12-06 | Memory integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137294A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175286A (en) * | 1987-01-14 | 1988-07-19 | Fujitsu Ltd | Self-timing ram |
| US5341341A (en) * | 1992-03-26 | 1994-08-23 | Nec Corporation | Dynamic random access memory device having addressing section and/or data transferring path arranged in pipeline architecture |
-
1984
- 1984-12-06 JP JP59258332A patent/JPS61137294A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175286A (en) * | 1987-01-14 | 1988-07-19 | Fujitsu Ltd | Self-timing ram |
| US5341341A (en) * | 1992-03-26 | 1994-08-23 | Nec Corporation | Dynamic random access memory device having addressing section and/or data transferring path arranged in pipeline architecture |
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