JPS6113611B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置、特に、診断機能を有
する情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing apparatus, and particularly to an information processing apparatus having a diagnostic function.

一般に、診断機能を有する情報処理装置は、処
理装置と診断制御部とを含んで構成される。 Generally, an information processing device having a diagnostic function is configured to include a processing device and a diagnostic control section.

この処理装置はさらに、組合せ回路と、順序回
路とで構成されている。この組合せ回路はある時
点における入力と、順序回路の状態とにより出力
が決定され、AND，OR等のゲート回路で構成さ
れる。これに対して、順序回路は過去に加えられ
た入力と、そのときの入力とによつて次の状態と
しての出力が決定され、これは、例えば、複数個
の記憶素子で構成され、これらの記憶素子の組合
せによつて内部状態が表現される。この記憶素子
としては主としてフリツプフロツプが使用され
る。処理装置の状態を表わすフリツプフロツプの
内容は障害時のログアウト、あるいは試験診断時
にその内容を表示するだけでなく、試験診断時に
この内容を自由に設定できる必要があり、これら
のフリツプフロツプの内容の表示および設定をい
かに簡単な回路で、かつ効率よく実現するかが装
置を設計する上で重要な問題となつている。 This processing device further includes a combinational circuit and a sequential circuit. The output of this combinational circuit is determined by the input at a certain point in time and the state of the sequential circuit, and is composed of gate circuits such as AND and OR. On the other hand, in a sequential circuit, the output as the next state is determined by the inputs applied in the past and the inputs at that time. Internal states are expressed by combinations of memory elements. A flip-flop is mainly used as this memory element. The contents of the flip-flops that indicate the status of the processing unit must not only be displayed when logging out in the event of a failure or during test diagnosis, but also be able to be freely set during test diagnosis. An important issue in device design is how to implement settings efficiently and with a simple circuit.

ここで、フリツプフロツプの内容の表示および
設定を行なう１つの方法は、複数個のフリツプフ
ロツプの各々を組合せ回路により表示、設定する
ものである。しかし、この方法はフリツプフロツ
プの数が増大するに従つて、表示、設定用の金物
量が増大するという問題があつた。 Here, one method for displaying and setting the contents of a flip-flop is to display and set each of a plurality of flip-flops using a combinational circuit. However, this method has a problem in that as the number of flip-flops increases, the amount of hardware for display and setting increases.

他の１つの方法としては、試験診断の対象とな
る処理装置の記憶素子、例えば、フリツプフロツ
プを診断モードにした際に各フリツプフロツプを
直列に接続したシフトレジスタとして構成するも
のであり、その一例を第１図に示す。 Another method is to configure the memory elements of the processing device to be tested and diagnosed, such as flip-flops, as shift registers connected in series when the flip-flops are put into the diagnostic mode. Shown in Figure 1.

第１図は本発明ならびに従来の処理装置の一例
を示すブロツク図で、試験診断の対象となる処理
装置１はｎ個のフリツプフロツプFFo〜FF_o-1を
含んで構成されている。 FIG. 1 is a block diagram showing an example of a processing device according to the present invention and a conventional processing device.A processing device 1 to be tested and diagnosed includes n flip-flops FFo to _FFO-1 .

フリツプフロツプFFo〜FF_o-1の各モード入力
端子SMおよび各クロツク入力端子CLKには、
各々診断モード信号Ｍおよびクロツク信号Ｃが供
給される。また、フリツプフロツプFFo〜FF_o-1
の各情報出力端子OUTは、次段のフリツプフロ
ツプの情報入力端子SINに接続される。初段のフ
リツプフロツプFF_o-1の情報入力端SINにはスキ
ヤンイン信号Sinが供給され、終段のフリツプフ
ロツプFFoの情報出力端子OUTから診断モード
信号Ｍが供給されているときに処理装置１からの
スキヤンアウト信号Soutが出力される。 Each mode input terminal SM and each clock input terminal CLK of flip-flops FFo to FF _o-1 have
A diagnostic mode signal M and a clock signal C are provided, respectively. Also, flip-flop FFo ~ FF _o-1
Each information output terminal OUT of is connected to the information input terminal SIN of the next stage flip-flop. When the scan-in signal Sin is supplied to the information input terminal SIN of the first-stage flip-flop FF _o-1 , and the diagnostic mode signal M is supplied from the information output terminal OUT of the final-stage flip-flop FFo, the scan-out from the processing device 1 occurs. A signal Sout is output.

診断モード信号Ｍが供給されない場合には、前
記フリツプフロツプFFo〜FF_o-1相互間の接続は
論理的に非接続状態となり、処理装置１は通常の
動作をする。 When the diagnostic mode signal M is not supplied, the flip-flops FFo to _FFO-1 are logically disconnected, and the processing device 1 operates normally.

診断モード信号Ｍが供給されている場合は、ク
ロツク信号Ｃが供給されるごとに、フリツプフロ
ツプFFo〜FF_o-1はシフト動作をし、フリツプフ
ロツプFFoにはフリツプフロツプFF₁の状態が設
定されると共にフリツプフロツプFF₁にはフリツ
プフロツプFF₂（図示せず）の状態が設定され
る。このとき、フリツプフロツプFF_o-1にはスキ
ヤンイン信号Sinの状態が設定される。 When the diagnostic mode signal M is supplied, each time the clock signal C is supplied, the flip-flops FFo to FF _o-1 perform a shift operation, and the state of the flip-flop _FF1 is set in the flip-flop FFo. The state of flip-flop _FF2 (not shown) is set in _FF1 . At this time, the state of the scan-in signal Sin is set in the flip-flop FF _o-1 .

このようにしてフリツプフロツプFFo〜FF_o-1
すなわち、複数の記憶素子は、診断モードＭが供
給されているときには１つのシフトレジスタを構
成し順次クロツク信号Ｃを供給することによりス
キヤンアウト信号Soutとしてフリツプフロツプ
FF₀〜FF_o-1の内容が時系列となつて現われる。 In this way the flip-flop FFo ~ FF _o-1
That is, when the diagnostic mode M is supplied, the plurality of storage elements constitute one shift register and sequentially supply the clock signal C to the flip-flop as the scan-out signal Sout.
The contents of FF ₀ to _{FF o-1} appear in chronological order.

第１図には、処理装置１が１つのシフトレジス
タを構成している例を示したが、これを複数のシ
フトレジスタ、例えば物理的な実装単位であるパ
ツケージ毎に１つのシフトレジスタを構成するよ
うに分割することも可能である。 FIG. 1 shows an example in which the processing device 1 configures one shift register, but this can be configured to include multiple shift registers, for example, one shift register for each package, which is a physical implementation unit. It is also possible to divide it as follows.

このようにして複数の記憶素子から読み出され
た処理装置１の内容は前記シフト動作により失わ
れ、これを元の状態に戻す必要がある。この１つ
の方法として、フリツプフロツプFF_o-1の情報入
力端子SINに供給されているスキヤンイン信号
SinのかわりにフリツプフロツプFF₀の情報出力
端子OUTからのスキヤンアウト信号Soutを供給
するように接続する方法があるが、一般には試験
診断を制御する診断制御部とのインターフエース
の同期化が容易であること、該インターフエース
の巾は一般に複数ビツトであること、前記フリツ
プフロツプFF₀〜FF_o-1の内容を一部変更する場
合その制御が容易であることなどによりシフトバ
ツフアを使用する方法が採用されている。 The contents of the processing device 1 read out from the plurality of storage elements in this manner are lost due to the shift operation, and it is necessary to restore the contents to the original state. One method is to use the scan-in signal supplied to the information input terminal SIN of flip-flop FF _o-1.
There is a method of connecting to supply the scan-out signal Sout from the information output terminal OUT of flip-flop FF ₀ instead of Sin, but it is generally easy to synchronize the interface with the diagnostic control section that controls test diagnosis. The method of using a shift buffer is adopted because the width of the interface is generally multiple bits, and it is easy to control when partially changing the contents of the flip-flops FF ₀ to _{FF o-1.} ing.

シフトバツフアは読み出しの対象となるフリツ
プフロツプFF₀〜FF_o-1のビツト数ｎと同じか、
それ以上のビツト数を有し、スキヤンアウト信号
Soutとして現われるフリツプフロツプFF₀〜
FF_o-1の内容の時系列をバツフアリングし、又元
の状態に戻す場合にはこのシフトバツフアの内容
がスキヤンイン信号Sinとして処理装置１に供給
される。 Is the shift buffer the same as the number of bits n of the flip-flops FF ₀ to _{FF o-1} to be read?
If the number of bits is higher than that, the scan-out signal
Flip-flop FF appearing as Sout ₀ ~
When the time series of the contents of FF _o-1 is buffered and returned to its original state, the contents of this shift buffer are supplied to the processing device 1 as a scan-in signal Sin.

従来の情報処理装置はこのシフトバツフアを含
んでおり、このシフトバツフアはフリツプフロツ
プで構成されていたため以下の問題があつた。 Conventional information processing apparatuses include this shift buffer, and since this shift buffer is composed of flip-flops, the following problems occur.

その１つは、試験診断の対象となる処理装置１
のフリツプフロツプの数が増えるに従つて上述し
たようにシフトバツフアのビツト数も増える。こ
こで、フリツプフロツプをパツケージを単位とし
て分割してシフトバツフアのビツト数を削減した
場合にも、最近の集積回路技術の進歩による高密
度化によりパツケージ当りのフリツプフロツプの
数は増大する傾向にあり、シフトバツフアをフリ
ツプフロツプで構成することは金物量の上で問題
があつた。 One of them is the processing device 1 that is the target of test diagnosis.
As the number of flip-flops increases, the number of bits in the shift buffer also increases, as described above. Even if flip-flops are divided into packages to reduce the number of bits in the shift buffer, the number of flip-flops per package tends to increase due to recent advances in integrated circuit technology, which increases the number of bits in the shift buffer. Constructing with flip-flops had a problem in terms of the amount of hardware needed.

他の１つの問題は処理装置の内容の一部を変更
する場合シフトバツフアの制御に以下に説明する
ような無駄が生じ、従つて処理時間が増大すると
いう問題があつた。 Another problem is that when a part of the contents of the processing device is changed, there is a waste in controlling the shift buffer as will be explained below, and the processing time increases accordingly.

この問題を図面を用いて、以下にさらに詳細に
説明する。 This problem will be explained in more detail below using the drawings.

第２図は、従来の情報処理装置の一例を示すブ
ロツク図で、試験診断の対象となる処理装置１は
パツケージ毎に分割されたｍ個のフリツプフロツ
プ群FF₁〜FF_Mからなり、各フリツプフロツプ群
FF₁〜FF_Mは診断モードの際にはそれぞれ１つの
シフトレジスタを構成し、その構成は第１図と同
様である。 FIG. 2 is a block diagram showing an example of a conventional information processing device. The processing device 1 to be tested and diagnosed consists of m flip-flop groups FF ₁ to FF _M divided into packages.
FF ₁ to FF _M each constitute one shift register in the diagnostic mode, and the configuration is the same as that in FIG. 1.

各フリツプフロツプ群FF₁〜FF_Mにそれぞれ供
給されるクロツク信号C₁〜Ｃ_Mは診断モードの際
には選択されたフリツプフロツプ群に対応したク
ロツク信号が供給されるよう制御される。 The clock signals C _{1 -CM} supplied to each flip-flop group FF _{1 -FFM} are controlled so that the clock signal corresponding to the selected flip-flop group is supplied in the diagnostic mode.

切替回路２は診断制御部３から与えられるパツ
ケージアドレス（図示せず）によりフリツプフロ
ツプのスキヤンアウト信号Sout₁〜Sout_Mのうちの
いずれか１つを選択し、その出力はスキヤンアウ
ト信号Soutによりシフトバツフア４に供給され
る。 The switching circuit 2 selects one of the flip-flop scan-out signals Sout ₁ to Sout _M based on the package address (not shown) given from the diagnostic control unit 3, and its output is sent to the shift buffer 4 according to the scan-out signal Sout. supplied to

シフトバツフア４はフリツプフロツプ群FF₁〜
FF_Mのうちの最大のもののビツト数と同じすなわ
ち、ｉ＞ｊ＞ｋならば、ｉビツトの容量を持ち、
スキヤンアウト信号Sout、設定データｄあるい
はスキヤンイン信号Sinであるシフトバツフア４
のビツトｉ−１の出力のいずれか１つを入力とし
これらの入力がビツト０に設定されると共に、そ
の内容は１ビツトだけ左にシフトされる。シフト
バツフア４のビツトｉ−１の出力はスキヤンイン
信号Sinにより処理装置１に供給される。 Shift buffer 4 is a flip-flop group FF ₁ ~
If the number of bits is the same as the largest one of F _M , that is, i>j>k, then it has a capacity of i bits,
Shift buffer 4 which is scan out signal Sout, setting data d or scan in signal Sin
These inputs are set to bit 0, and their contents are shifted to the left by one bit. The output of bit i-1 of shift buffer 4 is supplied to processing device 1 by scan-in signal Sin.

第２図に示す回路構成のもので、フリツプフロ
ツプ群FFMの内容の表示およびデータ設定の動
作を以下に説明する。 The operation of displaying the contents of the flip-flop group FFM and setting data using the circuit configuration shown in FIG. 2 will be described below.

表示の場合、選択されたフリツプフロツプ群
FFMに格納されているデータｆ_MO〜ｆ_MK-1が読
み出されてスキヤンアウト信号Sout_Mとして切替
回路２により選択され、クロツク信号Ｃ_Mが供給
されるごとに出力されるスキヤンアウト信号
Soutによりシフトバツフア４のビツト０に設定
されるとともに、シフトバツフア４の内容は１ビ
ツトだけ左にシフトされる。上記動作をフリツプ
フロツプ群FFMのビツト数Ｋに等しいｋ回繰り
返すことによりフリツプフロツプ群FFMのデー
タｆ_MO〜ｆ_MK-1はシフトバツフア４に設定され
る。 If displayed, the selected flip-flop group
The data f _MO to f _MK-1 stored in the FFM are read out and selected as the scan out signal Sout _M by the switching circuit 2, and the scan out signal is output every time the clock signal C _M is supplied.
Bit 0 of shift buffer 4 is set by Sout, and the contents of shift buffer 4 are shifted to the left by one bit. By repeating the above operation k times equal to the number of bits K of the flip-flop group FFM, the data f _MO to f _MK-1 of the flip-flop group FFM are set in the shift buffer 4.

また、フリツプフロツプ群FFMのデータｆ_MO
〜ｆ_MK-1のうちフリツプフロツプFFMo〜
FFM_a-1のデータｆ_MO〜ｆ_Ma-1のａビツトを変更
する場合、フリツプフロツプ群FFMのデータｆ_M
Ｏ〜ｆ_MK-1は前記動作により一旦シフトバツフア
４に設定され、シフトバツフア４の制御によりフ
リツプフロツプ群FFMに設定すべき設定データ
ｄがシフトバツフア４に準備される。 Also, the data f _MO of the flip-flop group FFM
~f Flip-flop FFMo of _MK-1 ~
When changing bit a of FFM _a-1 data f _MO ~f _Ma-1 , data f _M of flip-flop group FFM is changed.
_O to f _MK-1 are temporarily set in the shift buffer 4 by the above operation, and setting data d to be set in the flip-flop group FFM is prepared in the shift buffer 4 under the control of the shift buffer 4.

第３図ａ〜ｄは第２図に示すシフトバツフア４
に格納したデータの格納状態を示す図である。 Figures 3a to 3d show the shift buffer 4 shown in Figure 2.
FIG.

第３図ａは、前記動作によりシフトバツフア４
に設定されたフリツプフロツプ群FFMの状態を
示し、第３図ｂは第３図ａに示す状態からシフト
バツフア４の内容をｉ―ｋビツト左にシフトした
状態を示す。 FIG. 3a shows that the shift buffer 4 is
FIG. 3b shows a state in which the contents of the shift buffer 4 are shifted to the left by ik bits from the state shown in FIG. 3a.

格納したデータを変更する場合、変更の内容と
して、第２図に示すシフトバツフア４の入力の１
つである設定データｄが供給され、シフトバツフ
ア４の入力として該設定データｄを選択し、ａビ
ツト左にシフトする。このシフト後の状態を第３
図ｃに示す。この後、シフトバツフア４の入力と
してシフトバツフア４のビツトi_-1を選択しｋ−
ａビツト左にシフトすることにより、フリツプフ
ロツプ群FFMに設定すべきデータが第３図ｄに
示すように、シフトバツフア４に準備される。こ
のようにフリツプフロツプ群FFMに設定すべき
データの準備にはフリツプフロツプ群FFMのビ
ツト数にｋに無関係にｉビツトのシフト動作を必
要とする。 When changing the stored data, input 1 of the shift buffer 4 shown in FIG.
A certain setting data d is supplied, and the setting data d is selected as an input to the shift buffer 4 and shifted to the left by a bit. The state after this shift is
Shown in Figure c. After this, bit i _-1 of shift buffer 4 is selected as the input of shift buffer 4 and k-
By shifting a bit to the left, the data to be set in the flip-flop group FFM is prepared in the shift buffer 4, as shown in FIG. 3d. In this way, preparing the data to be set in the flip-flop group FFM requires a shift operation of i bits, regardless of the number of bits k in the flip-flop group FFM.

シフトバツフア４に準備されたデータのフリツ
プフロツプ群FFMへの設定は以下のように行な
われ、これは表示の際、フリツプフロツプ群
FFMのシフト動作により失われた元の内容を戻
す動作と同様である。 The data prepared in shift buffer 4 is set to the flip-flop group FFM as follows.
This is similar to the operation of restoring the original contents lost due to FFM's shift operation.

第２図において、シフトバツフア４のビツトｉ
−１の出力はスキヤンイン信号Sinにより処理装
置１へ供給され、クロツク信号Ｃ_Mを１クロツク
供給することによりフリツプフロツプFF_k-1に設
定されると共に、フリツプフロツプ群FFMの内
容は１ビツトだけ右にシフトされる。これと併せ
て、シフトバツフア４の内容は１ビツトだけ左に
シフトされる。上記動作をｉ回繰り返すことによ
り、シフトバツフア４のビツトk_-0〜０の内容が
フリツプフロツプFFM₀〜FFM_k-1に設定され
る。 In FIG. 2, bit i of shift buffer 4
The output of -1 is supplied to the processing unit 1 by the scan-in signal Sin, and by supplying the clock signal _CM for one clock, it is set to the flip-flop FF _k-1 , and the contents of the flip-flop group FFM are shifted to the right by one bit. be done. In conjunction with this, the contents of shift buffer 4 are shifted to the left by one bit. By repeating the above operation i times, the contents of bits k _-0 to 0 of shift buffer 4 are set to flip-flops FFM ₀ to _{FFM k-1} .

なお、シフトバツフア４の内容のフリツプフロ
ツプ群FFMへの設定はシフトバツフア４の内容
を一旦ｉ−ｋビツト左にシフトした後、上記動作
をｋ回繰り返すことによつても可能であるが、い
ずれの場合にもシフトバツフア４はｉビツトシフ
トする必要がある。 The contents of the shift buffer 4 can also be set to the flip-flop group FFM by once shifting the contents of the shift buffer 4 to the left by i-k bits and then repeating the above operation k times. Also, shift buffer 4 needs to be shifted by i bits.

すなわち、従来の情報処理装置は、表示の場合
にはｋ＋ｉ回、設定の場合にはｋ＋2i回シフトす
る必要があり、フリツプフロツプ群のビツト数ｋ
に無関係な余分なシフトを行なうという無駄が生
じ従つて処理時間が増大するという欠点があつ
た。 That is, in the conventional information processing device, it is necessary to shift k+i times for display and k+2i times for setting, and the number of bits in the flip-flop group k
The drawback is that extra shifts unrelated to the process are wasted and processing time increases.

また、従来の情報処理装置は、フリツプフロツ
プで構成されているため、金物量を削減できない
という欠点もあつた。 Furthermore, since conventional information processing devices are constructed with flip-flops, they also have the disadvantage that the amount of hardware cannot be reduced.

本発明の目的は、金物量を削減し、処理時間が
短縮できる情報処理装置を提供することにある。 An object of the present invention is to provide an information processing device that can reduce the amount of hardware and shorten processing time.

本発明の情報処理装置は、診断モード信号の供
給時に直列接続されてクロツク信号の供給ごとに
スキヤンイン信号が入力されシフトされスキヤン
アウト信号が出力されるシフトレジスタとなる複
数の記憶素子を含む処理装置と、前記クロツク信
号が供給されるごとに更新されたアドレス情報を
出力するアドレスレジスタと、前記アドレス情報
が供給されるごとに前記スキヤンアウト信号およ
び設定データが書き込まれ前記スキヤンイン信号
として読み出す記憶回路とを含んで構成される。 The information processing device of the present invention is a processing device including a plurality of storage elements connected in series when a diagnostic mode signal is supplied, and serving as a shift register to which a scan-in signal is input and shifted each time a clock signal is supplied, and a scan-out signal is output. an address register that outputs updated address information each time the clock signal is supplied; and a memory circuit in which the scan-out signal and setting data are written and read out as the scan-in signal each time the address information is supplied. It consists of:

すなわち、本発明の情報処理装置は、複数の記
憶素子を含み、各記憶素子は診断モードの際には
シフトレジスタとして直列に接続される処理装置
と、アドレスレジスタの内容にあらかじめ定めら
れた値を加算する加算回路と、前記アドレスレジ
スタにより指定されるアドレスに読み書き可能な
記憶回路を備え、該記憶回路の入力は前記シフト
レジスタの出力と接続すると共に、該記憶回路の
出力は前記シフトレジスタの入力と接続し、前記
処理装置が診断モードの際には前記シフトレジス
タを制御し、該シフトレジスタの出力を前記記憶
回路へ書き込むと共に前記アドレスレジスタを更
新するよう制御し、また前記アドレスレジスタを
更新しながら前記記憶回路の内容を読み出し、前
記シフトレジスタに書き込むよう制御する制御手
段とを含んで構成される。 That is, the information processing device of the present invention includes a plurality of storage elements, and each storage element stores a predetermined value in the contents of an address register and a processing device connected in series as a shift register in the diagnosis mode. It includes an adder circuit that performs addition and a memory circuit that can read and write data at the address specified by the address register, the input of the memory circuit being connected to the output of the shift register, and the output of the memory circuit being connected to the input of the shift register. and when the processing device is in a diagnostic mode, controls the shift register, writes the output of the shift register to the storage circuit and updates the address register, and updates the address register. and control means for reading out the contents of the storage circuit and writing them into the shift register.

次に、本発明の実施例について、図面を参照し
て詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.

第４図は、本発明の一実施例を示すブロツク図
で、試験診断の対象となる処理装置１と、切替回
路２と、診断制御部５と、診断制御部５内に設け
られた記憶回路６と、アドレスレジスタ７と、加
算回路８が図示されている。 FIG. 4 is a block diagram showing an embodiment of the present invention, showing a processing device 1 to be tested and diagnosed, a switching circuit 2, a diagnostic control unit 5, and a storage circuit provided in the diagnostic control unit 5. 6, an address register 7, and an adder circuit 8 are shown.

処理装置１と、切替回路２は、第２図の処理装
置１および切替回路２と同様の構成である。 The processing device 1 and the switching circuit 2 have the same configuration as the processing device 1 and the switching circuit 2 shown in FIG.

記憶回路６は、ｌワード×１ビツトの容量を持
ち、そのワードアドレスはアドレスレジスタ７に
より指定される。記憶回路６への書込データはス
キヤンアウト信号Soutあるいは設定データｄの
いずれかが供給され、また、その読出データはス
キヤンイン信号として処理装置１に供給される。 The memory circuit 6 has a capacity of 1 word×1 bit, and its word address is designated by the address register 7. The write data to the memory circuit 6 is supplied with either the scan-out signal Sout or the setting data d, and the read data is supplied to the processing device 1 as a scan-in signal.

加算回路８は、クロツク信号C₁〜Ｃ_Mが供給さ
れるごとにアドレスレジスタ７の内容に１だけ加
算し、その出力はアドレスレジスタ７に設定され
る。 Adder circuit 8 adds 1 to the contents of address register 7 each time clock signals C ₁ -C _M are supplied, and its output is set in address register 7 .

アドレスレジスタ７は記憶回路６のアドレスを
保持し、加算回路８の出力、あるいは定数のいず
れかが設定される。 The address register 7 holds the address of the memory circuit 6, and either the output of the adder circuit 8 or a constant is set therein.

第４図に示す構成のもとでフリツプフロツプ群
FFMの内容の表示およびデータ設定の動作を以
下に説明する。 Under the configuration shown in Figure 4, the flip-flop group
The operation of displaying the contents of FFM and setting data will be explained below.

診断モードの際、選択されたフリツプフロツプ
FFMへはクロツク信号Ｃ_Mによりクロツクが順次
供給され、フリツプフロツプ群FFMは供給され
たクロツク数だけシフト動作を行ない、スキヤン
アウト信号Sout_MにはフリツプフロツプFM₀〜
FFM_k-1の内容が時系列となつて現われる。スキ
ヤンアウト信号Sout_Mは切替回路２により選択さ
れ、スキヤンアウト信号Soutにより記憶回路６
に供給される。 When in diagnostic mode, the selected flip-flop
Clocks are sequentially supplied to the FFM by the clock signal _CM , and the flip-flop group FFM performs a shift operation by the number of supplied clocks, and the scan-out signal Sout _M is supplied with flip-flops FM ₀ to FM.
The contents of FFM _k-1 appear in chronological order. The scan-out signal Sout _M is selected by the switching circuit 2, and the scan-out signal Sout M is selected by the storage circuit 6.
is supplied to

ここで前記スキヤンアウト信号Soutは、記憶
回路６のアドレス０以降に書き込まれるものと
し、アドレスレジスタ７には先ず定数０が設定さ
れる。スキヤンアウト信号Soutは記憶回路６に
書き込まれると、アドレスレジスタ７の内容はク
ロツク信号Ｃ_Mの供給により加算回路８により１
だけ加算され、また、フリツプフロツプ群FFM
の内容は１ビツトだけ右にシフトされる。上記動
作をｋ回繰り返すことによりフリツプフロツプ
FFM₀〜FFM_k-1の内容は記憶回路６のアドレス
Ｏ〜k_-1に設定される。上記動作より失われたフ
リツプフロツプ群FFMの内容を元の状態に戻す
場合アドレスレジスタ７には先ず定数０が設定さ
れる。アドレスレジスタ７で指定された記憶回路
６のアドレス０の内容はスキヤンイン信号１２に
より処理装置１へ供給される。クロツク信号Ｃ_M
に１クロツク供給することにより記憶回路６のア
ドレス０の内容はフリツプフロツプFFM_k-1に設
定されると共に、フリツプフロツプ群FFMの内
容は１ビツトだけ右にシフトされる。この後アド
レスレジスタ７の内容は１だけ加算される。上記
動作をｋ回繰り返すことにより記憶回路６のアド
レス０〜k_-1の内容がフリツプフロツプFFM₀〜
FFM_k-1に設定される。 Here, it is assumed that the scan-out signal Sout is written in the memory circuit 6 after address 0, and a constant 0 is first set in the address register 7. When the scan-out signal Sout is written to the memory circuit 6, the contents of the address register 7 are changed to 1 by the adder circuit 8 by supplying the clock signal C _M.
is added, and also the flip-flop group FFM
The contents of are shifted one bit to the right. By repeating the above operation k times, flip-flop
The contents of FFM ₀ to FFM _k-1 are set to addresses O to k _-1 of the memory circuit 6. When restoring the contents of the flip-flop group FFM lost due to the above operation to their original state, a constant 0 is first set in the address register 7. The contents of address 0 of the storage circuit 6 specified by the address register 7 are supplied to the processing device 1 by a scan-in signal 12. Clock signal C _M
By supplying one clock to the memory circuit 6, the contents of address 0 of the memory circuit 6 are set to the flip-flop FFM _k-1 , and the contents of the flip-flop group FFM are shifted to the right by one bit. After this, the contents of address register 7 are incremented by 1. By repeating the above operation k times, the contents of addresses 0 to k _-1 of the memory circuit 6 are changed to the flip-flop FFM ₀ to
Set to FFM _k-1 .

フリツプフロツプ群FFMの任意のビツトを変
更する場合、フリツプフロツプ群FFMの内容は
前記動作により一旦記憶回路６に設定され、記憶
回路６とアドレスレジスタ７の制御により、フリ
ツプフロツプ群FFMに設定すべきデータが記憶
回路６に準備される。変更の内容は記憶回路６の
１つの入力である設定データｄとして供給され、
記憶回路６の入力として該設定データｄを選択し
アドレスレジスタ７に対応するアドレスを初期設
定後、記憶回路６に書き込まれ、アドレスレジス
タの内容は１だけ加算される。上記動作は必要回
数繰り返される。 When changing any bit of the flip-flop group FFM, the contents of the flip-flop group FFM are temporarily set in the memory circuit 6 by the above operation, and the data to be set in the flip-flop group FFM is stored under the control of the memory circuit 6 and address register 7. The circuit 6 is prepared. The content of the change is supplied as setting data d, which is one input of the memory circuit 6,
After selecting the setting data d as an input to the memory circuit 6 and initializing the address corresponding to the address register 7, it is written into the memory circuit 6, and the contents of the address register are incremented by 1. The above operation is repeated as many times as necessary.

第５図ａは前記動作により記憶回路６に設定さ
れたフリツプフロツプ群FFMの状態を示す。こ
のうち、フリツプフロツプFFM₀〜FFM_a-1のａ
ビツトを変更する場合、アドレスレジスタ７には
定数０が初期設定された後、前記書込動作がａ回
繰り返される。このときの状態を第５図ｂに示
す。このようにして表示の場合には2k回、デー
タ設定の場合には2k＋ａ回記憶回路６とアドレ
スレジスタ７を制御することで済むことになる。 FIG. 5a shows the state of the flip-flop group FFM set in the memory circuit 6 by the above operation. Among these, a of flip-flop FFM ₀ to _{FFM a-1}
When changing bits, the address register 7 is initialized to a constant 0, and then the write operation is repeated a number of times. The state at this time is shown in FIG. 5b. In this way, it is sufficient to control the storage circuit 6 and address register 7 2k times for display and 2k+a times for data setting.

すなわち、本発明の情報処理装置は、表示の場
合はｉ−ｋ回、データ設定の場合は2i−ｋ−ａ回
（ｉｋ，ａ）の余分のシフトを行なうことを要
しない。 That is, the information processing apparatus of the present invention does not require extra shifts i-k times for display and 2i-k-a times (ik, a) for data setting.

本発明の情報処理装置は、シフトバツフアの代
りに、記憶回路を用いることにより、フリツプフ
ロツプの使用を回避でき、かつ、情報を表示なら
びに設定するときに余分なシフトを行なわないで
すむため、金物量の削減ができるとともに、診断
時に処理装置に対する情報の読出書込時間が短縮
できて処理時間が短縮できるという効果がある。 By using a memory circuit instead of a shift buffer, the information processing device of the present invention can avoid the use of flip-flops and eliminate the need for extra shifts when displaying and setting information. This has the effect of reducing the amount of time required for reading and writing information to the processing device during diagnosis, thereby reducing the processing time.

すなわち、本発明の情報処理装置は、シフトバ
ツフアの代りに記憶回路とアドレスレジスタによ
り構成することにより以下の効果がある。 That is, the information processing apparatus of the present invention has the following effects by being configured with a memory circuit and an address register instead of a shift buffer.

(1) 最近の集積回路技術の進歩により大容量の記
憶回路が入手可能となり、フリツプフロツプで
構成するよりも金物量が削減できる。(1) Recent advances in integrated circuit technology have made it possible to obtain large-capacity memory circuits, which require less metal than flip-flops.

(2) 無駄な制御が減少し、従つて処理時間が減少
する。(2) Wasteful control is reduced, and therefore processing time is reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明ならびに従来の処理装置を説
明するためのブロツク図、第２図は情報処理装置
の一例を示すブロツク図、第３図は第２図に示す
シフトバツフアのデータ格納状態を示す図、第４
図は本発明の情報処理装置の一実施例を示すブロ
ツク図、第５図は第４図に示す記憶回路のデータ
格納状態を示す図である。 １…処理装置、２…切替回路、３，５…診断制
御部、４…シフトバツフア、６…記憶回路、７…
アドレスレジスタ、８…加算回路、FF₀〜
FF_o-1、FF1₀〜FFM_k-1…フリツプフロツプ、
FF₁〜FF_M…フリツプフロツプ群、SM…モード
入力端子、CLK…クロツク入力端子、SIN…情報
入力端子、OUT…情報出力端子、Ｍ…診断モー
ド信号、Ｃ，C₁〜Ｃ_M…クロツク信号、Sin…ス
キヤンイン信号、Sout，Sout₁〜Sout_M…スキヤン
アウト信号、ｂ…定数信号、ｄ…設定データ、ｆ
_MO〜ｆ_MK-1…格納データ。 FIG. 1 is a block diagram for explaining the present invention and a conventional processing device, FIG. 2 is a block diagram showing an example of an information processing device, and FIG. 3 shows a data storage state of the shift buffer shown in FIG. 2. Figure, 4th
The figure is a block diagram showing one embodiment of the information processing apparatus of the present invention, and FIG. 5 is a diagram showing the data storage state of the memory circuit shown in FIG. 4. DESCRIPTION OF SYMBOLS 1... Processing device, 2... Switching circuit, 3, 5... Diagnostic control part, 4... Shift buffer, 6... Memory circuit, 7...
Address register, 8...addition circuit, FF ₀ ~
FF _o-1 , FF1 ₀ ~ FFM _k-1 ...Flip-flop,
FF ₁ to _{FF M} ...Flip-flop group, SM...Mode input terminal, CLK...Clock input terminal, SIN...Information input terminal, OUT...Information output terminal, M...Diagnostic mode signal, C, _C1 to _{C M} ...Clock signal, Sin...Scan-in signal, Sout, Sout ₁ ~ Sout _M ...Scan-out signal, b...Constant signal, d...Setting data, f
_MO ~ f _MK-1 ...Stored data.

Claims (1)

【特許請求の範囲】[Claims] １ 診断モード信号の供給時に直列接続されてク
ロツク信号の供給ごとにスキヤンイン信号が入力
されシフトされスキヤンアウト信号が出力される
シフトレジスタとなる複数の記憶素子を含む処理
装置と、前記クロツク信号が供給されるごとに更
新されたアドレス情報を出力するアドレスレジス
タと、前記アドレス情報が供給されるごとに前記
スキヤンアウト信号および設定データが書き込ま
れ前記スキヤンイン信号として読み出す記憶回路
とを含むことを特徴とする情報処理装置。1. A processing device including a plurality of storage elements that are connected in series when a diagnostic mode signal is supplied and serve as a shift register to which a scan-in signal is input and shifted each time a clock signal is supplied and a scan-out signal is output, and the clock signal is supplied. an address register that outputs updated address information each time the address information is supplied; and a storage circuit that writes the scan-out signal and setting data and reads it out as the scan-in signal each time the address information is supplied. Information processing device.