JPS61134145A - Communication speed setting device - Google Patents
Communication speed setting deviceInfo
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- JPS61134145A JPS61134145A JP59256743A JP25674384A JPS61134145A JP S61134145 A JPS61134145 A JP S61134145A JP 59256743 A JP59256743 A JP 59256743A JP 25674384 A JP25674384 A JP 25674384A JP S61134145 A JPS61134145 A JP S61134145A
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- data
- communication
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は接続された２つの装置間の調歩同期式伝送にお
いて、伝送速度を両装置の電線投入後に定める、いわゆ
る自動通信速度設定をおこなう通信速度設定装置に関す
る。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a communication speed that performs so-called automatic communication speed setting in which the transmission speed is determined after the electric wires of both devices are connected in asynchronous transmission between two connected devices. Concerning a setting device.
自動通信速度設定をおこなうため従来は次のような方法
が採用されていた。第４図は中央演算装置（以下ＣＰＵ
とい）１０１に入出力装置２が接続された構成を示した
ものである。通常、通信速度を決定する権限は２つの装
置の一方が持っており、第４図の構成では、たとえば入
出力装置２０が通信速度を決定する権限を持っているも
のとする。Conventionally, the following method was used to automatically set the communication speed. Figure 4 shows the central processing unit (CPU)
1) shows a configuration in which an input/output device 2 is connected to the input/output device 101. Normally, one of the two devices has the authority to determine the communication speed, and in the configuration shown in FIG. 4, it is assumed that, for example, the input/output device 20 has the authority to determine the communication speed.
電源投入後、入出力装置２０はあらかじめ定められた符
号、たとえばＣＲ（キャリジリターン）符号を自己の通
信速度である間隔ごとに送出する。After power is turned on, the input/output device 20 sends out a predetermined code, such as a CR (carriage return) code, at intervals corresponding to its own communication speed.
ＣＰＬｌｌｏは自装置間であらかじめ定めである速度系
列（たとえば９６００ｂｐｓ 、４８００ｂｐｓ、２４
００ｂｌ）Ｓ 、 １２００ｂｌ）Ｓ 、６００ｂｐＳ
、３０Ｑｂｐｓ 、 １５０ｂｐｓ ）の最高速度９
６００ ｂｐｓに通信速度をセットし、入出力装置２０
からのデータを待つ。CPLllo uses a predetermined speed series (for example, 9600 bps, 4800 bps, 24
00bl)S, 1200bl)S, 600bpS
, 30Qbps, 150bps) maximum speed9
Set the communication speed to 600 bps and connect the input/output device 20.
Wait for data from.
モしてＣＰＵ１０は入出力装置２０からのデータを受信
するたびにＯＲ符号か否かをチェックし、否ならば通信
速度を一段階下げて（この場合には４８００ｂｐｓ）再
びデータを持つ。このように順次通信速度を下げてその
つど入出力装置２０から送られてくるデータをチェック
していけば、入出力装置２０との通信速度が一致しＯＲ
符号を検出できる通信速度があるはずである。ＣＰｔＪ
１０は通信速度が一致するとこの旨を通知するメツセ
ージを入出力装置２０はこのメツセージを受信すると自
装置間の通信速度が一致したとみなしＯＲ符号の送信を
やめる。Each time the CPU 10 receives data from the input/output device 20, it checks to see if it is an OR code, and if not, lowers the communication speed by one step (4800 bps in this case) and receives the data again. If you lower the communication speed sequentially in this way and check the data sent from the input/output device 20 each time, the communication speed with the input/output device 20 will match and OR
There must be a communication speed that allows the code to be detected. CPtJ
If the communication speeds match, the input/output device 20 sends a message to notify this fact. When the input/output device 20 receives this message, it assumes that the communication speeds between the devices match, and stops transmitting the OR code.
このような従来の通信速度を設定する方法では入出力装
置側の通信速度が低く、しかも速度系列の通信速度の段
階が多い場合にはＣＰＵ側の通信速度がその通信速度ま
で達するのに多数のＯＲ符号を必要とするという問題が
あった。In such conventional communication speed setting methods, when the communication speed of the input/output device is low and there are many communication speed steps in the speed series, it takes many steps for the CPU side to reach the communication speed. There was a problem that an OR code was required.
また自装置間の通信速度が一致しても、回線上のノイズ
等でＣＲｆｆ号が他の符号に変化してしまったような場
合にはＣＰＬＪはこれを通信速度不一致と判定してしま
う。この場合ＣＰＵは速度系列のさらに一段低い通信速
度（より低い通信速度が定められていない場合にはその
最高速度）に設定を変えてしまうため、再び通信速度が
一致するのは速度系列を一周してからとなってしまい、
通信速度を設定するのに長時間を要するという問題があ
った。Furthermore, even if the communication speeds between the devices match, if the CRff code changes to another code due to noise on the line, the CPLJ will determine that the communication speeds do not match. In this case, the CPU changes the setting to the next lower communication speed in the speed series (or the maximum speed if a lower communication speed is not specified), so the communication speeds will match again after going around the speed series. After that,
There was a problem in that it took a long time to set the communication speed.
本発明は上記事情を考慮してなされたもので、２つの装
置間の通信速度を短時間で一致させることのできる通信
速度設定装置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and it is an object of the present invention to provide a communication speed setting device that can match the communication speeds between two devices in a short time.
上記目的を達成するために本発明による通信速度認定装
置は、第１の装置の通信速度に一致するように第２の装
置の通信速度を設定する通信速度設定装置において、前
記第１の装置から送信された特定符号の直列データを前
記第２の装置の通信速度で受信する受信手段と、この受
信手段により受信された受信データが前記特定符号か否
か判定する判定手段と、前記直列データのスペース状態
にある時間の合計値を計数する計数手段と、前記受信デ
ータが前記特定符号でないときは前記計数回路により計
数された合計値により前記第１の装置の通信速度を推測
し、前記第２の装置の通信速度をこの推測通信速度に変
更する変更手段とを備えたことを特徴とする。In order to achieve the above object, a communication speed certification device according to the present invention is a communication speed setting device that sets the communication speed of a second device to match the communication speed of the first device. receiving means for receiving the transmitted serial data of the specific code at the communication speed of the second device; determining means for determining whether the received data received by the receiving means is the specific code; a counting means for counting the total value of time in the space state, and when the received data is not the specific code, estimating the communication speed of the first device based on the total value counted by the counting circuit; and changing means for changing the communication speed of the device to this estimated communication speed.
第１図は本発明の一実施例による通信速度設定装置を示
すブロック図である。この通信速度設定装置は、通信速
度を変更する装置の側に設けられている。例えば第４図
の構成ではｃｐｕｉｏ側に設けられている。FIG. 1 is a block diagram showing a communication speed setting device according to an embodiment of the present invention. This communication speed setting device is provided on the side of a device that changes the communication speed. For example, in the configuration shown in FIG. 4, it is provided on the CPUIO side.
１は回１１Ａ１１の電気信号レベルをＴＴＬ信号レベル
に変換をおこなうレベル変換回路で、回線１１の他端が
入出力装置２０側に接続されレベル変換回路１の出力側
の回線１３はＣＰＵ１０側に接続される。レベル変換回
路１の出力は回線ｐ３を介して直並列変換回路２に接続
されている。直並列変換回路２は調歩同期式の伝送をお
こなうための変換部で、回線１１からレベル変換回路１
を介して伝送される直列信号を並列信号に変換させる動
作をおこなう。1 is a level conversion circuit that converts the electrical signal level of circuit 11A11 into a TTL signal level, the other end of line 11 is connected to the input/output device 20 side, and the line 13 on the output side of level conversion circuit 1 is connected to the CPU 10 side. be done. The output of the level conversion circuit 1 is connected to the serial/parallel conversion circuit 2 via a line p3. The serial/parallel converter circuit 2 is a converter for performing start-stop synchronization type transmission, and connects the line 11 to the level converter circuit 1.
It performs the operation of converting the serial signal transmitted via the parallel signal into a parallel signal.
３は制御部で、装置全体の制御をおこなう。クロック発
振回路４は所定同期のクロックを発生させるもので、そ
の出力は分周回路５および計数回路６へ送出される。分
周回路５はクロック発振回路４からのクロックを制ＷＪ
部３から与えられる分層比（□）で分周する。また計数
回路６はりロック発掘回路４からのクロック数を計数す
るがレベル変換回路１から回線１４を介して伝達される
信号により計数の実行と禁止とが制御される。3 is a control unit that controls the entire device. The clock oscillation circuit 4 generates a clock with a predetermined synchronization, and its output is sent to a frequency dividing circuit 5 and a counting circuit 6. The frequency dividing circuit 5 controls the clock from the clock oscillation circuit 4 WJ
The frequency is divided by the layer division ratio (□) given from section 3. Further, the counting circuit 6 counts the number of clocks from the lock excavation circuit 4, and execution and prohibition of counting are controlled by a signal transmitted from the level conversion circuit 1 via the line 14.
通信回線、ｉ！１は入出力装Ｑ２０からの１言号を伝送
するための回線であり、回線Ｊ 、ｆＪ４は直列の受
信データが伝送される線路である。回線ｊ３はレベル変
換回路１と直並列変換回路２とを接続し、回ａ Ｊ 、
４はレベル変化回路１と計数回路６とを接続している。Communication line, i! 1 is a line for transmitting one word from the input/output device Q20, and lines J1 and fJ4 are lines for transmitting serial received data. The line j3 connects the level conversion circuit 1 and the serial/parallel conversion circuit 2, and the line a J ,
4 connects the level change circuit 1 and the counting circuit 6.
また回線１．１Ｇはクロック発振回路４からのクロック
信号を計数回路６および分周回路５に供給する。回線、
ｌ！７は分周回路５によって分周されたクロックを直並
列変換回路２へ供給する。さらに回１ｉ１Ｎ８は直並列
変換回路２と制御部３とを接続するもので、侵述するよ
うに受信符号のストップビットまでの受信が完了した時
にその完了を制御部３に伝達する信号が伝送される。Further, the line 1.1G supplies the clock signal from the clock oscillation circuit 4 to the counting circuit 6 and the frequency dividing circuit 5. line,
l! 7 supplies the clock frequency divided by the frequency dividing circuit 5 to the serial/parallel conversion circuit 2. Furthermore, the circuit 1i1N8 connects the serial/parallel converter circuit 2 and the control unit 3, and as mentioned above, when the reception up to the stop bit of the received code is completed, a signal is transmitted to inform the control unit 3 of the completion. Ru.
次に第１図に示す装置の動作について説明する。前述し
たように入出力装置２０は電源投入後ＣＰＵ１０側の通
信速度の設定が完了するまでＯＲ符号（ＡＳＣＩＩ符号
ではＤｏ、）をある間隔をあけて送出する。ＣＰＩＪＩ
Ｏ側の通信速度のＳス碇が完了すると、入出力装置２０
に所定のメツセージが送られ、入出力装置２０はこのメ
ツセージにより通信速度の所定完了を知る。Next, the operation of the apparatus shown in FIG. 1 will be explained. As described above, the input/output device 20 sends out the OR code (Do in ASCII code) at certain intervals after the power is turned on until the setting of the communication speed on the CPU 10 side is completed. CPIJI
When the communication speed of the O side is completed, the input/output device 20
A predetermined message is sent to the input/output device 20, and the input/output device 20 learns from this message that the predetermined communication speed has been set.
まず通信回線１１を通って入出力装Ｍ２０からの直列デ
ータがレベル変換回路１を介し直並列変換回路２および
制御部３に供給される。この場合の直列データは入出力
装置２０側ではＯＲ符号として認識されるものである。First, serial data from the input/output device M20 is supplied through the communication line 11 to the serial/parallel converter circuit 2 and the control section 3 via the level converter circuit 1. The serial data in this case is recognized as an OR code on the input/output device 20 side.
直並列変換回路２は分周回路５からのクロックの１／１
６を通信速度とみなしてレベル変換回路１から伝送され
る直列データを並列データへと変換する。ストップビッ
トまでの受信をおこなうと、回線ｊ８を通して制御部３
ヘデータ受信をおこなった旨の通報をおこなう。The serial/parallel converter circuit 2 uses 1/1 of the clock from the frequency divider circuit 5.
Serial data transmitted from the level conversion circuit 1 is converted into parallel data by regarding 6 as the communication speed. After receiving up to the stop bit, the control unit 3
Notify that data has been received.
制御部３はこの通報を受は取ると直並列変換回路２から
の受信データを調べその値がＯＤＨならば入出力装置２
０との通信速度は一致しているので通信速度設定動作を
終了する。しかし受信データがＯＤＨでない場合には入
出力装置２０との通信速度がことなっているので分周回
路５に設定する分周比を変更し、つまり通信速度を変更
して次の入出力装置２０からのＯＲ符号を持つことにな
る。When the control unit 3 receives this notification, it checks the received data from the serial-to-parallel conversion circuit 2 and if the value is ODH, the input/output device 2
Since the communication speeds match with 0, the communication speed setting operation ends. However, if the received data is not ODH, the communication speed with the input/output device 20 is different, so the frequency division ratio set in the frequency dividing circuit 5 is changed, that is, the communication speed is changed and the communication speed with the input/output device 20 is different. It will have an OR sign from .
コ（１）場合３ｆｆｉ信速度系列（９６００ｂｌ）ｓ
、４８００ｂｐｓ 、２４００ｂｐｓ 、１２００ｂｐ
ｓ 、６００ｂｐｓ 、−３００ｂｐｓ 、 １５０ｂ
ｐｓ ）のうちのどの通信速度の値に設定するかは次の
ような手順で決定ざレル。たとえばＣＰＵ１ｏ側が９６
ｏｏｂｐｓ、入出力装置１２ｏｆｆ！ｌＩが４８００ｂ
ｐｓに設定されテいる場合を例として説明する。(1) In case of 3ffi transmission speed series (9600bl)s
, 4800bps , 2400bps , 1200bps
s, 600bps, -300bps, 150b
Use the following procedure to determine which communication speed value to set among ps). For example, CPU1o side is 96
oobps, input/output device 12 off! lI is 4800b
An example will be explained in which the setting is set to ps.
かかる場合の動作を第２図に示１タイミングチャートに
より説明する。（ａ）は入出力装置２゜からの直列デー
タを、（ｂ）【よ直並列変換回路２がＣＰＵ １０の通
信速度で認識するスタートビットからストップビットま
での位置、（Ｃ）は直並列変換回路２が制御部３へ伝送
する受信完了通報のタイミング、（ｄ）は計数回路６が
カウント動作をする範囲をそれぞれ示している。The operation in such a case will be explained with reference to a timing chart shown in FIG. (a) shows the serial data from the input/output device 2°, (b) shows the position from the start bit to the stop bit that the serial/parallel conversion circuit 2 recognizes at the communication speed of the CPU 10, and (C) shows the serial/parallel conversion. The timing of the reception completion notification that the circuit 2 transmits to the control unit 3, and (d) show the range in which the counting circuit 6 performs the counting operation.
このタイミングチＶ−トがら明らがなように、計数回路
６は入出力装置２０がらの直列データのうち５ビット分
の時間ずなゎらスタートビット、データビットおよびス
トップビットで構成される直列データのスペース状態に
ある時間（第２図（ｄ）中に実線で示した部分）の合計
時間だけクロック発振回路４からのクロックをカウント
することになる。そのカウント値は、ｃｐｕｉ ｏ側の
通信速度をＸとすると、
となる。第３図（ａ）はＣＰＵ１０側の通信速度と計数
回路６のカウント値との関係を示したものである。As is clear from this timing chart, the counting circuit 6 receives serial data consisting of a start bit, data bit, and stop bit at a time interval of 5 bits of serial data from the input/output device 20. The clocks from the clock oscillation circuit 4 are counted for the total time in the space state (the part shown by the solid line in FIG. 2(d)). The count value is as follows, where X is the communication speed on the CPU O side. FIG. 3(a) shows the relationship between the communication speed on the CPU 10 side and the count value of the counting circuit 6.
制御部３は直並列変換回路２がらの受信完了通報を受は
直並列変換回路２のデータがＯＲ符号でなければ可変通
信速度の最低値（１５０ｂｐｓ）の５ビット分の経過後
（つまりストップビットまでの受信を保証する）、計数
回路６のカウント値をチェックし、第３図（ｂ）に従っ
て通信速度を推測し、その推測通信速度になるように分
周回路５に設定する分周比を変更し、再び入出力装置２
゜からＯＲ符号が送られてくるのを待ち、通信速度が一
致しているか否かを確認する。The control unit 3 receives the reception completion notification from the serial-to-parallel converter circuit 2, and if the data in the serial-to-parallel converter circuit 2 is an OR code, the control unit 3 receives the notification after 5 bits of the lowest value (150 bps) of the variable communication speed has elapsed (that is, the stop bit Check the count value of the counting circuit 6, estimate the communication speed according to FIG. Change and input/output device 2 again
Wait for the OR code to be sent from ゜ and check whether the communication speeds match.
このように第３図（ｂ）に示すように最初の入出力装置
２０からのＣＲ符号の伝送に基づいて計数回路６により
カウントさ−れたカウント値の範囲に対応する推測通信
速度をあらかじめ制御部３が記憶しておくことにより、
ＣＲ符号を１瓜受信するだけで両装置間の通信速度を判
定して一致させるように設定をおこなうことができる。In this way, as shown in FIG. 3(b), the estimated communication speed corresponding to the range of count values counted by the counting circuit 6 is controlled in advance based on the transmission of the CR code from the first input/output device 20. By remembering part 3,
Settings can be made so that the communication speeds between both devices can be determined and matched by simply receiving one CR code.
なお先の実施例では入力する直列データを直並列変換回
路により認識していたが、並列データに変換しなくとも
よい。要は入力する直列データを通信速度設定装置側の
通信速度で認識し受信するものであればよい。In the previous embodiment, input serial data was recognized by the serial/parallel conversion circuit, but it is not necessary to convert it into parallel data. In short, any device that can recognize and receive input serial data at the communication speed of the communication speed setting device is sufficient.
また先の実施例では計数回路は、分周回路へのクロック
信号を用いてカウントしたが、別のクロック信号を用い
てカウントしてもよい。要は入力する直列信号のスペー
ス状態の時間の合計値を計数するものであればよい。Further, in the previous embodiment, the counting circuit counted using the clock signal to the frequency dividing circuit, but it may also count using another clock signal. In short, any method that counts the total time of the space state of the input serial signal may be used.
以上の通り、本発明によればあらかじめ定められた手段
の符号の直列データを１回受信するだけで通信速度の推
測をおこなって両装置間の通信速度を一致させることが
できるため速度設定がきわめて短時間にできるという利
点がある。またノイズによって通信速度設定のための特
定符号が影響を受け、誤った通信速度に仮設定がおこな
われたとしても、次の特定符号を受信することによりす
ぐに正しい通信速度に判定をおこない設定ができるとい
う利点がある。したがって従来のように１度誤った受信
をおこなったために速度系列を一周してしまい長時間を
要するというようなことがない。As described above, according to the present invention, it is possible to estimate the communication speed and match the communication speed between both devices by just receiving serial data of a predetermined means once, so that the speed setting is extremely easy. It has the advantage that it can be done in a short time. In addition, even if the specific code for setting the communication speed is affected by noise and a temporary setting is made to the wrong communication speed, the correct communication speed will be determined immediately by receiving the next specific code and the setting will be correct. It has the advantage of being possible. Therefore, there is no need for a long time to go around the speed series due to one erroneous reception as in the conventional case.
第１図は本発明の一実施例による通信速度設定装置のブ
ロック図、第２図（ａ）、（ｂ）。
（ｃ）、（ｄ）、第３図（ａ）、（ｂ）は同通信速度設
定装置の動作を説明するための図、第４図は通信速度設
定を説明するための２つの装置の接続図である。
１・・・レベル変換回路、２・・・直並列変換回路、３
・・・制御部、４・・・クロック発振回路、５・・・分
周回路、６・・・計数回路。FIG. 1 is a block diagram of a communication speed setting device according to an embodiment of the present invention, and FIGS. 2(a) and (b). (c), (d), and Fig. 3 (a) and (b) are diagrams for explaining the operation of the communication speed setting device, and Fig. 4 is a diagram for explaining the communication speed setting. It is a diagram. 1...Level conversion circuit, 2...Serial-to-parallel conversion circuit, 3
. . . control unit, 4 . . . clock oscillation circuit, 5 . . . frequency dividing circuit, 6 . . . counting circuit.
Claims (1)
信速度を設定する通信速度設定装置において、 前記第１の装置から送信された特定符号の直列データを
前記第２の装置の通信速度で受信する受信手段と、 この受信手段により受信された受信データが前記特定符
号か否か判定する判定手段と、 前記直列データのスペース状態にある時間の合計値を計
数する計数手段と、 前記受信データが前記特定符号でないときは前記計数回
路により計数された合計値により前記第１の装置の通信
速度を推測し、前記第２の装置の通信速度をこの推測通
信速度に変更する変更手段を備えたことを特徴とする通
信速度設定装置。[Scope of Claim] A communication speed setting device that sets the communication speed of a second device to match the communication speed of the first device, wherein serial data of a specific code transmitted from the first device is transmitted to the communication speed of the second device. receiving means for receiving data at the communication speed of the second device; determining means for determining whether the received data received by the receiving means is the specific code; and counting the total time of the serial data in the space state. a counting means for estimating the communication speed of the first device based on the total value counted by the counting circuit when the received data is not the specific code, and calculating the communication speed of the second device based on the estimated communication speed. A communication speed setting device characterized by comprising a changing means for changing the communication speed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256743A JPS61134145A (en) | 1984-12-05 | 1984-12-05 | Communication speed setting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256743A JPS61134145A (en) | 1984-12-05 | 1984-12-05 | Communication speed setting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134145A true JPS61134145A (en) | 1986-06-21 |
Family
ID=17296822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256743A Pending JPS61134145A (en) | 1984-12-05 | 1984-12-05 | Communication speed setting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134145A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228844A (en) * | 1987-03-02 | 1988-09-22 | アメリカン テレフォン アンド テレグラフ カムパニー | Method of data coupling between asynchronous interface, data module and asynchronous peripherals |
| JPS6473937A (en) * | 1987-09-16 | 1989-03-20 | Yamatake Honeywell Co Ltd | Receiver |
| JP2010098617A (en) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | Optical receiving apparatus, and optical receiving method |
-
1984
- 1984-12-05 JP JP59256743A patent/JPS61134145A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228844A (en) * | 1987-03-02 | 1988-09-22 | アメリカン テレフォン アンド テレグラフ カムパニー | Method of data coupling between asynchronous interface, data module and asynchronous peripherals |
| JPS6473937A (en) * | 1987-09-16 | 1989-03-20 | Yamatake Honeywell Co Ltd | Receiver |
| JP2010098617A (en) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | Optical receiving apparatus, and optical receiving method |
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