JPS61133482A - Multiprocessor for graphic display - Google Patents

Abstract

PURPOSE:To increase remarkably the function of picture processing by using the Z buffer method so as to eliminate the need for sorging processing checking the priority of polygon thereby attaining the parallel processing in he unit of polygon. CONSTITUTION:In the multiprocessor system, m-set of polygon processors 2, MXn-set of segment processors 4, and MXN-set of picture cell processors 6b are connected in a hierarchy way by the 1st distributor and M-set of 2nd distributors. MXN-set of processor output terminals are unified by a bus 11 and connected to a video generator 7, and its output is connected to a CRT display device 8. A high degree of parallel processing is attained in the level of segments or picture cells decomposing a polygon and since the segment processor and picture cell processor arranged in a two-dimention way are simple in the processing content, they are constituted simply and suitable for the hardware forming and large scale integration and lots of them are arranged.

Description

【発明の詳細な説明】[Detailed description of the invention]

（産業上の利用分野） この発明は、ラスタースキャンＣＲＴ上に三次元図形を
高速表示するためのマルチプロセッサシステムに関する
。 （従来の技術） 従来このような三次元図形表示用マルチプロセケサで、
隠面消去や色彩、陰影を施した三次元動画像をリアルタ
イム（毎秒約３０フレーム）またはそれに近い速度で生
成しようとするものとして、フライトシミュレータ（Ｉ
ＥＥＥ　Ｓｐｅｃｔｒｕｍ　、　ｍａｒｃｈ”Ｎ’−４
８ｔ　、　ｐｐ３４−３８）及ヒｇＸＰＥＲ’ｒｓ　シ
スｆ　ム（情報処（噛掌会［グラフィックスとＣＡＤシ
ンポノクム論文’、ｉｈ　５　ｇ　、１２．１　、　ｐ
ｐ１８１−１８８　）がある。これらのシステムでは次
のような方法で画像生成を行う。三次元世界座標系内に
点、線分、多角形のような図形要素で構成される場面を
記述し、これを影面上の矩形の窓ＡＢＣＤを通して眺め
たとき、中心投影によって表示すべき範囲が点Ｐを頂点
とする角錐台ＡＢＣＤＥＦＧＨの内部であることを示し
ている。 矩形ＥＦＧＩ（は投影面から一定の距離だけ隔れた平面
内にある。（三次元）画面座標系Ｏｓ”−”ｓ３’ｓＺ
ｓは第３図のように表示画面上の画素の座標（Ｋ！１ｒ
ｙＢ）及び奥行き座標ｚ３から作られる左手系の直角座
標系であり、表示枠をＡｌ１０３Ｃ３Ｄｌ！とすれば第
２図の角錐台ＡＢＣＤＥＦＧ）Ｉが第３図の直方体Ａ３
０３ＣｇＤｔ３Ｆ３Ｇ３Ｈｇに写像されるように座標変
換が行われる。この直方体の内部にある図形はＸＳ””
”Ｉｓ平面に正射影することにより表示される。第３図
にはこの直方体内部の三角形ＡＩＡｚ　Ａ３が正射影を
受けて三角形Ａｌ′Ａ２′Ａ３′　として表示された例
を示している。 ここで、複数の図形が画面上で重なりを生ずる場合には
、視点側に最も近い、すなわちｚ３座標値ヤンライン）
と呼ぶ。スキャンライン法は、三次元画面座標系内のす
べてのポリゴンを１３値の一定な一枚のスキャンライン
平面で切断し、その断面に現われるポリゴンの交差線分
（これをセグメントと呼ぶ）のリストを作成し、これら
のセグメントの両端点のＸｓ座標値によってスキャンラ
インを多くの区間に分割し、各々の区間で最優先となる
　　　′ポリゴンを見出そうとする方法である。第４図
はスキャンライン法による隠面消去の簡単な例を図示し
たものであり、四角形Ａ＋　Ａｚ　Ａｊ　Ａ４及び三角
形Ｂ、　８２　Ｂ３がスキャンライン平面と、それぞれ
セグメントＰＩ　Ｐ２及びＰ３　Ｐ４で交差し、これら
のセグメントがスキャンライン上の線分ｐ　、／　ｐ　
２／及びＰ３′Ｐ４′に射影される。スキャンラインは
ＰＩ’＋Ｐ３’＋Ｐ　２’　ｌ　Ｐ　４’の分点で５つ
の区間に分割され、各区間で表示すべきポリゴンを決定
する。図から明らかな）で混合して塗ることが必要にな
る。この処理はポリコゝンの境界に生ずるジャグを除去
する効果を有する。 スキャンライン法による隠面消去は、ポリゴンの画素へ
の分解処理（これをスキャンコンバージョンと呼ぶ）及
びジャグの除去処理を行いながら、画面の上から下へ（
または下から上へ）向かうスキャンラインの順に隠面消
去と塗りつぶしを行い一画面を生成する。前述したフラ
イトンミュレータ及びＥＸＰＥＲＴＳシステムではスキ
ャンライン法による隠面消去をマルチプロセッサを用い
て実行している。例えばｇＸＰＥＲＴｓンステムでは全
画面領域を二次元的に分割し、各々の矩形の小領域に属
する部分画像に対して二次元的に配置されたマルチプロ
セッサを用いて並列処理する手法を採っている。 スキャンライン法の特長はｚ３値の比較回数が少ない、
最終的に消去されるポリゴン画素に対する無ライン平面
との交差であるセグメントのリストに対し、ｘ８値によ
るソーティングが必要なことであＰ・このソーティング
の処理量は？リコ゛ノの個数７）プロセッサを必要とし
、多くの処理時間を要する。マルチプロセッサを用いて
実行する場合、このような高機能プロセッサを数多く配
置することはコスト面から限界を生ずる。またスキャン
ライフ法で並列処理する場合に、図形が画面の一部に集
中すると、マルチプロセッサを構成するプロセッサエレ
メント間に不均一な負荷を生ずるので、均等負荷分散の
だめの動的な・制御が必要となる。 これに対して２バツフア法による隠面消去は、三次元画
面座標系内のポリがンをスキャンコンバートシて画素（
これをポリコゝン画素と呼ぶことがある）まで分解し、
画面上の同一の画素に射影さ法で隠面消去を行うには、
画面上の画素（Ｘ　ｇ　＋　７３）毎に三原色（ｒＨｒ
　ｇＨｒ　ｂＭ）と輝度■つ、及びｚ３座標値バッファ
メモリの値輸（ｘｔ、ｙｉ）とＺｉとを比較し、ｚ４（
ｚＭのときに限り、ｚＭ（ｘ１ｐｙ４）をＺｉで、ＩＭ
（ｘ４．ｙｌ）をＩｉでｓ　　ｒＭ（ｘｔｐｙｔ）をｒ
ｉで１ｇＭ（ｘｔ、ｙＨ）をｇｉで、ｂＭ（ｘ１＋ｙ１
）をｂｉで置き換える。以上をすべてのポリゴンのすべ
てのポリゴン画素について順次実行すれば最終的に隠面
消去された画像がｒ。。 ｇＭｐ　ｔ）Ｍ、ＩＭに得られる。この２バツフア法は
単純なためにハードウェア化が容易であり、２バツフア
メモリや隠面消去機構を備えたグラフィックディスグレ
イ装置も商品化されている。 （発明が解決しようとする問題点） しかし、２パツクア法の並列性を利用した本格的なマル
チプロセッサを実現した例は従来見られない。 従って、本発明の目的は、隠面消去アルゴリズムとして
２バツフア法を適用し、これを効率よく画素を求める処
理を行な５ｍ個（ｍは自然数）の、！？リゴ／プロセッ
サと、ポリゴングロセッサの出力に対しセグメントの両
端点から内部画素を求めるＭ×ｎ個（Ｍ≧ｍ　＋　ｎは
自然数）のセグメントプロセッサと、セグメントプロセ
ッサの出力に対し画像メモリの飛び越し・そターンに位
置する画素を分割して保有しセグメントプロセッサで求
められた画素を２バツフア法による隠面消去を行ないな
がら画像メモリに書込むＭ×Ｎ＠（Ｎ≧ｎ）のピクセル
プロセッサと、ボリコゝンプロセッサからセグメントプ
ロセッサにデータ分配を行う第１のデストリビュータと
、セグメントプロセッサからピクセルプロセッサにデー
タ分配を行うＭ個の第２のデストリビュータとを有し、
前記画像メモリの内容を表示する図形表示用マルチプロ
セッサにある。 （作用） 理の機能は飛躍的に増大する。 （実施例） 第１図はこの発明の実施例を示すブロック図であって、
ホストプロセッサｌはパス９を経由してｍ個のポリゴン
プロセッサ２−１．２−２．・・・、　２−ｍ　Ｋ　接
続され、これらｍ個のポリゴングロセッサは、ｍ入力Ｍ
出力の第１のデストリピータ３に接続され、第１のデス
トリビュータのＭ本の出力端子の内、１番目の出力端子
はパスｌ０−１を経由してｎ個のセグメントゾロセッサ
４−１−１　、４−１−２　Ｆ・・・、　４−１−ｎに
、以下同様にＭ番目の出力端子はパス１０−Ｍを経由し
てｎ（固のセグメントプロセッサ４−Ｍ−１、４−Ｍ−
２，・・・、４−Ｍ−ｎＫ接続される。ｎ個のセグメン
トゾロセッサ４−１−１　、４−１−２、−　、４−１
−ｎは、ｎ入力Ｎ出力の第２のデストリビュータ５−１
に接続され、この第２のデストリビュータのＮ本の出力
ロセクプ、Ｍ×ｎ個のセグメント７°０七ノサ、Ｍ×Ｎ
個のピクセルプロセッサが、１個の第１のデストリビュ
ータとＭ個の第２のデストリビュータを介して階層構造
的に接続されている。Ｍ’ｘＮ個のピクセルプロセッサ
の出力端子はパス１１で１本化されてビデオ発生器７に
接続され、その出力はＣＲ７表示器８に接続されている
。なお、ＭとＮは２のべき乗とし、ｍｅｎは１≦ｍ　＜
、　Ｍ　。 １　＜、　ｎ≦Ｎとなるよう忙選ぶものとする。 点座標（ｘＷ　ｙ　７ｗ＋　ＺＷ）の系列、ポリゴンの
色（ｒ＃ｇｈｂ）及び輝度Ｉで表わされる。色はホリゴ
ン内部全域釦適用されるが、輝度Ｉはポリコゝン内部全
域に−における単位法線ベクトルをＮ１、点光源Ｐに向
　４か５単位ベクトルをり、　　とすると、点Ａ１にお
ける輝度はＩＩ　＝ｋ（Ｎ１１　ｔ−１）−１ｅａｓθ
ｌによりて計算される。ここでｋは定数、θ】はＮ１と
Ｌｌのなす角である。曲面を多数の小さなポリコ？／で
近似する場合には、第５図に示すようにポリゴンの頂点
Ａｌ　ｒ　Ａ２　、Ａ３の各点で輝度Ｉ、二に邸θ１ｒ
　Ｉ２＝に邸θ２゜ｒ３ｃｒｓθ３を求め、ポリコ゛ン
の周囲と内部の点における輝度Ｉを、それぞれポリコゝ
ンプロセッサ及びセッサの発生するポリコ゛ンデータの
系列はパス９に出力され、１つのポリコゝンｒ−夕はｍ
イ固のポリコ８ンプロセノサ２−１　、２−２、−・・
、２−ｍのいずれか１つに転送される。ポリコゝンプロ
セッサではポリゴンの頂点座標（ｘｗ＋　ｙＷ＋　ｚｗ
）を画面座標（Ｘ　ｇ　＋　ｙ３　＋　７３）に変換す
る。この変換は次式で表わされる。 められるｐは平行投影の場合には１であり除算は不要で
ある。座標変換の結果、ポリゴンの全部または一部が視
野外（第２図の直方体Ａ、０３Ｃ，Ｄ、ＥｓＦ８Ｇ、Ｈ
８の外部）にあればこれを除去するクリッピング処理が
必要である。それには上記直方体を囲む６つの平面の各
々について順に、ポリコゝンとの交差線分を求め、この
交差線分より明らかに視野外となるｒすがン部分を除去
して行く。次に、クリッピング処理されたホリゴンの頂
点座標からその周囲エツジを次のように求める。以下の
説明では画面座標（Ｘｓ、ｙｓ＋ｚ３）の添字Ｓを省略
する。第６図に示すようなポリコゝンＡｔ　Ａ２　Ａ３
　Ａ４　Ａｓがあるとき、その頂点のｙ座標の最小値と
最大値から最下頂点出しておき、（ｘ＋　＋ｙ＋　、Ｚ
ｌ　＋１１　）を初期値とし２、分に対して行えばよい
。交点の対Ｐ＋＋Ｐ２が求められる毎に、このデータが
第１のデストリビュータ３に入力され、ＰＩ　　とＰ２
を通過するスキャンラインのｙ座標の２進数表現におけ
る下位１ｏｇ２　、Ｍビットによって決まる番号をもつ
第１のデストリビュータ３の出力端子に出力される。例
えばＭ＝８＝２３の場合、ｙ座標の下位３ビツトが００
０ならパスエ０−１に、１１１ならバスｌ０−８に出力
される。いま、交点の対ＰＩｅＰ２のデータがパス１０
−１に出力されたとすると、このデータは１個のセグメ
ントプロセッサ４−１−１　、４−１−２　、　＝　、
　４−１−ｎのいずれか１つ位置する画素から右エツジ
Ｐ２に位置する画素に向かって順に求める。それにはＰ
Ｉ　（ＸＩ　ｔＺｔ　、Ｌ）と除算を必要とするのでこ
の計算をセグメントプロセッサで行うことを避けるため
にポリゴングロセ　　　）−タの一部としてセグメント
プロセッサに転送スる方法が考えられる。この方法には
大きな利点がある。それは１つのポリゴンから得られる
どのセグメントについても−ｄｚ　、　ｄＩ−は一定で
あると考えｄｘ　　　　ｄｘ てよいからである。例えば三角形Ａ、　Ａ２　Ａ３の頂
点データをＡＩ　（ｘ＋　ｌｙ＋　ｔＺｔ　、ｒｌ）　
ｌ　Ａ２　（Ｘ２１＞’２１Ｚ２１１２）−Ａ４　（Ｘ
３　＋７３　、Ｚ３　、Ｉ３）とすれば、三角形内部に
おけｄｚ　　　　　　ｄＩ る−及び−は次式により算出される。 ｄｘ　　　　　　ｄｘ （以下余白） る番号をもつ第２のデストリビュータ５−１の出力端子
に接続されたピクセルプロセッサに転送すれる。例えば
、Ｎ＝８＝２３の場合、Ｘ座標の下位３ビツトがＯＯＯ
ならピクセルプロセッサ６−１−ＩＫ。 １１１ならピクセルプロセッサ６−１−８に転送される
。 各々のピクセルプロセッサは一画面を構成する全画素の
うち、ｙ方向にＭ個毎に、Ｘ方向にＮ個毎に飛び越した
画素について、その色（ｒｌｇ。 ｂ）と輝度Ｉ、奥行き２を記憶する２バツフアメモリを
有している。いま、ｙｍａｘ＝ＰｘＱ、ｘｍａｘ＝Ｑ×
Ｎ１一画面全体の画素数を３’ｍａＸ　Ｘ　ｘｍＢｚ＝
ＰＭＸ　ＱＮ　とし、Ｍ×Ｎ個のピクセルプロセッサに
よって画面全体が覆われる。ピクセルプロセッサでは、
セグメンよって決まるｙ　ｉ／及びｘｉ′　をアドレス
としてその除いた値である。アクセスされたＺバッファ
メモリの値を（・・ｇ・５・′１・　）としｚｉ＜　Ｚ
Ｈのときに限りＺＭをＺｉで、ｒＭをｒｌで、匂をｇｌ
で、輸をｇｌで、エエをＩｉで置き換える。 一方、ＭｘＮ個のピクセルプロセッサに分散して記憶さ
れた２バツフアメモリのうちｒＨ＋　ｇＨｒ　ｂＭ＋工
、は常時周期的に読み出され、バス１１、ビデオ発生器
７を通じてＣＲＴ表示器８に表示される。 三次元場面は通常数百〜数万のポリゴンによって構成さ
れており、ホストプロセンサ１によって次々と発生され
るポリゴンの系列は、ｍ個の、ｄ　ＩＪゴンプロセッサ
において相互干渉なく並列処理されると共に、１個の、
ｌ　ＩＪゴンプロセッサ内部においてもポリコゝン間の
相互干渉を考慮することなくパイプライン的に処理する
ことができる。ポリゴンは多数のセグメントに分解され
て第１のデストド間の処理速度の均衡を保っている。ｎ
個のセグメントプロセッサから成るセグメントプロセッ
サ系では、多数のセグメントを並列処理してさらに多数
の画素に分解し、第２のデストリビュータを通じてＮ個
のピクセルプロセッサに分配し、画像　、。 メモリに書き込む。画面の解像度を１０００ｘｌＯＯＯ
とすると、この分解処理によって作られるポリゴン画素
の総数は数百万に達するのが普通であり、リアルタイム
動画像として表示するためにはこの処理を上砂以内に実
行する必要がある。本発明によるマルチプロセッサはこ
の分解処理に最も適した高度並列処理方式を適用するこ
とによって上記性能要求を達成しようとするものである
。 以上が本発明によるマルチプロセッサの全体的な構成と
動作である。以下に各部の構成と動作を詳細に説明する
。 される。データ入力端子１５−１．、１５−２　、・・
・＋１５−ｍはしものである。この動作を説明するのに
まず１個のポリゴンプロセッサの発生するデータの転送
のみを考える。１つのポリゴンはｙ座標の連続したセグ
メントデータの系列に分解され、第１のデストリビュー
タを通じてＭ系統のセグメントプロセッサ系に順次分配
される。従りて出力端子番号をカウントするＭ進のシフ
トカウンタ１３によりて桁移動数を指示された巡回桁移
動器１２を用いて桁移動することにより、セグメントデ
ータの系列がそれぞれ目的とする出力端子に送られる。 １つのセグメントデータ（以下セグメントブロックと呼
ぶ）はその両端点のｘ、ｙ、ｚ座標値、輝度１１それら
の増分値等から成る一定の形式の固定長ビット数をもつ
データであって、これをビット毎に直列に転送する場合
は、そのビット数をビットカウンタ１４に設定しておき
、１ビツト転送する毎１だけ増加させる。１つのポリゴ
ンから生成され？３ｈこのようなセグメントの系列はそ
のポリゴンを続的に変化するが、シフトカウンタ１３は
基本的には一様な速度で上昇カウントを続けるものとし
、従ってこの不連続となる期間だけ、ｌ？　リボンプロ
セッサ側に待ち時間を生ずる。それには次のポリゴンの
最初のセグメントのｙ座標の下位ｌｏｇ２Ｍビゾトがシ
フトカウンタの内容に一致し、目的とする出力端子が見
出されるまで待てばよい。このように１つのポリゴンプ
ロセッサの発生するセグメントデータはシフタ１２を通
じて断続的に転送される０ｍ個のポリゴンプロセッサが
同時に働いている場合は、第８図から明らかな様に、ｍ
個の入力端子は巡回的に連続するｍ個の出力端子に接続
されているので、ｍ系統のセグメントデータを並列に転
送することができる。この場合第８図のようなビットシ
リアルの転送では長時間を要し、また入出力端子に接続
されたポリゴンプロセッサ及びセグメントプロセッサと
の同期制御が難しく、こ出力とも最初の１系統のみ示し
である。ツクイトカウンタ１８はセグメントブロックの
転送制御に使われるカウンタであり、１セグメントブロ
ツクが例えば７バイトであれば７進のカウンタである。 ポリゴンプロセッサ２−１で発生するセグメントブロッ
クは入力端子１５−１よりＰＩＦＯ１９に次々と書き込
まれるが、ＦＩＦＯ１９より１セグメントブロツクが読
み出し可能な状態にあるかどうかをＦ／Ｆ　（フリップ
フロッグ）２３が示している。また、ＰＩＦＯ２０から
はセグメントブロックがｎ台のセグメントプロセッサ４
−１−１　、４−１−２　、−　、４−１−ｎによって
次々と読み出されるが、ＦＩＦＯ２０が１セグメントブ
ロツクを書き込み可能な状態にあるかどうかをＦ／Ｆ　
２４が示している。また、ポリゴンの最初のセグメント
ブロックを転送開始するタイミングを決めるために、Ｆ
ＩＦＯの出力端子２５に現われだｙけるものとして転送
制御方法を説明する。まず、ポリゴンプロセッサの処理
速度が十分に速く、セグメントデータの供給が滞ること
がなければＪ々２３は常に１にセットされており、また
セグメントプロセッサの処理速度が十分に速ければ、Ｆ
／Ｆ２４も常に１にセットされている。すべての入出力
端子がこのような状態にあれば、ｍ系統の並列転送が可
能であり、各系統はＦ／Ｆ　２２によって個別に転送制
御を受ける。すなわちＦ７Ｔ　２２が１の状態の期間で
は転送を行い、０の状態の期間では転送を行わない。こ
の場合、入力側にあるＦ／Ｆ２２の状態を順次変化する
行先の出力端子側に知らせるには、シフタ１２と同じ１
ビット分のシフタを追加するか、またはシフタ１２の１
ビット分を一時的に使用すればよい。次に１，１＋７ゴ
ングロセツサの処理が滞りてＦ／’Ｆ　２３が０にリセ
ットされたントデータ系列を発生する前の初期化処理に
おい音に−よる処理の停滞時間は小さいのでＦＩＦＯ１
９に理の停滞時間は長（、ＰＩＦＯ１９によって吸収し
得ない場合もあると考えられるので、以上述べたように
系統別の転送制御を行うのが妥当である。これに対して
、セグメントプロセッサの処理が滞りてＭ個の出力端子
側に設けられたＦ／Ｆ　２４が１つ以上０にリセットさ
れた場合には、ｍ系統すべての転送を一時中断し、出力
側全体の回復を待って転送再開するように制御するのが
妥当である。その理由は、Ｍ系統のセグメントプロセッ
サ系には多数のセグメントデータが偏ることなく分配さ
れ、セグメントブロックに対する処理も簡単なので、処
理が停滞するとしてもＭ系統について一様に起こる可能
性が高いからである。以上述べたような第１のデストリ
ビュータの構成法と転送制御法を採ることによってセグ
メントデータが効率的に転送される。 次にセグメントプロセッサ、第２のデストリビ一部、ビ
クセルグロセッサ６−１−１　、及びその周辺回路を示
したものである。セグメントプロセッサ＝ｊ７１−１は
′″′′メフト端点から内部を補間して首素列を求める
が、具体的には以下のような処理を行う。第１１図はセ
グメントの１例を拡大して描いたもので、三角形ＡｌＡ
２Ａ３　と２本の水平線）’　＝　ｙｌ、Ｙ　＝　ｙ＋
、＋１とで囲まれた台形ＰＩＱＩＱ２Ｐ２、− の内部がセグメントを表わしている。セグメント・１正
方形状の画素の系列に分解されるが、このセンメ′ント
の場合はさらに、左エツジＰ＋Ｑｔと交差する左エツジ
画素の系列、左右両エツジと交差しない内部画素の系列
、右エツジＰ２Ｑ２と交差する右エツジ画素の系列に分
解される。第１２図にセグメントプロセッサの入力デー
タ（、）と出、カデータ（ｂ）を示し、第１３図に演算
内容を示す。これらの図表において、ｙはセグメントの
ｙ座標を、ｒ　＋　ｇ　＊　ｂはセグメントの色を、Ｘ
Ａ　＋　Ｚｔｒ　Ｉ７はそれぞれ点Ｐ１におけるＸ座標
、２座標、輝度工を、Δ２．ΔＩはを第１３図のように
算出する。ＸはＸｔの整数部分〔Ｘｔ〕を初期値として
順次１を加えることによって、２は２ｔを初期値として
順次Δ２を加えることによって、■は１ｔを初期値とし
て順次Δ工を加えることによって求められる。αはＯ≦
α≦１の値であり、ノ、ｉヤグの除去のために使用され
る。第１１図かられかるようにαは左エツジ画素ではＯ
から１に向メントプロセッサでの乗除算を避けるだめ、
加減算と表演算によって求める方法を以下に示す。左エ
ツジＰ＋Ｑ＋においてＰ　１ｒ　Ｑｔ　のＸ座標をそれ
ぞれＸＬｌ　ｘＬ＋ｈｚ　　とし、ｂ４≧Ｏとする。こ
こでＸＡの小数部分をｐ　＝　ｘ−［ｘ］とし、ｐ＋ｈ
ｔ＝（１とすれば、０＜ｐ（１，ｑ≧ｐが成立し、左エ
ツジ画素の個数は（ｑ〕＋　１となる。ｐとｑの値から
αの系列αｔ（１＋α１１　、・・・、αｔ(Industrial Application Field) The present invention relates to a multiprocessor system for displaying three-dimensional figures on a raster scan CRT at high speed. (Prior art) Conventionally, such a multi-processor for displaying three-dimensional figures,
Flight simulators (I
EEE Spectrum, march"N'-4
8t, pp 34-38) and Hig
p181-188). These systems generate images using the following methods. When a scene consisting of graphical elements such as points, line segments, and polygons is described in a three-dimensional world coordinate system and viewed through a rectangular window ABCD on the shadow plane, the range that should be displayed by central projection is is inside a truncated pyramid ABCDEFGH with point P as its apex. Rectangle EFGI (is in a plane separated by a certain distance from the projection plane. (Three-dimensional) screen coordinate system Os"-"s3'sZ
s is the coordinate of a pixel on the display screen (K!1r
yB) and depth coordinate z3, and the display frame is Al103C3Dl! Then, the truncated pyramid ABCDEFG)I in Fig. 2 is the rectangular parallelepiped A3 in Fig. 3.
Coordinate transformation is performed so that it is mapped to 03CgDt3F3G3Hg. The figure inside this rectangular parallelepiped is XS""
"It is displayed by orthogonally projecting it onto the Is plane. Figure 3 shows an example in which the triangle AIAz A3 inside this rectangular parallelepiped is orthogonally projecting and being displayed as the triangle Al'A2'A3'. , if multiple figures overlap on the screen, the closest to the viewpoint side, that is, the z3 coordinate value Yang line)
It is called. The scan line method cuts all polygons in a three-dimensional screen coordinate system with a single scan line plane with 13 constant values, and generates a list of intersecting line segments (called segments) of the polygons that appear in the cross section. In this method, the scan line is divided into many sections according to the Xs coordinate values of both end points of these segments, and the ' polygon with the highest priority is found in each section. FIG. 4 illustrates a simple example of hidden surface removal using the scan line method, in which a quadrilateral A+ Az Aj A4 and triangles B, 82 B3 intersect the scan line plane at segments PI P2 and P3 P4, respectively, These segments are line segments p, /p on the scan line
2/ and projected onto P3'P4'. The scan line is divided into five sections at the points PI'+P3'+P2'lP4', and polygons to be displayed in each section are determined. (as is clear from the figure) will need to be mixed and applied. This process has the effect of removing jags that occur at polycon boundaries. Hidden surface removal using the scan line method involves decomposing polygons into pixels (this is called scan conversion) and removing jags while moving from the top of the screen to the bottom (
Or, one screen is generated by erasing hidden surfaces and filling in in the order of scan lines (from bottom to top). In the above-mentioned Flyton simulator and EXPERTS system, hidden surface removal using the scan line method is executed using a multiprocessor. For example, the gXPERTS system uses a method in which the entire screen area is divided two-dimensionally, and partial images belonging to each rectangular small area are processed in parallel using two-dimensionally arranged multiprocessors. The feature of the scan line method is that the number of comparisons of z3 values is small.
This requires sorting by x8 values for the list of segments that are the intersections of polygon pixels with non-line planes to be finally erased.P. What is the processing amount of this sorting? Number of resources 7) Requires a processor and requires a lot of processing time. When executing using multiprocessors, there is a cost limit to arranging a large number of such high-performance processors. In addition, when performing parallel processing using the scan life method, if graphics are concentrated in a part of the screen, uneven loads will occur among the processor elements that make up the multiprocessor, so dynamic control is required to distribute the load evenly. becomes. On the other hand, hidden surface removal using the two-buffer method scans and converts polygons in the three-dimensional screen coordinate system to pixels (
This is broken down into polycon pixels (sometimes called polycon pixels),
To perform hidden surface removal using the projection method on the same pixel on the screen,
Three primary colors (rHr
Compare gHr bM) and luminance, and z3 coordinate value buffer memory value transponder (xt, yi) and Zi, and compare z4(
Only when zM, zM (x1py4) with Zi, IM
(x4.yl) with Ii s rM(xtpyt) with r
1gM(xt, yH) at i, bM(x1+y1
) with bi. If the above steps are executed sequentially for all polygon pixels of all polygons, the final image with hidden surfaces removed will be r. . gMp t) M, obtained in IM. This two-buffer method is simple and can be easily implemented in hardware, and graphic display gray devices equipped with two-buffer memories and a hidden surface erasing mechanism have also been commercialized. (Problems to be Solved by the Invention) However, there has never been an example of realizing a full-scale multiprocessor using the parallelism of the two-pack quadrature method. Therefore, an object of the present invention is to apply the 2-buffer method as a hidden surface elimination algorithm and efficiently process the process to obtain 5m pixels (m is a natural number)! ? M×n (M≧m + n is a natural number) segment processors that calculate internal pixels from both end points of the segment for the output of the polygon processor; An M×N@(N≧n) pixel processor divides and retains the pixels located in that turn, and writes the pixels obtained by the segment processor into the image memory while performing hidden surface elimination using the two-buffer method, and a first distributor that distributes data from the in-processor to the segment processor; and M second distributors that distribute data from the segment processor to the pixel processor;
The graphics display multiprocessor displays the contents of the image memory. (Effect) The functions of science will increase dramatically. (Embodiment) FIG. 1 is a block diagram showing an embodiment of this invention,
Host processor l connects m polygon processors 2-1.2-2. ..., 2-m K are connected, and these m polygon processors have m inputs M
The first output terminal of the M output terminals of the first distributor 3 is connected to the first output distributor 3, and the first output terminal is connected to the n segment processors 4-1- via the path 10-1. 1, 4-1-2 F..., 4-1-n, the Mth output terminal is similarly connected to n (hard segment processors 4-M-1, 4-M) via path 10-M. M-
2, . . . , 4-M-nK are connected. n segment processors 4-1-1, 4-1-2, -, 4-1
-n is the second distributor 5-1 with n inputs and N outputs.
N outputs of this second distributor, M×n segments 7°07nosa, M×N
The M pixel processors are connected in a hierarchical structure via one first distributor and M second distributors. The output terminals of the M'xN pixel processors are combined by a path 11 and connected to a video generator 7, whose output is connected to a CR7 display 8. Note that M and N are powers of 2, and men is 1≦m<
, M. 1 <, n≦N. It is expressed by a series of point coordinates (xW y 7w+ZW), polygon color (r#ghb), and brightness I. The color is applied to the entire area inside the polycon, but the brightness I is applied to the entire area inside the polycon, with a unit normal vector at - N1 and a 4 or 5 unit vector toward the point light source P, then the brightness at point A1 is II =k(N11 t-1)-1easθ
Calculated by l. Here, k is a constant, and θ] is the angle formed by N1 and Ll. Curved surface with many small polycos? In the case of approximation by /, as shown in FIG.
The polycon data series generated by the polycon processor and processor are output to path 9, and one polycon r- Evening is m
Iriga's Polycon 8 Procenosa 2-1, 2-2, ---
, 2-m. In the polygon processor, the vertex coordinates of the polygon (xw + yW + zw
) to screen coordinates (X g + y3 + 73). This conversion is expressed by the following equation. The calculated p is 1 in the case of parallel projection, and no division is necessary. As a result of coordinate transformation, all or part of the polygons are outside the field of view (rectangular parallelepipeds A, 03C, D, EsF8G, H in Fig. 2).
8), clipping processing is required to remove this. To do this, for each of the six planes surrounding the rectangular parallelepiped, intersecting line segments with the polycone are found in turn, and the r-shaped portions that are clearly outside the field of view from these intersecting line segments are removed. Next, from the vertex coordinates of the clipped holigon, its surrounding edges are determined as follows. In the following description, the subscript S of the screen coordinates (Xs, ys+z3) will be omitted. Polycon At A2 A3 as shown in Fig. 6
A4 When there is As, take out the lowest vertex from the minimum and maximum y coordinates of that vertex, and calculate (x+ +y+, Z
It is sufficient to set the initial value as l + 11) and perform the calculation for 2 minutes. Each time a pair of intersections P++P2 is determined, this data is input to the first distributor 3, and PI and P2
The lower 1og2 in the binary representation of the y-coordinate of the scan line passing through is outputted to the output terminal of the first distributor 3 with a number determined by M bits. For example, if M=8=23, the lower 3 bits of the y coordinate are 00
If it is 0, it is output to path 0-1, and if it is 111, it is output to bus l0-8. Now, the data of the pair PIeP2 at the intersection is path 10.
-1, this data is output to one segment processor 4-1-1, 4-1-2, = ,
4-1-n in order from the pixel located at the right edge P2 to the pixel located at the right edge P2. P for that
Since division with I(XI tZt , L) is required, in order to avoid having to perform this calculation in the segment processor, a method of transferring it to the segment processor as part of the polygon register may be considered. This method has significant advantages. This is because it can be assumed that -dz and dI- are constant for any segment obtained from one polygon. For example, the vertex data of triangle A, A2 A3 is AI (x+ ly+ tZt, rl)
l A2 (X21>'21Z2112)-A4 (X
3 +73 , Z3 , I3), dz dI inside the triangle - and - are calculated by the following equation. It is transferred to the pixel processor connected to the output terminal of the second distributor 5-1 having the number dx dx (hereinafter referred to as blank space). For example, if N=8=23, the lower 3 bits of the X coordinate are OOO
Then pixel processor 6-1-IK. If it is 111, it is transferred to the pixel processor 6-1-8. Each pixel processor stores the color (rlg.b), brightness I, and depth 2 of every M pixels in the y direction and every N pixels in the X direction among all the pixels that make up one screen. It has two buffer memories. Now, ymax=PxQ, xmax=Q×
The number of pixels for the entire N1 screen is 3'maX X xmBz=
PMX QN, and the entire screen is covered by M×N pixel processors. In the pixel processor,
This is the value obtained by removing y i/ and xi' determined by the segment as an address. Let the value of the accessed Z buffer memory be (・・g・5・′1・ ), then zi< Z
Only when H, ZM is Zi, rM is rl, and odor is gl.
Then, replace ``port'' with gl and ``e'' with Ii. On the other hand, out of the two buffer memories distributed and stored in M×N pixel processors, rH+gHr bM+ are always periodically read out and displayed on the CRT display 8 via the bus 11 and the video generator 7. A three-dimensional scene is usually composed of hundreds to tens of thousands of polygons, and a series of polygons successively generated by the host processor 1 is processed in parallel by m dIJgon processors without mutual interference. , 1 piece,
Even inside the IJgon processor, processing can be performed in a pipeline manner without considering mutual interference between polycons. The polygon is decomposed into a number of segments to balance the processing speed between the first and second segments. n
In a segment processor system consisting of N segment processors, a large number of segments are processed in parallel, further decomposed into a large number of pixels, and distributed to N pixel processors through a second distributor to create an image. write to memory. Screen resolution 1000xlOOOO
In this case, the total number of polygon pixels created by this decomposition processing typically reaches several million, and in order to display it as a real-time moving image, it is necessary to perform this processing within a few seconds. The multiprocessor according to the present invention attempts to achieve the above performance requirements by applying a highly parallel processing method most suitable for this decomposition processing. The above is the overall configuration and operation of the multiprocessor according to the present invention. The configuration and operation of each part will be explained in detail below. be done. Data input terminal 15-1. ,15-2,...
・+15-m is a handmaiden. To explain this operation, first consider only the transfer of data generated by one polygon processor. One polygon is decomposed into a series of segment data with continuous y coordinates, and sequentially distributed to M segment processor systems through a first distributor. Therefore, by shifting the digits using the cyclic digit mover 12, which is instructed to shift the number of digits by the M-adic shift counter 13 that counts the output terminal number, the series of segment data can be moved to the respective target output terminals. Sent. One segment data (hereinafter referred to as a segment block) is data that has a fixed length bit number in a certain format and consists of x, y, z coordinate values of both end points, brightness 11, their increment value, etc. When serially transferring each bit, the number of bits is set in the bit counter 14 and incremented by 1 every time one bit is transferred. Generated from one polygon? 3h Although such a series of segments continuously changes its polygon, the shift counter 13 basically continues to count up at a uniform speed, and therefore, during this discontinuous period, l? This causes waiting time on the ribbon processor side. To do this, it is sufficient to wait until the lower log2M bizoto of the y-coordinate of the first segment of the next polygon matches the contents of the shift counter and the desired output terminal is found. In this way, the segment data generated by one polygon processor is intermittently transferred through the shifter 12.If 0m polygon processors are working simultaneously, m
Since the input terminals are cyclically connected to the m output terminals, m systems of segment data can be transferred in parallel. In this case, bit serial transfer as shown in Figure 8 takes a long time, and synchronization control with the polygon processor and segment processor connected to the input/output terminals is difficult, and only the first output system is shown. . The transfer counter 18 is a counter used to control the transfer of segment blocks, and if one segment block is, for example, 7 bytes, it is a heptad counter. Segment blocks generated by the polygon processor 2-1 are sequentially written to the PIFO 19 from the input terminal 15-1, but the F/F (flip-frog) 23 indicates whether one segment block can be read from the FIFO 19. ing. Also, from the PIFO 20, the segment block is sent to n segment processors 4.
-1-1, 4-1-2, -, and 4-1-n are read out one after another, but the F/F checks whether the FIFO 20 is in a state where one segment block can be written.
24 is shown. Also, in order to determine the timing to start transferring the first segment block of the polygon,
The transfer control method will be explained based on what appears at the output terminal 25 of the IFO. First, if the processing speed of the polygon processor is fast enough and the supply of segment data is not interrupted, J23 is always set to 1, and if the processing speed of the segment processor is fast enough, F
/F24 is also always set to 1. If all the input/output terminals are in this state, parallel transfer of m systems is possible, and each system is individually controlled for transfer by the F/F 22. That is, transfer is performed during the period in which F7T 22 is in the 1 state, and no transfer is performed in the period in which the F7T 22 is in the 0 state. In this case, in order to notify the state of the F/F 22 on the input side to the output terminal side of the destination that changes sequentially,
Add a bit shifter or shifter 1 of 12
You can use bits temporarily. Next, the processing of the 1, 1 + 7 gongro setter is delayed and F/'F 23 is reset to 0. In the initialization process before generating the mont data series, the processing stagnation time due to the sound is small, so FIFO 1
9, the stagnation time of the segment processor is long (and there may be cases where it cannot be absorbed by the PIFO 19, so it is appropriate to perform transfer control for each system as described above.In contrast, the stagnation time of the segment processor is If the processing is delayed and one or more of the F/Fs 24 provided on the M output terminals are reset to 0, transfer of all m systems is temporarily suspended, and the transfer is performed after waiting for the entire output side to recover. It is reasonable to control the system so that it restarts.The reason is that a large amount of segment data is evenly distributed to the M segment processor system, and processing for segment blocks is easy, so even if processing stalls, the M This is because there is a high possibility that this will occur uniformly for all systems.By adopting the configuration method of the first distributor and the transfer control method as described above, segment data can be transferred efficiently.Next, the segment processor, This figure shows a part of the second deriving unit, a vixel processor 6-1-1, and its peripheral circuits.The segment processor j71-1 interpolates internally from the meft end point ``'''' to generate a neck element sequence. Specifically, the following processing is performed. Figure 11 shows an enlarged drawing of an example of a segment, and shows a triangle AlA
2A3 and two horizontal lines)' = yl, Y = y+
, +1 and the inside of the trapezoid PIQIQ2P2, - represents a segment. Segment 1 is decomposed into a series of square pixels, but in the case of this segment, it is further divided into a series of left edge pixels that intersect with the left edge P+Qt, a series of internal pixels that do not intersect with both left and right edges, and a right edge P2Q2. is decomposed into a series of right edge pixels that intersect with . FIG. 12 shows the input data (,) and output data (b) of the segment processor, and FIG. 13 shows the contents of the calculation. In these diagrams, y is the y-coordinate of the segment, r + g * b is the color of the segment, and
Δ2. ΔI is calculated as shown in FIG. X can be found by sequentially adding 1 to the integer part [Xt] of Xt as an initial value, 2 by sequentially adding Δ2 to 2t, and ■ by sequentially adding Δt to 1t. . α is O≦
It is a value of α≦1, and is used to remove the yag. As can be seen from Figure 11, α is O at the left edge pixel.
To avoid multiplication and division in the processor from 1 to 1,
The following is a method for calculating by addition/subtraction and table operations. At the left edge P+Q+, let the X coordinate of P 1r Qt be XLl xL+hz, and b4≧O. Here, the decimal part of XA is p = x-[x], and p+h
If t=(1, then 0<p(1, q≧p holds, and the number of left edge pixels is (q)+1. From the values of p and q, the sequence of αt(1+α11,...・, αt

〔９〕が求
められるが、αの値に最■ 犬Ｉの誤差を許すとして、第１４図のように４つの場合
に分けて考える。０≦（１＜１の場合は第１４１　＜、
　ｑ　＜　３の場合は第１４図（ｂ）のように１．ｐ及
びｑ−１を百精度で近似し、図の黒丸で示した最も近く
の点に近似する。このｐとｑ−１とから数表によってα
ｊｇ＋αｔ工、α１２　ｒαｔ３が求められる。 ３≦ｑ＜７の場合は第１４図（ｃ）のようにｐ及びｑ−
３を７精度で近似し、同様に数表によって場合にはＱｌ
　ｒ　ＰｔのＸ座標をそれぞれＸｊ＋　ｘｚ＋ｈｔとす
れば以上に述べた方法によってαの系列が求められる。 また、右エツジ画素のαの系列を求めるには、第１１図
の右エツジＰ２Ｑ２の左端点と右端点のＸ座標をそれぞ
れＸｒ＋　ｘＨ＋ｈ、とし、以上に述べたと同じ方法に
よりαの系列を求めた後、αの各項において１−αを算
出することにより求められる。 以上のように求められた画素データは第１２図（ｂ）に
示すような形式でセグメントプロセッサ４−１−１の出
力端子３４から出力され、ＦＩＦＯ２６に順次書き込ま
れる。１画素分のデータはＸ座標値の下位ｌｏｇ２Ｎビ
ットによって決まるピクセルプロセッササに転送される
が、１つのセグメントはＸ座標の連続した画素の系列に
分解されるから、第１のデストリビーータ３と同様の構
成をもつ第２のデストタ）を例えば８個（１バイト分）
並列に並べたものであり、出力端子番号をカウントする
シフトカウンタ２７によって桁移動数を指示され、バイ
トカウンタ２８によって１バイト単位の転送制御が行わ
れる。その動作と制御方法は第１のデストリビーータと
同様である。第２のデストリビーータ５−１の出力端子
３６から出力された１画素分のデータはピクセルプロセ
ッサ６−１−１の内部にあるノ４きデータであり、αｉ
は色と輝度の混合比として使われる。ピクセルプロセッ
サではαｉ＝１の内部画素についてはＺｉとＺＭを比較
器３０で比較し、Ｚ、＜ＺＭであれば２バツフアメモリ
の更新を行う。０くαｉ（１のエツジ画素についてはノ
ヤグの除去を行う必要がある。その方法を第１５図、に
示す表示例を用いて説明する。第１５図はエツジＡ２Ａ
３を共有する２つの三角形ＡｌＡ２Ａ３　とＢＩＡ２Ａ
３及びその背後に四角形ＣＩＣ２Ｃ３Ｃ４があるものと
してこれを表示した図である。三角形ＡｌＡ２Ａ３の覆
う画素のうち画素の一部のみを占めるエツジ画素を正方
形で描いである。エツジ画素は複数のポリゴンまたは背
景（これらを面と総称する）によって共有されているか
ら、複数個の面の色と輝度とを適当な比率で混合する必
要がある。このノヤグの除去処理を正しく行うには多く
の計算を必要とするので、ここではすでに処理されてい
るものとし、三角形ＡＩ　Ａ２Ａ３の背後にある面の色
と輝度及び２座標が２バツフｆｆ６１３＋Ａ２Ａ３の色
で、エツジＡ、　Ｄ、及びＡＩＤｚ上の画素は四角形Ｃ
ＩＣ２Ｃ３Ｃ４の色で、エツジＡ２Ｄｌ及びＡ３Ｄ２上
の画素は背景色で塗られている。その後に三角形ＡＩＡ
ｚＡ３を処理する場合、内部画素は三角形ＡｌＡ２Ａ３
の色で塗りつぶすことになるが、エツジ画素については
、画素専有率α１（０（α１く１）の面積をもつ部分（
斜線部分）が三角形Ａ、Ａ２Ａ３の内部にあるから、そ
の色と輝度ｒｉ　＋　ｇｉ　＋　ｂｉ　ｒ　１１のそれ
ぞれに対して、 α１ｒ４＋（１−αｉ）ｒＭ αｊｇｉ＋（１−α＋）ｇＭ αｉｂｉ　＋　（１−α１）ｂＭ αｊＩｉ＋（１−αｉ）ＩＭ なる混合計算を混合器３１において行い、これらの値で
ｒＨ２ｇＨｒ　ｌ）ＨＩ　ＴＭを更新すれば正しく表示
される。次に第１１図において三角形ＡｌＡ２Ａ３が三
角形ＢＩＡ２Ａ３及び四角形自Ｃ２Ｃ３Ｃ４より以前に
画素に対する混合計算をすべて後処理として行えばよい
。この場合、２つのポリゴンの共有エツジ上の画素につ
いては、一方の、ｌ　ＩＪがンに属するエツジ画素を内
部画素として取り扱う必要がある。 例えば共有エツジＡ２Ａ３上の画素は、三角形Ｂ　、　
Ａ２Ａ３に対しては内部画素とみなしてこれを塗りつぶ
し、三角形ＡｌＡ２Ａ３に対してはエツジ画素とみなし
て一部の段階で混合計算を行えばよい。 との積を求めるＲＯＭ　４１−１．　、４１−２　、４
］、−３、及びＤＡ変換器４２−１　、４２−２　、４
２−３から構成されている。 カラ／り４０はＮ進カウンタｎｃ’＋Ｑ進カウンタＸｃ
’＋Ｍ進カウンタｍｃＺＰ進カウンタｙ。′から成って
おり、Ｎｘｃ′＋ｎｃ′が画面のＸ座標を、Ｍｙｃ’　
＋　ｍｃ’がｙ座標を表わしている。ｎｃ′及びｍｃ′
はＭ×Ｎ個のピクセルプロセッサのいずれか１つを選択
し、Ｘｃ′及びｙｃ′は２バツフアメモリのアドレスと
して使われ、第１０図のアドレス入力端子３８を通じて
２バツフアメモリをアクセスする。第１０図のデータ出
力端子３９からＺバッファメモリの内容ＩＭ　、ｒＭｒ
　ｇＭｒ　ｂｙ４が読み出され第１６図のＩ。 ｒ、ｇ、ｂ入力端子に転送される。ビデオ発生器ではＲ
＝ｒＸＩ　、Ｇ＝ｇＸＩ　、Ｂ＝ｂＸＩの乗算をＲＯＭ
４１−１，４１−２　、４１−３において行いその結果
をＤＡ変換してそれぞれＲ，Ｇ、Ｂ出力端子に出力する
。 以下の利点を有する。まず、２バツフア法の特徴けるよ
うに処理量が非線形に増大することがない。 ポリゴンを分解したセグメントやピクセルのレベルでも
高度の並列処理が可能で、本マルチプロセッサシステム
はこれらの並列性を十分に利用して効率よく実行する構
成法を採っている。二次元的に配置されたセグメントプ
ロセ、す及びピクセルプロセッサは処理内容が単純なた
め比較的単純に構成でき、ハードウェア化、ＬＳＩ化に
適しており、これらを多数配置することができる。これ
らのプロセッサには画面上の走査線及び画素の飛び越し
　　　゛パタンを割り当てるので、特別な制御を行わな
くても、処理量が偏ることなく均等な負荷分散が達成さ
れ、画像メモリへのアクセス競合を起こすことなく高い
稼動率で作動する。ポリゴングロセッサとセグメントプ
ロセッサは必要に応じてその個数を増減することができ
、その個数を増大するこの周囲を求める方法を示す図、
第７図は画素の飛び越しパタンを示す図、第８図は第１
のデスｌ−ＩＪピユータの構成図、第９図は第１のディ
ス）　ＩＪピユータの詳細な構成図、第１０図はセグメ
ントプロセッサからピクセルプロセッサに至る詳細な構
成図、第１１図はセグメントの拡大図、第１２図はセグ
メントプロセッサの入出力データ形式を示す図、第１３
図はセグメントプロセッサの処理内容を示す図、第１４
図はαの求め方を示す図、第１５図はジャグの除去方法
の説明図、第１６図はビデオ発生器の構成図である。 （符号の説明） 第１図；１はホストグロセ、す、２−１　、２−２　。 ・”　、　２−ｍはポリゴンプロセ、す、３は第１のデ
スト　　リ　　ピ　ュ　−　タ　、　　　４−１−１　
　　、　　４−１−２　　　、　　　・・・　　、　　
　４−１−ｎ　　　、　　　・・・。 ４−Ｍ−１、４−Ｍ−２、＝　、　４−Ｍ−ｎは計Ｍ×
ｎ個のセグメＣＲＴ表示器、９　、１０−１　、１０−
２　、・・・、　１０−Ｍ　、　１１出力端子、１７は
カウント入力端子である。 第９図；１８はバイトカウンタ、１９．２０はＦＩＦＯ
１２１は一致検出回路、２２，２３，２４は７すツブフ
ロップ、２５はシック入力端子である。 第１０図；２６はＦＩＦｏ、　２７はシフトカウンタ、
２８はバイトカウンタ、２９はバッファレジスタ、スト
リビーータ出力端子、３７はカウント入力端子、３８は
２バツフアメモリアドレス入力端子、３９は２バツフア
メモリ出力端子である。 第１４図；４０は画面アドレスカウンタ、４１−１゜４
１−２　、４１−３はＲＯＭ、　４２−１　、４２−２
　、４２−３はＤＡ変換器である。 ′特許出願人 工業技術院長　等々力　　達 奉２圀 本３凹 算、４凹 も５回 蕩−２１２１（ｂ。 ＆／４図 秦ｌ乙閏[9] is calculated, but assuming that the value of α is allowed to have a maximum error of I, we will consider four cases as shown in Fig. 14. 0≦(If 1<1, the 141st<,
If q < 3, 1. as shown in FIG. 14(b). Approximate p and q-1 to 100 precision, and approximate to the nearest point indicated by a black circle in the figure. From this p and q-1, α
jg+αt engineering, α12 rαt3 are obtained. If 3≦q<7, p and q-
3 with 7 precision, and in the same way, Ql
If the X coordinates of rPt are respectively Xj+xz+ht, then the series of α can be found by the method described above. Also, to find the α series of the right edge pixels, set the X coordinates of the left end point and right end point of the right edge P2Q2 in Fig. 11 to Xr+xH+h, respectively, and find the α series using the same method as described above. Then, it is obtained by calculating 1-α for each term of α. The pixel data obtained as described above is outputted from the output terminal 34 of the segment processor 4-1-1 in the format shown in FIG. 12(b) and sequentially written into the FIFO 26. Data for one pixel is transferred to a pixel processor determined by the lower log2N bits of the X coordinate value, but since one segment is decomposed into a series of consecutive pixels of the X coordinate, it is processed in the same way as the first distributer 3. For example, 8 pieces (1 byte worth) of the second destorer with the configuration
They are arranged in parallel, and a shift counter 27 that counts the output terminal number indicates the number of digits to be shifted, and a byte counter 28 performs transfer control in 1-byte units. Its operation and control method are similar to the first distributor. The data for one pixel output from the output terminal 36 of the second destriver 5-1 is the data stored in the pixel processor 6-1-1, and αi
is used as the mixing ratio of color and brightness. In the pixel processor, a comparator 30 compares Zi and ZM for the internal pixel with αi=1, and if Z<ZM, the 2-buffer memory is updated. It is necessary to remove the noise for the edge pixel of 0kuαi(1.The method will be explained using the display example shown in FIG. 15.
Two triangles AlA2A3 and BIA2A that share 3
3 and a rectangle CIC2C3C4 behind it. Edge pixels that occupy only a portion of the pixels covered by the triangle AlA2A3 are drawn as squares. Since edge pixels are shared by a plurality of polygons or backgrounds (these are collectively referred to as surfaces), it is necessary to mix the colors and luminances of the plurality of surfaces in an appropriate ratio. Correctly performing this Noyag removal process requires a lot of calculations, so here we assume that it has already been processed, and the color and brightness of the surface behind the triangle AI A2A3 and the color of the 2 coordinates ff613 + A2A3. The pixels on edges A, D, and AIDz are rectangle C.
With the color of IC2C3C4, the pixels on edges A2Dl and A3D2 are painted with the background color. Then triangle AIA
When processing zA3, the internal pixels are triangle AlA2A3
However, for edge pixels, the area with the pixel occupancy rate α1 (0 (α1 × 1)) is
Since the shaded area) is inside triangles A and A2A3, α1r4+(1-αi)rM αjgi+(1-α+)gM αibi + (1- If the mixing calculation α1)bM αjIi+(1−αi)IM is performed in the mixer 31 and rH2gHr l)HI TM is updated with these values, the display will be correct. Next, in FIG. 11, all mixing calculations for pixels of triangle AlA2A3 may be performed as post-processing before triangle BIA2A3 and quadrangle C2C3C4. In this case, for pixels on the shared edge of two polygons, the edge pixel belonging to one of the polygons must be treated as an internal pixel. For example, the pixels on the shared edge A2A3 are triangle B,
A2A3 may be regarded as an internal pixel and filled in, and triangle AlA2A3 may be regarded as an edge pixel and mixed calculations may be performed at some stages. ROM to find the product of 41-1. , 41-2 , 4
], -3, and DA converters 42-1, 42-2, 4
It consists of 2-3. Kara/ri 40 is N-ary counter nc' + Q-ary counter Xc
'+M-ary counter mcZP-ary counter y. ', Nxc'+nc' is the X coordinate of the screen, Myc'
+mc' represents the y coordinate. nc' and mc'
selects one of M×N pixel processors, Xc' and yc' are used as addresses of the two-buffer memory, and the two-buffer memory is accessed through the address input terminal 38 of FIG. The contents of the Z buffer memory IM, rMr from the data output terminal 39 in FIG.
gMr by 4 is read out and I in FIG. Transferred to r, g, b input terminals. R for video generator
=rXI, G=gXI, B=bXI multiplication in ROM
41-1, 41-2, and 41-3, and the results are DA-converted and output to R, G, and B output terminals, respectively. It has the following advantages. First, the amount of processing does not increase nonlinearly, which is a characteristic of the two-buffer method. Highly parallel processing is possible even at the level of segments and pixels, which are obtained by decomposing polygons, and this multiprocessor system takes full advantage of this parallelism to achieve efficient execution. The two-dimensionally arranged segment processors and pixel processors have simple processing contents, so they can be constructed relatively simply, and are suitable for implementation in hardware or LSI, and a large number of them can be arranged. Since these processors are assigned interleaving patterns for scanning lines and pixels on the screen, even load distribution is achieved without any special control, without biasing the processing amount, and contention for access to the image memory is eliminated. Operates at high operating rate without causing any problems. The number of polygon processors and segment processors can be increased or decreased as necessary, and the following figure shows a method for calculating the perimeter to increase the number of polygon processors and segment processors.
Figure 7 is a diagram showing a pixel interlace pattern, and Figure 8 is a diagram showing the pixel interlace pattern.
Figure 9 is a detailed configuration diagram of the IJ computer, Figure 10 is a detailed configuration diagram from the segment processor to the pixel processor, and Figure 11 is an enlarged view of the segment. Figure 12 is a diagram showing the input/output data format of the segment processor.
The figure shows the processing contents of the segment processor.
The figure shows how to obtain α, FIG. 15 is an explanatory diagram of how to remove the jag, and FIG. 16 is a block diagram of the video generator. (Explanation of symbols) Fig. 1; 1 is host grosse, 2-1, 2-2.・", 2-m is the polygon processor, 3 is the first distributor, 4-1-1
, 4-1-2 , ... ,
4-1-n,... 4-M-1, 4-M-2, = , 4-M-n is the total M×
n segment CRT displays, 9, 10-1, 10-
2, . . . , 10-M, 11 output terminals, and 17 a count input terminal. Figure 9; 18 is byte counter, 19.20 is FIFO
121 is a coincidence detection circuit, 22, 23, 24 are 7-tube flops, and 25 is a thick input terminal. Figure 10; 26 is FIFo, 27 is shift counter,
28 is a byte counter, 29 is a buffer register and a stribeater output terminal, 37 is a count input terminal, 38 is a 2-buffer memory address input terminal, and 39 is a 2-buffer memory output terminal. Figure 14; 40 is the screen address counter, 41-1°4
1-2, 41-3 are ROM, 42-1, 42-2
, 42-3 is a DA converter. 'Patent applicant Director of the Agency of Industrial Science and Technology Todoroki Tatsuho 2 Kunimoto 3 concave calculations, 4 concave also 5 times - 2121 (b.

Claims (1)

【特許請求の範囲】[Claims] ラスタースキャン型表示面に三次元図形を表示する図形
表示用マルチプロセッサにおいて、順次入力される多角
形のポリゴンデータに少なく共座標変換処理及びポリゴ
ンの周囲画素を求める処理を行なうｍ個（ｍは自然数）
のポリゴンプロセッサと、ポリゴンプロセッサの出力に
対しセグメントの両端点から内部画素を求めるＭ×ｎ個
（Ｍ≧ｍ，ｎは自然数）のセグメントプロセッサと、セ
グメントプロセッサの出力に対し画像メモリの飛び越し
パターンに位置する画素を分割して保有しセグメントプ
ロセッサで求められた画素をＺバッファ法による隠面消
去を行ないながら画像メモリに書込むＭ×Ｎ個（Ｎ≧ｎ
）のピクセルプロセッサと、ポリゴンプロセッサからセ
グメントプロセッサにデータ分配を行う第１のデストリ
ビュータと、セグメントプロセッサからピクセルプロセ
ッサにデータ分配を行うＭ個の第２のデストリビュータ
とを有し、前記画像メモリの内容を表示することを特徴
とする図形表示用マルチプロセッサ。In a figure display multiprocessor that displays three-dimensional figures on a raster scan type display screen, the polygon data of sequentially input polygons is subjected to at least m co-coordinate transformation processes and processes for determining surrounding pixels of polygons (m is a natural number). )
A polygon processor, an M×n segment processor (M≧m, n is a natural number) that calculates internal pixels from both end points of the segment for the output of the polygon processor, and an interlace pattern of the image memory for the output of the segment processor. The located pixels are divided and retained, and the pixels obtained by the segment processor are written into the image memory while performing hidden surface erasure using the Z-buffer method.
), a first distributor that distributes data from the polygon processor to the segment processor, and M second distributors that distribute data from the segment processor to the pixel processor; A graphic display multiprocessor characterized by displaying contents.