JPS61123943A - Microprocessor device - Google Patents
Microprocessor deviceInfo
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- JPS61123943A JPS61123943A JP59245682A JP24568284A JPS61123943A JP S61123943 A JPS61123943 A JP S61123943A JP 59245682 A JP59245682 A JP 59245682A JP 24568284 A JP24568284 A JP 24568284A JP S61123943 A JPS61123943 A JP S61123943A
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- JP
- Japan
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- circuit
- signal
- wdt
- clear
- power
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ウォッチ・ドッグ・タイマ回路（以下ＷＤＴ
回路と略す）を有したマイクロプロセッサ装置に関する
。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention provides a watch dog timer circuit (hereinafter referred to as WDT).
The present invention relates to a microprocessor device having a circuit (abbreviated as "circuit").
（従来の技術）
ＷＤＴ回路は゛、マイクロプロセッサ（以下μＰと略す
）の動作、即ち、プログラムの走行を監視し、異常を検
出した場合（一定時間を経過してもＷＤＴのクリアが行
われない場合）に、μＰにリセットをかけプログラムを
再スタートさせるものである。このようなＷＤＴ回路の
クリア信号として、（ａ）μＰからのクリア信号、（ｂ
）電源電圧監視部が電源電圧の低下を検知して出すクリ
ア信号を用いるものがある。ここで、（ａ ）のμＰか
らのクリア信号は、プログラム上の適当な位冒におかれ
たＷＤＴクリアルーチンで出されるのに対し、（ｂ）の
電源電圧監視部からのクリア信号は、純ハードウェア的
に出される。(Prior art) A WDT circuit monitors the operation of a microprocessor (hereinafter referred to as μP), that is, the running of a program, and when an abnormality is detected (if the WDT is not cleared even after a certain period of time has elapsed). ), the μP is reset and the program is restarted. As clear signals for such a WDT circuit, (a) clear signal from μP, (b
) Some devices use a clear signal issued by a power supply voltage monitoring unit when it detects a drop in power supply voltage. Here, the clear signal from the μP in (a) is issued by the WDT clear routine placed at an appropriate location in the program, whereas the clear signal from the power supply voltage monitoring section in (b) is generated by a pure Issued in terms of hardware.
ＷＤＴ回路による異常検出の確率を増すためには、プロ
グラム上のＶＤＴクリアルーチンの数を最小限に抑える
必要がある。その理由は、ＷＩ） Ｔクリアルーチンが
プログラム上の何ケ所にも配置されていたとすると、ブ
Ｏグラム走行が異常であるのにＷＤＴによるリセットが
かからない（プログラムがルーピングを起こしているの
にそのループ内にＷＤＴクリアルーチンが入っているた
め、〜ＶＤＴによるリセットがかからない）といった現
↑が起こりやすくなるからである。In order to increase the probability of abnormality detection by the WDT circuit, it is necessary to minimize the number of VDT clear routines on the program. The reason for this is WI) If the T clear routine is placed in many places on the program, the WDT will not reset it even though the program is running abnormally (the program is looping but the loop is not reset). This is because the WDT clear routine is included in the VDT, so the current situation (in which the VDT is not reset) is more likely to occur.
第３図は、従来のＷＤＴ回路を備えたμＰ装置の構成員
略図、第４図及び第５図はμＰが行う動作の一例を示す
フローチャートである。FIG. 3 is a schematic diagram of the components of a μP device equipped with a conventional WDT circuit, and FIGS. 4 and 5 are flowcharts showing an example of the operation performed by the μP.
第３図において、１はμＰ、２はＷＤＴ回路、３は電源
電圧監視部、４はオアゲート回路である。In FIG. 3, 1 is a μP, 2 is a WDT circuit, 3 is a power supply voltage monitoring section, and 4 is an OR gate circuit.
＼へ／ＤＴ回路２は、μＰ１及び電源電圧監視部３から
のクリア信号をオアゲート回路４を介して入力し、一定
時間経過してもＶＤＴ回路２がクリアされない場合、μ
Ｐ１に対してリセットをかけるように構成されている。To \/DT circuit 2 inputs the clear signal from μP 1 and power supply voltage monitoring unit 3 via OR gate circuit 4, and if VDT circuit 2 is not cleared even after a certain period of time has passed, μ
It is configured to apply a reset to P1.
又、μＰ１は、電源投入時（パワーオン時）には：Ｒ４
図に示すようなフローを実行し、又、停電子告信号（パ
ワーダウン信号、以下ＰＤＳと略す）による割込み時に
は、第５図に示すようなフローを実行する。第４図及び
第５図から明らかなように、ＷＤＴクリアルーチンは、
定周期処理の末尾（第４図■）、パワーオン後のフィト
リング・ルーチン内（第４図■）、ＰＤＳ割込ルーチン
内（第５図■）に複数個存在している。Also, when μP1 is turned on (power on): R4
The flow shown in the figure is executed, and when an interruption is caused by a power down signal (hereinafter abbreviated as PDS), the flow shown in FIG. 5 is executed. As is clear from FIGS. 4 and 5, the WDT clear routine is
A plurality of them exist at the end of the periodic processing (Fig. 4 -), in the fitting routine after power-on (Fig. 4 -), and in the PDS interrupt routine (Fig. 5 -).
（充用が解決しようとする問題）
このような従来装置においては、ＷＤＴクリアルーチン
がプログラム上の３ケ所にも配同されており、ＷＤＴ回
路による異常検出の確率を低くしてしまうという問題点
があった。(Problem to be solved by application) In such conventional devices, the WDT clear routine is allocated to three locations on the program, which causes the problem of lowering the probability of abnormality detection by the WDT circuit. there were.
本発明は、従来装置におけるこのような問題点に鑑みて
なされたもので、その目的は、プログラム上のＷＤＴク
リアルーチンの数を減らし、ＷＤＴ回路による異常検出
の確率を高めることのできるμＰｉ＊Ｉｌｆを実現する
ことにある。The present invention was made in view of such problems in conventional devices, and its purpose is to reduce the number of WDT clear routines on a program and increase the probability of abnormality detection by the WDT circuit. The aim is to realize this.
（問題点を解決するための手段）
前記した問題点を解決する本発明は、マイクロプロセッ
サと、このマイクロプロセッサの動作を監視し異常が発
生した場合当該マイクロプロセッサにリセットをかける
ウォッチ・ドッグ・タイマ回路とを備えた装置において
、ｉ［回路から出力される停電子告信号と、電源投入後
一定時間経過してから発生する信号とを前記ウォッチ・
ドッグ・タイマ回路のクリア端子に印加させる回路手段
を設けたことを特徴とするものである。(Means for Solving the Problems) The present invention, which solves the problems described above, includes a microprocessor and a watch dog timer that monitors the operation of the microprocessor and resets the microprocessor when an abnormality occurs. In a device equipped with a circuit, a power failure notification signal output from the circuit and a signal generated after a certain period of time after power is turned on are
The present invention is characterized in that a circuit means is provided for applying the voltage to the clear terminal of the dog timer circuit.
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明装置の一実施例を示す構成ブロック図で
ある。この図において、第３図と同様、１はμＰ、２は
このμＰの動作（プログラムの走行）を監視し、異常を
検出した場合、μＰ１にリセットをかけるＷＤＴ回路で
ある。このＷＤＴ回路２は、ここでは発振器２１と、こ
の発振器２１からの出力をクロックとしてカウントアツ
プするカウンタ２２とで構成されており、このカウンタ
２２の計数値が一定値に達すると、出力信号をゲート回
路５を介して出力し、これがμＰ１のリセット信号とな
って、μＰ１のプログラムを再スタートさせる。FIG. 1 is a block diagram showing an embodiment of the apparatus of the present invention. In this figure, as in FIG. 3, 1 is a μP, and 2 is a WDT circuit that monitors the operation of this μP (program execution) and resets μP1 when an abnormality is detected. The WDT circuit 2 is composed of an oscillator 21 and a counter 22 that counts up using the output from the oscillator 21 as a clock. When the counted value of the counter 22 reaches a certain value, the output signal is gated. This signal is outputted through the circuit 5 and becomes a reset signal for μP1, restarting the program of μP1.
３は電源電圧監視部、４はオアゲート回路、６０は電源
回路（図示せず）から出力される停電子告信号（ＰＤＳ
）をオアゲート回路４を介してＷＤＴ２のクリア端子２
３に印加させる信号ライン、７はＴｉ電源投入後一定時
間経過してから発生するタイマ信号（ＴＩＭ＞を作る回
路で、ゲート回路７１及びモノマルチ７２で構成されて
いる。７゜はタイマ信号（ＴＩＭ＞をオアゲート回路４
を介してＷＯＴ２のクリア端子２３に印加させる信号ラ
インである。又、１０はμＰ１からのクリア信号（ＣＬ
Ｒ）を、３０は電源電圧監視部３からの電源電圧低下を
示す信号（ＶＤ）をそれぞれゲート回路４を介してＷＤ
Ｔ２のクリア端子２３に印加させる信号ラインである。3 is a power supply voltage monitoring unit, 4 is an OR gate circuit, and 60 is a power failure notification signal (PDS) output from a power supply circuit (not shown).
) through the OR gate circuit 4 to the clear terminal 2 of the WDT2.
7 is a circuit that generates a timer signal (TIM) that is generated after a certain period of time has elapsed after the Ti power is turned on, and is composed of a gate circuit 71 and a monomulti 72. TIM> OR gate circuit 4
This is a signal line that is applied to the clear terminal 23 of WOT2 via. Also, 10 is the clear signal (CL) from μP1.
30 is a signal (VD) indicative of a drop in power supply voltage from the power supply voltage monitoring unit 3, and is connected to the WD via the gate circuit 4.
This is a signal line applied to the clear terminal 23 of T2.
このように構成した装置の動作を第２図のタイムチャー
トを参照しながら説明する。ここでは、瞬時停電が起こ
った場合の動作を例にとる。The operation of the apparatus configured as described above will be explained with reference to the time chart shown in FIG. Here, we will take as an example the operation when a momentary power outage occurs.
瞬時停電が起こった場合、（ロ）に示を電源電圧の低下
を示す信号（ＶＤ＞に先立って、（イ）に示すようにｆ
？電電子倍信号ＰＤＳ）が、電源回路から送られてくる
。この停電子告信号（ＰＤＳ）は、信号ライン６０を通
り、ゲート回路４を介して、（ホ）に示すようなＷＤＴ
クリア信号（Ｗ ＤＴＣＬＲ）となり、これがＷＤＴ回
路２（カウンタ２２）のクリア端子２３に印加され、Ｗ
ＤＴ回路２はクリアされる。When a momentary power outage occurs, the signal shown in (b) indicating a drop in the power supply voltage (VD) is activated as shown in (b) before the signal f
? An electronic doubler signal (PDS) is sent from the power supply circuit. This power outage notification signal (PDS) passes through the signal line 60 and through the gate circuit 4 to the WDT as shown in (E).
This becomes a clear signal (W DTCLR), which is applied to the clear terminal 23 of the WDT circuit 2 (counter 22), and the W
DT circuit 2 is cleared.
停電時には、（イ）及び（ロ）に示を停電予告（？、弓
（ＰＤＳ）と、電源電圧低下を示す１言号（ＶＤ′″）
のどららが先に解除されるか電源回路の仕様上不明であ
る（この例ではＰＤＳが先に解除されている）ので、こ
れらのうち、後で解除された信号（この例ではＶＤ）に
よって、即ら、ゲート回路７１から得られる（ハ）に示
すトリが一信号（ＴＲＧ＞によって、モノマルチ７２に
トリガーをか１プる。モノマルチ７２は、このトリが一
信号（ＴＲＧ）によって一定の時間Ｔｏだけ反転し、〈
二）に示すようなタイマ信号（ＴＩＭ）を出力する。こ
こで、モノマルチ２２が反転している一定時間丁０は、
電ｙ！Ａ復帰後のフィトリングに必要な時間と同程度以
上に選定されている。このタイマ信号（ＴＩＭ）は、信
号ライン７０を通って、ゲート回路４に加わり、μＰ１
のプログラムがアイドリンクルーチンを実行している間
は、ＷＤＴ回路２のクリア端子２３に、（ホ）に示すよ
うにＷＤＴクリア信号（ＷＤＴＣＬＲ＞が入り続ける。In the event of a power outage, (a) and (b) show a power outage warning (?, bow (PDS)) and a word (VD''') indicating a drop in power supply voltage.
It is unclear from the specifications of the power supply circuit whether Nodora is released first (PDS is released first in this example), so the signal that is released later (VD in this example) That is, the trigon signal (TRG) shown in (c) obtained from the gate circuit 71 triggers the monomulti 72. is reversed by the time To, and
2) Outputs a timer signal (TIM) as shown in FIG. Here, the fixed time period 0 during which the monomulti 22 is inverted is:
Electric! The time is selected to be equal to or longer than the time required for fitting after returning to A. This timer signal (TIM) passes through the signal line 70 and is applied to the gate circuit 4.
While the program is executing the idle link routine, the WDT clear signal (WDTCLR> continues to be input to the clear terminal 23 of the WDT circuit 2, as shown in (e)).
以上のような動作によって、第４図■、第５図■に示す
プログラム上でのＷＤＴクリアルーチンがなくても、こ
れと同様の動作を１：Ｔわせることかできる。By the above-described operation, the same operation can be performed at 1:T even without the WDT clear routine on the program shown in FIG. 4 (2) and FIG. 5 (2).
（発明の効果）
以上説明したように、本発明によれば、プログラム上の
ＶＤＴクリアルーチンの数を減らし、ＷＤＴ回路による
異常検出の確立を高めることのできるμＰ装置を実現す
ることができる。(Effects of the Invention) As described above, according to the present invention, it is possible to realize a μP device that can reduce the number of VDT clear routines on a program and increase the probability of abnormality detection by a WDT circuit.
第１図は本発明装置の一実施例を示す構成ブロック図、
第２＠は第１図装設の動作の一例を示すタイムチャート
、第３図は従来装置の構成慨略図、第４図及び第５図は
第３因の従来装置における動作の一例を示すフローチャ
ートである。
１・・・マイクロプロセッサ（μＰ）
２・・・ウォッチ・ドッグ・タイマ＜ＷＤＴ＞回路３・
・・電源電圧監視部 ４・・・ゲート回路７・・・タイ
マ信号を作る回路
；FIG. 1 is a configuration block diagram showing an embodiment of the device of the present invention;
2@ is a time chart showing an example of the operation of the equipment shown in FIG. 1, FIG. 3 is a schematic diagram of the configuration of the conventional device, and FIGS. 4 and 5 are flowcharts showing an example of the operation of the conventional device for the third factor. It is. 1... Microprocessor (μP) 2... Watch dog timer <WDT> circuit 3.
...Power supply voltage monitoring section 4...Gate circuit 7...Circuit that creates a timer signal;
Claims (1)
を監視し異常が発生した場合当該マイクロプロセッサに
リセットをかけるウォッチ・ドッグ・タイマ回路とを備
えた装置において、電源回路から出力される停電子告信
号と電源投入後一定時間経過してから発生する信号とを
前記ウォッチ・ドッグ・タイマ回路のクリア端子に印加
させる回路手段を設けたことを特徴とするマイクロプロ
セッサ装置。In a device equipped with a microprocessor and a watchdog timer circuit that monitors the operation of the microprocessor and resets the microprocessor if an abnormality occurs, the power failure notification signal output from the power supply circuit and power-on A microprocessor device comprising circuit means for applying a signal generated after a certain period of time has elapsed to a clear terminal of the watch dog timer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245682A JPS61123943A (en) | 1984-11-20 | 1984-11-20 | Microprocessor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245682A JPS61123943A (en) | 1984-11-20 | 1984-11-20 | Microprocessor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123943A true JPS61123943A (en) | 1986-06-11 |
Family
ID=17137240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245682A Pending JPS61123943A (en) | 1984-11-20 | 1984-11-20 | Microprocessor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123943A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6389148U (en) * | 1986-11-28 | 1988-06-10 | ||
| JP2008225697A (en) * | 2007-03-09 | 2008-09-25 | Teac Corp | Power source control device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557956A (en) * | 1978-10-25 | 1980-04-30 | Nissan Motor Co Ltd | Malfunction prevention unit of microcomputer |
| JPS5836448B2 (en) * | 1979-08-24 | 1983-08-09 | 株式会社日立製作所 | Ring-shaped fluorescent lamp manufacturing method |
-
1984
- 1984-11-20 JP JP59245682A patent/JPS61123943A/en active Pending
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| JP2008225697A (en) * | 2007-03-09 | 2008-09-25 | Teac Corp | Power source control device |
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