JPS61122998A - Fast simultaneous testing method and apparatus using parallel writing into dynamic read/write memory array - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特にダイナミックメモリ装
置等のセルアレーをテストする方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to semiconductor devices, and more particularly to a method for testing cell arrays such as dynamic memory devices.

ダイナミックＭＯ８リード・ライトメモリ装置は、一般
的にはＷｈｉｔｅ、ＭｃＡｉａｍｓおよびＲｅａｗｉｎ
ｅに発行された１６にダイナミックＲＡＭに関する米国
特許第４．０８１．７（１０）号あるいはＭａＡｌｅｘ
ａｎｄｅｒ　、ＷｈｉｔｅおよびＲａｏに発行された６
４にダイナミックＲＡＭに関する米国特許第４．２３９
．９９３に示されているように構成される。なお、これ
らの米国特許は何れもテキサスインスッルメント社に譲
渡されている。これらのメモリ装置を製造するさいには
、徹底的なテストが必要であり、装置内のすべてのセル
に繰返しパターンを書き込み読み出すテスト装置および
処理が開発され一般に用いられている。Dynamic MO8 read/write memory devices are commonly manufactured by White, McAiams and Reawin.
U.S. Patent No. 4.081.7(10) relating to dynamic RAM or MaAlex
6 published in ander, White and Rao
4. U.S. Patent No. 4.239 related to dynamic RAM
．． 993. All of these US patents have been assigned to Texas Instruments Corporation. The manufacture of these memory devices requires thorough testing, and test equipment and processes have been developed and are commonly used to read and write repetitive patterns to every cell in the device.

このようなテストの１つはパターン敏感性を調べるため
のものであり、あるセルが完全に機能しているかどうか
は、このセルに「１」を書き込み読み出した後に「０」
を書き込み読み出すだけで確められるのでなく、隣接す
るセルの書込み読み出しの影響が調べられねばならない
。ある装置は１つのテストパターンが用いられた時は合
格するが他のパターンでは不合格になるかも知れない。One such test is for pattern sensitivity, which indicates whether a cell is fully functional or not by writing a ``1'' to it and reading it back, followed by a ``0''.
It is not only confirmed by writing and reading, but also the influence of writing and reading of adjacent cells must be investigated. A device may pass when one test pattern is used but fail when another pattern is used.

そのためこの装置はパターンに敏感であると言われる。This device is therefore said to be pattern sensitive.

大抵の欠陥の可能性全網羅するためには多くの異なった
パターンが用いられねばならない。例えば、所謂アドレ
ス選択テスト（ＡＤＳＥＬテスト）では、アレー全体に
「０」を書き込み、ついで各ビットに「１」を書き込ん
で読み出し、ついで「０」を書き込んで読み出す等、少
くとも各セルに５回の書き込みまたは読み出しが要求さ
れる。Many different patterns must be used to cover the full range of possibilities for most defects. For example, in a so-called address selection test (ADSEL test), each cell is at least five times written by writing a ``0'' to the entire array, then writing a ``1'' to each bit and reading it, then writing a ``0'' and reading it. write or read is requested.

「１」と「０」とをチェス盤等のよ５に配置するが如き
他のパターンも用いられる。これらのパターンのあるも
のでは、各セルは数十あるいは数百回アクセスされる。Other patterns may also be used, such as arranging 1's and 0's in 5's, such as on a chess board. In some of these patterns, each cell is accessed tens or even hundreds of times.

あるセルのすぐ近くのセルをアクセスすることにより受
ける影響の大きさは、アレーの構造、アドレス回路、基
板の抵抗率、プロセス変数等に依存する。例えば、１個
のセルがアクセスされると、このセルを含む行全体が読
み出され復旧する。すべてのセルは、２乃至４ミリ秒の
リフレッシュ時間内に読み出され復旧する。エピタキシ
ャルに作られた基板上のセルアレーでは、一様な基板上
のセルアレーに較べて多数キャリヤの基板に沿う横方向
の伝導が著しい。兎に角、セル間の漏話の妥当な可能性
を排除するのに充分な間隔であり、アレーに沿ってセル
の数で測ったこの間隔は一定ではない。The magnitude of the effect of accessing cells in the immediate vicinity of a cell depends on array structure, addressing circuitry, substrate resistivity, process variables, etc. For example, when one cell is accessed, the entire row containing this cell is read and restored. All cells are read and restored within a refresh time of 2 to 4 milliseconds. In cell arrays on epitaxially fabricated substrates, lateral conduction of majority carriers along the substrate is significant compared to cell arrays on uniform substrates. In general, the spacing is sufficient to eliminate any reasonable possibility of crosstalk between cells, and this spacing, measured in number of cells along the array, is not constant.

メモリ装置の構造コストの重要な１因子は、必要なテス
トのすべてをテスト装置に行わせるのに要する時間であ
る。シリコンチップ自体およびそのパッケージの価格は
、もつとも普通のダイナミックＲＡ、Ｍの大きさが１に
ピット、４にピット、１６にピット、６４にピットと増
大しても殆んど一定に保たれたかあるいは減少した。処
理および元リングラフィの進歩向上により６４にピット
装置の多量生産＝ｉ４にピット乃至１６にピット装置と
同じ価格で行うことが出来た。然しなから、テスト装置
にある組のパターンを実施させるのに要する時間は、当
然メモリ装置に含まれるピットの数と直線的な関係があ
る。例えばピットの数が４倍になると、パターン敏感度
テストを実施するのに要する時間も４倍になる。One important factor in the construction cost of a memory device is the time required to have the test equipment perform all of the necessary tests. The price of the silicon chip itself and its package remained almost constant even when the size of M increased from 1 to 1 pit, 4 to 4 pits, 16 to 64 pits, and 64 to 64 pits. Diminished. Advances in processing and phosphorography have allowed mass production of 64-pit devices to be done at the same price as i4-pit to 16-pit devices. However, the time required for a test device to perform a set of patterns is naturally linearly related to the number of pits contained in the memory device. For example, if the number of pits quadruples, the time required to perform a pattern sensitivity test also quadruples.

従って、２５６にピット％ＩＭビット％４Ｍビットおよ
びそれ以上という次代のダイナミックＲＡＭ　ｔ′製造
するさいには、メモリ族ｆをテストする費用が益々増加
して大きな割合を占める。この割合全減少させるため種
々の内部自己テスト回路または他のテスト回路が提案さ
れている。Therefore, when manufacturing the next generation dynamic RAM t' with 256 pits, IM bits, 4 Mbits and more, the cost of testing the memory family f will continue to increase and occupy a large proportion. Various internal self-test circuits or other test circuits have been proposed to reduce this percentage overall.

本発明の主要な目的は高密度ダイナミックＲＡＭに対す
る改善されたテスト方法および回路と（にパターン敏感
度テスト等のための改善されたテスト方法および回路を
提供することである。本発明の他の目的ｔ２ダイナミッ
クＲＡＭ等に久寸するテスト回路であってテスト時間が
最短で且メモリ装置に付加される回路が最も少ないテス
ト回路全提供することである。本発明のさらに他の目的
はメモリセル特にリード・ライトク９イナミツクセルの
ような要素の規則正しいアレーを含む半導体装置に対す
る高速のテスト回路を提供することである。A primary object of the present invention is to provide an improved test method and circuit for high-density dynamic RAM (such as pattern sensitivity testing). Other objects of the invention It is an object of the present invention to provide a complete test circuit for a t2 dynamic RAM, etc., which requires the shortest test time and requires the least number of circuits added to the memory device. - To provide a high speed test circuit for semiconductor devices containing a regular array of elements, such as light cells.

本発明の１実施例によると、半導体リード・ライトメモ
リ装置は正規モードの動作とテストモードの動作とを行
ない、テストモードの動作ではテストパターンが迅速に
読み込まれるようにセルアレー内の多数のセルに対し並
列書き込みが行われる。セルアレーはサブアレーに分割
され、列指定回路はテストモードではサブアレーのすべ
てを並列にアクセスし正規そ−ドでは１個のサブアレー
をアクセスするように構成される。この、Ｊ、うに、テ
ストモードではアレー内の多数のピットが同時に書き込
まれパターンを書き込むのに要する時間が減少するので
、テストヲマ高速で実施される。テストモードにおける
チップ上の比較器を用いる菖連の貌み出し動作では、多
数のセルの中の何れか１つにおけるエラーが一時に検出
される。また、同時に書き込まれるアレー内のセル間の
距離を最大にしてパターン敏感度テストが高速で行いう
るようにするのが好ましい。According to one embodiment of the present invention, a semiconductor read/write memory device operates in a normal mode and a test mode, and in the test mode operation, a large number of cells in a cell array are used to quickly read a test pattern. However, parallel writing is performed. The cell array is divided into subarrays, and the column specifying circuit is configured to access all of the subarrays in parallel in the test mode and to access one subarray in the normal mode. In this J, test mode, a large number of pits in the array are written simultaneously, reducing the time required to write a pattern, so that the test is performed at high speed. In the test mode, an on-chip comparator is used to detect errors in any one of a number of cells at a time. It is also preferred to maximize the distance between cells in the array that are written at the same time so that pattern sensitivity testing can be performed at high speed.

本発明の特徴と信ぜられる新規な点は上記の特許請求の
範囲において述べられている。しかし、本発明自体およ
び他の特長・利点は、添付図面に参照して下記の詳細な
説明を読むことにより充分に理解されるであろう。The novel features believed to be characteristic of the invention are pointed out in the following claims. The invention itself, as well as other features and advantages, will, however, be better understood from the following detailed description taken in conjunction with the accompanying drawings.

第１図には本発明の特長を利用しうるダイナミックリー
ド・ライトメモリ装置の１部分の例が示されている。ゾ
ロツク１０６〜１０４に分割されたセルアレーはピッ）
ｉＢＩｔとワード線ＷＬとを有し、ワード線は行デコー
ダ１１により選択される。ビット線は折り返し構造にな
ってセンスアンプ８人に接続される。もしそうでなけれ
ば差動センスアンプ８人および平衡ビット線ＢＬは上述
の米国特許第４．．７（１０）．０８１号または第４．
２３９．９９３号のオープンビット線メモリ装置のごと
く動作する。この例のアレ〜では、各ゾロツクにおいて
、１６中１の列デコーダが１６個のセンスアンプの中の
１個を４ビットの列アドレスＹＯ〜Ｙ６に基いて選択し
、４個のブロックに対するトランジスタＴ１°のセット
、トランジスタＴ２のセット、トランゾスタＴ３のセッ
トお工びトランジスタＴ４のセットの中の１つを介して
データ入出力線りおよびＤに接続する。正規動作におい
ては、これらのトランジスタのセットの中の１セツトの
みがアドレスビットＹ４およびＹ５を受取るＹデコーダ
の４中１の選択により活性化される。データ線りおよび
３は入力バツ７アよりを介してデータ入力端子１８に接
続され、出力バッファＯＢを介してデータ出力端子１９
に接続される。データ入出力線りおよび石は二重線で示
されているが、単一線にしてもよい。FIG. 1 shows an example of a portion of a dynamic read/write memory device that may take advantage of the features of the present invention. The cell array divided into Zolotsk 106-104 is perfect)
It has iBIt and a word line WL, and the word line is selected by a row decoder 11. The bit line has a folded structure and is connected to eight sense amplifiers. If this is not the case, eight differential sense amplifiers and balanced bit lines BL may be used as described in the above-mentioned US Pat. ．． 7(10). No. 081 or No. 4.
It operates like the open bit line memory device of No. 239.993. In this example array, in each block, 1 out of 16 column decoders select one of the 16 sense amplifiers based on the 4-bit column address YO-Y6, and the transistor T1 for the four blocks is selected. A set of transistors T2, a set of transistors T3 and a set of transistors T4 are connected to the data input/output line and D through one of the sets of transistors T2 and T4. In normal operation, only one set of these transistors is activated by the 1-of-4 selection of the Y decoder receiving address bits Y4 and Y5. The data lines and 3 are connected to the data input terminal 18 via the input terminal 7A, and are connected to the data output terminal 19 via the output buffer OB.
connected to. Data input/output lines and stones are shown as double lines, but could be single lines.

本発明によれば、データ入出力線りおよびＤの有効なデ
ータは、もしトランジスタＴＩ、Ｔ２、Ｔ３およびＴ４
の４個のセットのすべてが同時に活性化されると、セル
アレーの４個のゾロツク全部に同時に書き込まれうる。According to the invention, the valid data on the data input/output lines and D is
If all four sets of data are activated at the same time, all four blocks of the cell array can be written to at the same time.

それ故、テストモードではＹ４およびＹ５が印加される
デコーダの出力は４個共すべて同時に高７ベルにされ、
到来するデータビットは４個のセルに書込まれ、アレー
にパターンを書き込むのに要する時間をスに減少させる
。第１図に示されるような４個のアｖ−ＩＱａ〜１０（
Ｌのみを含むのでなく、メモリ装置はたとえば８個また
は１６個のこのようなアレーを含むことができる、これ
らのアレーは６個または４個のＹアドレスげットで選択
され、テストモーｆではこれらのアレーの各々における
１セルが同時に書き込まれ、パターンを書き込みに要す
５時間が）／８またはＡ６にされる。書き込み時間を減
少させる限界は、入力バッファよりによって駆動されう
るセンスアンプまたは中間バッファの数およびメモリ装
置によって取り出される電流により決まる。Therefore, in test mode, all four decoder outputs to which Y4 and Y5 are applied are simultaneously driven high 7 bells,
Incoming data bits are written to four cells, greatly reducing the time required to write a pattern to the array. 4 v-IQa to 10 (as shown in FIG.
Instead of containing only L, the memory device can contain, for example, 8 or 16 such arrays, these arrays are selected with 6 or 4 Y address holes, and in test mode f these One cell in each of the arrays is written simultaneously, making the pattern take 5 hours to write)/8 or A6. The limit for reducing write time is determined by the number of sense amplifiers or intermediate buffers that can be driven by the input buffers and the current drawn by the memory device.

テストモードでパターンを書き込むため１個のアノ−で
なくアレー全部を選択するのに加えて、１個以上のワー
Ｐ線を一時に活性化することにより、多数のセルを選択
して任意のビット線に接続することができる。第１図の
セルアレーは準折り返しビット線構造（ｑｕａｓｉ−ｆ
ｏｌｄｅａ　ｂｉｔ　１ｉｎｅｃｏｎｆ’ｉｇｕｒａｔ
ｉｏｎ）を使用してこのテストモードを実行するのに特
に有効である。第１ａ図に示すように、ビット線ＢＬに
直接接続されるのでなく、１トランジスタのセルは部分
線ＢＸｒに接続される。In addition to selecting the entire array rather than just one anode to write a pattern in test mode, you can select many cells and write arbitrary bits by activating one or more W-P lines at once. Can be connected to the line. The cell array in Figure 1 has a quasi-folded bit line structure (quasi-f
oldea bit 1ineconf'igurat
This test mode is particularly useful for running this test mode using . As shown in FIG. 1a, instead of being directly connected to the bit line BL, the one transistor cell is connected to the partial line BXr.

そして正規動作においては、１対の部分線ＳＬのみが部
分線選択線ＢＢにより１対のビット線ＢＩＩに結合され
る。例えば、各部分線ＳＬと１６本のワード線ＷＴＪが
交叉すると、各部分線画り同数のセルが存在するであろ
う。アレーの大きさに依存して、例えばあるアノ−ゾロ
ツクに対し８本の部分線が設けられる。そのため、正規
動作において１本のみの部分線が活性化されるのと異な
りテストモードにおいて８本の部分線ＳＳ全部が同時に
活性化されると、パターンを書き込むのに要する時間は
前述の減少に加へさらに偽に減少するであろう。In normal operation, only the pair of partial lines SL are coupled to the pair of bit lines BII by the partial line selection line BB. For example, if each segment line SL intersects 16 word lines WTJ, there will be the same number of cells in each segment line drawing. Depending on the size of the array, for example eight partial lines may be provided for a given anoroscope. Therefore, if all eight segment lines SS are activated at the same time in the test mode, unlike when only one segment line is activated in normal operation, the time required to write a pattern will be reduced in addition to the above-mentioned reduction. will further decrease to false.

多数のセルが同時に書き込まれ、そしてその数は大きな
容量性負荷を駆動するさいのバッファやセンスアンプの
能力によってのみ制限されるが、セルからの読み出しの
時はそうではない。この場合はデータ線りおよびＤに接
続した入力を持つ第１図の比較器Ｃを付加することによ
って、誤り状態が検出されうる。並列に読み出されてい
るセル全部が同一の状態にあると、丁度１個のセルだけ
が読み出されている時のようにデータ線りおよびＤの一
方が高レベルになシ他方が低レベルになる。　。A large number of cells are written to simultaneously, and the number is limited only by the ability of the buffers and sense amplifiers in driving large capacitive loads, but not when reading from the cells. In this case, by adding comparator C of FIG. 1 with an input connected to the data line and D, an error condition can be detected. If all the cells being read in parallel are in the same state, one of the data lines and D will be at a high level and the other will be at a low level, just as when only one cell is being read. become. .

１個のセルが間違ったデータを持っていると、「１」の
レベルにあるべきデータ線りまたは五が放電して零にま
で降下する。比較器Ｃ即ちＮＯＲデートは両人力が低レ
ベルの時のみ高レベルの出力を生じる。比較器０の出力
は出方端子１９に結合される。If one cell has incorrect data, the data line that should be at the "1" level discharges and drops to zero. Comparator C, the NOR date, produces a high level output only when both forces are low. The output of comparator 0 is coupled to output terminal 19.

第２図には、本発明による第１図のテスト法およびテス
ト回路の考へ方を用いる半導体＋７−　ｐ・ライトメモ
リチップの一例がゾロツク図で示されている。この装置
は所謂１メガビットの大きさのもので、行および列から
なるアレーの中に２２０個即ち１，０４８，５７６個の
メモリセルがある。アレーは４個の同一のデ０７り１０
　ａ　、　１（１０））　、　１ｏｅおよび１０．ｉに
分割され、各ゾロツクは２６２．１４４個のセルを含む
。各ゾロツクには５１２本の行ラインがあり、全行ライ
ンは行デコー＆１１　ａおよび１１ｂの中の１つに接続
される。各行デコーダ１１ａおよび１１ｂは、アドレス
入力ピン１２からの１０ビットの行アドレスの中の９ビ
ラトラ行アドレスラッチ１３およびライン１４を介して
受取る。また１０ビットの列アトレスが、行アドレスと
時分割的にアドレス大刀−ン１２に印加され、この列ア
Ｐ　レスはバッファ１５に与えられる。４個のブロック
の各々へは５１２個の列を含み、全部で２０４８個の列
が存在する。そのため正規動作ではｘ１データの入出力
のため２ｏ４８中１の選択が列指定回路で行われる。FIG. 2 shows an example of a semiconductor +7-p write memory chip using the test method and test circuit concept of FIG. 1 according to the present invention in a Zorrock diagram. This device is of so-called 1 megabit size, with 220 or 1,048,576 memory cells in an array of rows and columns. The array is made up of 4 identical d07ri10
a, 1(10)), 1oe and 10. i, each cell contains 262.144 cells. Each block has 512 row lines, and all row lines are connected to one of the row decoders 11a and 11b. Each row decoder 11a and 11b receives a nine-bit row address from address input pin 12 via row address latch 13 and line 14. Further, a 10-bit column address is applied to the address pin 12 in a time-sharing manner with the row address, and this column address is given to the buffer 15. Each of the four blocks contains 512 columns, for a total of 2048 columns. Therefore, in normal operation, the column designation circuit selects 1 out of 2048 for inputting and outputting x1 data.

第１図の２本のデータ線りおよび石、データ端子１８お
よび１９に対応して、第２図の装置はア　ル−の中央に
位置する８本のデータ人出方線を使用し、８本の線の中
の１本がデータの入力または出力のため、８中１のセレ
クタ１Ｔにより選択され、このセレクタ１Ｔからの１本
の人出方線がバッファを介してデータ入カビ７１８およ
びデータ出力ピン１９に接続される。第１図のトランジ
スタＴ１乃至Ｔ４　Ｋ対応するセレクタ１γは、列アげ
レスバッファ１５から線２ｏを介して列アドレスの中の
３ビットを受取る。８本のデータ線１６の中の２本が入
出力線２１を介してそれぞれブロック１０ａ、１０ｂ、
１０ｃおよび１０ａに接続される。各ブロックにおける
１６個の中間比カパッ７ア２２において、列アドレスバ
ッファ１５からの線２３上にある列アーレス中の３ビッ
トを用りで１６中２の列選択を行ない、各ブロックｉｏ
ａ乃至１０ａにおける各組が１６個の第ルベルの中間出
力バッファ２４よりなる１６個の組の各々において、列
アドレスバッファ１５からの線２５上にある列アドレス
中の４ビットを用いて１６中１の列選択を行なう。各ゾ
ロツクにおける５１２個のセンスアンプ２６の各々がア
レーの内の列の１つに接続される。因みに、各列は２本
の半列うイン即ち２本のビット線で構成される。バッフ
ァ２４の各々は２本の列の中の１つに接続されるが、こ
の選択はバッファ１３からライン２γを介して与えられ
る行アーンス中の１ビットにより行われで ゛る。このような構成の列選六イ、本発明による同時書
き込みがデータ入出力線１６からの８個のビット全部を
用いて行われる場合、最も近接して選択されるセル間の
物理的な分離間隔は２　Ｑ　４８／８引く１蘭即ち２５
５個のセルに相当する。Corresponding to the two data wires and stones, data terminals 18 and 19 of FIG. 1, the device of FIG. One of the lines is selected by a selector 1T out of 8 for data input or output, and one output line from this selector 1T is passed through a buffer to a data input module 718 and a data output line. Connected to output pin 19. Selectors 1γ corresponding to transistors T1-T4K of FIG. 1 receive three bits of the column address from column address buffer 15 via line 2o. Two of the eight data lines 16 are connected to the blocks 10a, 10b, respectively via input/output lines 21.
10c and 10a. In the 16 intermediate ratio capacitors 22 in each block, 3 bits in the column address on line 23 from the column address buffer 15 are used to select 2 of 16 columns, and each block
In each of the 16 sets, each set consisting of 16 level intermediate output buffers 24 in a through 10a, the 4 bits in the column address on line 25 from the column address buffer 15 are used to Select columns. Each of the 512 sense amplifiers 26 in each sensor is connected to one of the columns in the array. Incidentally, each column is comprised of two half-column lines, or two bit lines. Each of the buffers 24 is connected to one of the two columns, the selection being made by a bit in the row ground provided from the buffer 13 via line 2γ. For column selection in such a configuration, if simultaneous writing according to the present invention is performed using all eight bits from the data input/output lines 16, the physical separation between the most closely selected cells is 2 Q 48/8 minus 1 orchid or 25
This corresponds to 5 cells.

アトＭｏ−デ信号ｉを受取り、読み出し動作か書す込み
動作かの選択は入力ピン３０上のＲ／Ｗ制御信号により
行われる。クロック発生および制御回路３１は必要な内
部クロックおよび制御信号のすべてを発生する、１ビッ
トの読み出しまたは書き込みでは、ストロープ信号ＲＡ
ＳおよびＣＡＢは第２ａ図に示されるように順次零に降
下し、１げットのデータの４１キ込みまたは読み出しが
行われる。しかしＴら、テストモードを開始させるため
には、特別なテスト入力が、正規動作では用いられない
が装置がスライスの形をしているとき多ゾローデスチー
ジョンの電気ゾローデにアクセス出来るパッドを用いで
あるいは類似の方法で与えられる。本発明によると、８
ビットの同時書き込みまたは読み出しが第２ａ図の１ビ
ットの読み出しと同一のサイクルタイムで行われうる。Upon receiving the atMo-de signal i, the R/W control signal on the input pin 30 selects a read operation or a write operation. Clock generation and control circuit 31 generates all necessary internal clock and control signals; for reading or writing one bit, the strobe signal RA
S and CAB are sequentially dropped to zero as shown in FIG. 2a, and one bit of data is read or written. However, in order to initiate the test mode, a special test input is required using a pad that is not used in normal operation, but which can access the electrical Zorode of the multi-Zorode dissection when the device is in the form of a slice. or in a similar manner. According to the invention, 8
Simultaneous writing or reading of bits may occur in the same cycle time as reading one bit in FIG. 2a.

第６図には、ゾロツク１０ａ乃至１０ａの中の１つの一
部分において、入出力線１６、中間出力バッファ２２お
よび２４、およびセンスアンプ２６が詳細に示されてい
る。任意のブロックには１６個の中間出力バッファ２２
があり、この図においては２２−１乃至２２−１６で示
されている。FIG. 6 shows in detail the input/output lines 16, intermediate output buffers 22 and 24, and sense amplifier 26 in a portion of one of the circuits 10a-10a. 16 intermediate output buffers 22 for any block
There are 22-1 to 22-16 in this figure.

バッファ２２−１乃至２２−８は人出力線１６の中のこ
のゾロツク用の１本に結合された８個のバッファよりな
る１群であり、バッファ２２−９乃至２２−１６は入出
力線１６中のこのブロック用の他の１本に線２１を介し
て結合された８個のバッファよりなる他の１群であるこ
とに注ｔされ度い。１６個のバッファ２２−１乃至２２
−１６の各々に対し、１ｍの１６個のバッファ２４があ
り、これらの組は２４−１乃至２４−１６で示され各組
には１６個のバッファが含まれる。１６個のバッファ２
４よりなる各組に対しては、３２　ｓａのセンスアンプ
２６よりなる１群のセンスアンプが設けられており、ま
たダミーセルの２つの行３２が、前述した米国特許第４
．２３９，９９３または第４．０８１．７（１０）　ｖ
ｃおいて論じられている如く、通常のやり方でセンスア
ンプ１ｃＩ４接してアレーに洛って延びている。各セン
スアンプ２６はビット線３３の中の２不に接続される。The buffers 22-1 to 22-8 are a group of eight buffers connected to one of the input/output lines 16, and the buffers 22-9 to 22-16 are connected to the input/output line 16. Note that there is another group of eight buffers coupled via line 21 to the other one for this block in the buffer. 16 buffers 22-1 to 22
-16, there are 16 buffers 24 of 1 m, and these sets are denoted 24-1 to 24-16, each set containing 16 buffers. 16 buffers 2
For each set of 4, a group of 32 sa sense amplifiers 26 is provided, and two rows 32 of dummy cells are provided as described in the aforementioned U.S. Pat.
．． 239,993 or Section 4.081.7(10) v
The sense amplifiers 1cI4 extend across the array in the usual manner, as discussed in Section 1c. Each sense amplifier 26 is connected to two of the bit lines 33.

なお、１個の列は２本のビット線即ち２本の手利ライン
に等しい。Note that one column is equal to two bit lines or two hand lines.

ピント線３３と交叉して、メモリセルアン−の内には５
１２本の行ライン３４およびダミー行ライン３２がある
。２本のダミー行ラインの中の１本が、ライン１４上の
９ビットの行アドンスの中の１ビットを用いて、行デコ
ーダ１１ａまたは１１ｂにより選択される。Intersecting with the focus line 33, there are 5
There are twelve row lines 34 and a dummy row line 32. One of the two dummy row lines is selected by row decoder 11a or 11b using one bit of the 9-bit row add on line 14.

バッファ１３からの行アｒレスの１０番目のビットはラ
イン２Ｔによりセンスアンプ２６用のマルチプＶギ丈に
印加され、センスアンプの対の各各において一方のセン
スアンプをライン３γによりそれぞれのバッファ２４に
接続する。このブロックには１６対のデータ線３８とデ
ータパー線３９とがあり、各対は一方の側ではライン４
０に・よす選択されたバッファ２４に結合され他方の側
ではライン４１により選択されたバッファ２２に接続さ
れる。入出力は書き込み動作では線３８および３９にお
ける二重線からデータ入出力線１６における単線に変る
が、読み出し動作では単線が用いられる。The 10th bit of the row address from buffer 13 is applied by line 2T to the multiple voltage range for sense amplifiers 26, and in each pair of sense amplifiers one sense amplifier is applied to the respective buffer 24 by line 3γ. Connect to. This block has 16 pairs of data lines 38 and data per lines 39, each pair having line 4 on one side.
0 to the selected buffer 24 and on the other side connected by line 41 to the selected buffer 22. The input/output changes from a double line at lines 38 and 39 to a single line at data input/output line 16 for write operations, while a single line is used for read operations.

第４図には、第２図の回路の一部を詳細に示して、分配
状態を明らかにしている。即ち、１６個のバッファより
なる一組のバッファ２４−１と結合したセンスアンプ２
６が示されている。この組には６２個のセンスアンプ２
６が実際設けられ、図ではこの組２４−１の１６個のバ
ッファには２４−１−１乃至２４−１−１６の番号が付
されている。個々のセンスアンプ２６は各々一方何から
延びた所謂折り返し構造をした２本のビット線を持って
おり、このことはすべての行ライン３４と２本のダミー
行３２とがセンスアンプの同じ側にあることを意味する
。センスアン７０２６の各々の対に対するマルチデＶク
サ４２はライン２７上のアドレスビットに基いて一方の
センスアンプを選択し、これをそれぞれのバッファ２４
−１−１゜２４−　ｉ−ｉ等にライン３γを介して接続
する。FIG. 4 shows a portion of the circuit of FIG. 2 in detail to clarify the distribution state. That is, the sense amplifier 2 is coupled to a set of buffers 24-1 consisting of 16 buffers.
6 is shown. This set includes 62 sense amplifiers 2
In the figure, the 16 buffers of this set 24-1 are numbered 24-1-1 to 24-1-16. Each individual sense amplifier 26 has two bit lines extending from one side in a so-called folded configuration, which means that all row lines 34 and the two dummy rows 32 are on the same side of the sense amplifier. It means something. Multi-demultiplexer 42 for each pair of sense amplifiers 7026 selects one sense amplifier based on the address bits on line 27 and assigns it to the respective buffer 24.
-1-1゜24- Connect to ii etc. via line 3γ.

１６１向のバッファ２４〜１−１乃至２４−１−１６の
中の１個のみが何れの時でもライン２５上の４個の列ア
ーＶスピットに基いて選択される。この１個のみが動作
して、線３８および３９の読み出しまたは書き込みのデ
ータビットとライン４ｏを介して結合される。第３図の
バッファ２２−１はライン２３上の３ビットで決まる１
６中２の選択により選択されたりされなかったりし、二
重線の人出線３８および３９をこのグループ用の１本の
入出力線１６に結合する。Only one of the 161 directional buffers 24-1-1 to 24-1-16 is selected at any time based on the four column AR-V spits on line 25. Only one of these is operative and is coupled to the read or write data bits of lines 38 and 39 via line 4o. Buffer 22-1 in FIG.
It is selected or unselected depending on the selection of 2 out of 6, and connects the double line outgoing lines 38 and 39 to one input/output line 16 for this group.

さて、第５図には、バッファ２４の１つ例えば第４図の
バッファ２４−１−１およびバッファ２２（１０）つ例
えばバッファ２２−１の詳細な配線図が示さルている。Now, FIG. 5 shows a detailed wiring diagram of one of the buffers 24, for example, the buffer 24-1-1 of FIG. 4, and one of the buffers 22 (10), for example, the buffer 22-1.

マルチプンキサ４２は４個のトランジスタからなり、２
個のトランジスタ４３の中の１つがアトＶスピット線２
７（即ち５ＡＳＩ）とその補数（ＳＡＳ　２）　ＶＣよ
り選択され、１個だけがＯＮする。読み出し動作におい
ては、トランジスタ４３の中の選択されたものを通る１
本のデータ路のみが存在する。書き込み動作においては
、トランジスタ４４の中の１つが、制御回路３１から与
えられＲ／Ｗ制御信号が書き込み状態のとき有効になる
書き込み制御指令Ｗと論理積をとったアドレスビット２
ＴによりＯＮされる。かぐして、センスアンプ２６の入
力または出力であるライン４５は読み出しでは単線にな
り、書き込みでは二重線になる。即ち、読み出し動作で
はトランジスタ４４が双方共ＯＦＦになりトランジスタ
４３の中の１個のみがＯＮになる。一方書き込み動作で
は１個のトランジスタ４３とそれに関連するトランジス
タ４４が導通する。マルチゾレキサ４２に対する入出力
線３Ｔは、バッファ２４−１−１内のトランジスタ４６
および４γのソース・ドレイン路を介して線３８および
３９に接続される。トランジスタ４６および４７は、ラ
イン２５からの４ビットの列アドレスを受取る１６中１
のデコーダ４９から接続点４８に与えられるＹ選択情報
により制御される、トランジスタ５０もまた接続点４８
のＹ選択情報で制御される。このトランジスタ５０は、
Ｐチャンネルの予備充電負荷回路を持つ反転トランジス
タ５１と直列に接続されている。The multiplier 42 consists of 4 transistors, 2
One of the transistors 43 is connected to the atto V spit line 2.
7 (i.e. 5ASI) and its complement (SAS 2) are selected from VC, and only one is turned ON. 1 through selected ones of transistors 43 in a read operation.
Only the book data path exists. In a write operation, one of the transistors 44 outputs the address bit 2 which is ANDed with the write control command W that is applied from the control circuit 31 and becomes valid when the R/W control signal is in the write state.
Turned on by T. Line 45, which is the input or output of sense amplifier 26, becomes a single line for reading and a double line for writing. That is, in a read operation, both transistors 44 are turned off and only one of the transistors 43 is turned on. On the other hand, in a write operation, one transistor 43 and its associated transistor 44 are rendered conductive. The input/output line 3T for the multi-solexer 42 is connected to the transistor 46 in the buffer 24-1-1.
and 4γ source-drain paths to lines 38 and 39. Transistors 46 and 47 are 1 of 16 that receive the 4-bit column address from line 25.
Transistor 50 is also controlled by Y selection information provided to node 48 from decoder 49 of
It is controlled by the Y selection information. This transistor 50 is
It is connected in series with an inverting transistor 51 having a P-channel precharge load circuit.

単線読み出しの場合の通路は、選択されたセンスアン７
°２６からトランジスタ４３を介して反転トランジスタ
５１のデートに到り、このトランジスタがその接続点５
２上に入力されたデータビットの補数を生じる。しかし
これはトランジスタ５０がＯＮになっていてバッファ２
４−１−１が選択されている時だけである。この読み出
し動作では、接続点５２上の出力ビットはトランジスタ
４７を介してライン３９に、さらに接続点５９に与えら
れる。バッファ２１−１が選択されていれば、上記の出
力ビットはさらにインバータ６０．６１および６２パス
？−トロ４およびライン２１を介してこのブロック用の
データ入出力線１６に与えられる。In the case of single wire readout, the path is the selected sense amplifier 7.
From °26, the date of the inverting transistor 51 is reached via the transistor 43, and this transistor is connected to its connection point 5.
2 yields the complement of the input data bits. However, this means that the transistor 50 is turned on and the buffer 2
Only when 4-1-1 is selected. In this read operation, the output bit on node 52 is provided through transistor 47 to line 39 and then to node 59. If buffer 21-1 is selected, the above output bits are further passed to inverters 60, 61 and 62? - fed to the data input/output line 16 for this block via the trolley 4 and line 21;

バッファ２４−１−　ｉでは、トランジスタ５１のビー
トが低レベルの時＆！ｐチャンネルトランジスタ且Ｂが
ＯＮになり接続点５２は電源電圧ｖｌｉ。In the buffer 24-1-i, when the beat of the transistor 51 is low level &! The p-channel transistor B is turned on and the connection point 52 is at the power supply voltage vli.

に保たれる。同様に接続点５２が低レベルの時はＰチャ
ンネルトランジスタ５４はＯＮに保たれ、トランジスタ
５１のデートが高レベルに保たれる。ライン３７は双方
共、ストロープ信号ＲＡＳが高レベルになった後の予備
充電サイクルにおいて回路３１により発生する減衰予備
充電信号りを受は取るＰチャンネルトランジスタ５５に
より高レベルに予備充電される。is maintained. Similarly, when the connection point 52 is at a low level, the P-channel transistor 54 is kept on, and the date of the transistor 51 is kept at a high level. Both lines 37 are precharged high by P-channel transistor 55, which receives the attenuated precharge signal generated by circuit 31 during the precharge cycle after the strobe signal RAS goes high.

第５図のバッファ２２−１はライン２３上のアドレスビ
ットおよび１６中２のデコーダ５６によるＹ選択情報に
より制御され、このバッファが選択されると接続点５７
は高レベルになる。この状態はトランジスタ５８をＯＮ
にし、ライン３９上の即ち接続点５９上のデータを３個
の段６０゜６１および６２により増幅し接続点６３を駆
動する。読み出しの場合には、相補トランジスタ対６４
はＮＡＲＤデート６５に印加される制御回路３１からの
読み出し指令ＲによりＯＮＫなる。即ち、Ｒ／Ｙ制御”
信号が高レベルになって読み出し動作を指示すると、指
令Ｒは高レベルになりトランジスタ対６４がＯＮになる
。このとき相補トランジスタ対６６および６７は書き込
み指令Ｗが低レベルのため０ＦＩＦになる。かくして読
み出しの時は、ライン３９上のデータが接続点５９、カ
スケードになったインバータ６０．６１および６２、接
続点６３、およびトランジスタ対６４を介して７”　−
タ線１６を制御する。他方書き込みの時は、トランジス
タ対６６および６７がＯ’　Ｈになりトランジスタ対６
４がＯＦＦになる。そのため、接続点５９およびライン
３９はライン１６からのデータビットをトランジスタ６
７を介して受は取り、接続点６３およびライン３８はこ
のデータビットの補数を受は取る。かくして書き込み動
作中ライン１６上の単線データがライン３８および３９
上の二重線データに変換される。Buffer 22-1 of FIG. 5 is controlled by address bits on line 23 and Y selection information from 2 of 16 decoders 56; when this buffer is selected, node 57
will be at a high level. In this state, transistor 58 is turned on.
The data on line 39, ie, on node 59, is amplified by three stages 60, 61 and 62, and drives node 63. For reading, complementary transistor pair 64
is turned ON by the read command R from the control circuit 31 applied to the NARD date 65. That is, R/Y control"
When the signal goes high to instruct a read operation, the command R goes high and transistor pair 64 turns on. At this time, the complementary transistor pair 66 and 67 becomes 0FIF because the write command W is at a low level. Thus, when reading, the data on line 39 is transferred via node 59, cascaded inverters 60, 61 and 62, node 63, and transistor pair 64 to 7''-
control wire 16. On the other hand, during writing, transistor pair 66 and 67 become O'H, and transistor pair 6
4 becomes OFF. Therefore, node 59 and line 39 transfer the data bit from line 16 to transistor 6.
7, and connection point 63 and line 38 take the complement of this data bit. Thus, during a write operation, the single line data on line 16 is transferred to lines 38 and 39.
Converted to double line data above.

第６図にはセンスアンプ２６の１つが詳細に示されてお
り、この図はまたこのセンスアンプに対する２本のビッ
ト線３３とこれらのビット線と直交する５１２本の行ラ
インの中の４本を示している。センスアンプはＮチャン
ネルのドライバト２ンゾスタγ１とＰチャンネルトラン
ジスタγ２とを有する（：！ＭＯ８の交叉結合７リツデ
７０ツブ７０を筐用する。センスノードＴ３および７４
は分離トランジスタ７５および７６のソース・ドレイン
路を介してビット線３３に接続される。フリップ７０ツ
ゾ７０のアース側の接続点Ｔ８はＮチャンネルトランジ
スタ７９および８０を介して接地され、これらのトラン
ジスタ７９および８０はデートにセンスクロックＳ１お
よびＳ２が印加される。One of the sense amplifiers 26 is shown in detail in FIG. 6, which also shows the two bit lines 33 for this sense amplifier and four of the 512 row lines orthogonal to these bit lines. It shows. The sense amplifier has an N-channel dry transistor γ1 and a P-channel transistor γ2 (using a cross-coupled transistor 70 of MO8.Sense nodes T3 and 74).
is connected to bit line 33 via the source-drain paths of isolation transistors 75 and 76. A connection point T8 on the ground side of the flip 70 is connected to ground via N-channel transistors 79 and 80, and sense clocks S1 and S2 are applied to the dates of these transistors 79 and 80.

トランシスタフ９（末トランジスタ８０よりはるかに小
さく、且クロックＳ１が最初に生じる。このため初期の
センシングは低ディン状態であり、且Ｎチャンネルトラ
ンジスタ７１により行われる。Transistor Tough 9 (much smaller than transistor 80 and clock S1 occurs first; therefore, initial sensing is in a low state and is performed by N-channel transistor 71).

ｖＩｉｌｉ側では、接続点８１がＰチャンネルトランジ
スタ８２を介して電源に接続される。トランジスタ８２
（１０）つはデートにセンスクロックＳ２を印加されも
う１つはｒ−トに遅延センスクロックＳ２Ｄを印加され
る。センスクロックＳ２はＳ２の補数であり、僅かに遅
延している。そのためＰチャンネルトランジスタ１２は
第２のセンスクロックＳ２が活動した後で動作し始める
。２期間のセンス動作があり、最初はｓｌによる低電流
センシングで、その後ｓ２．ｓ２およびＳ２Ｄによるラ
ッチ動作でちる。トランジスタＴ９および８゜ならびに
トランジスタ対８２は、２個のブロック１０ａおよび１
０ｂにおける他のすべてのセンスアンプ２６即ち１０２
４個のセンスアンプに共有される。接続点Ｔ８および８
１は、電圧ｍが高くなった時ｖｃＬＣ，の約半分に予備
充電される。On the vIili side, connection point 81 is connected to the power supply via a P-channel transistor 82. transistor 82
(10) has the sense clock S2 applied to the date, and the other has the delayed sense clock S2D applied to the r-t. Sense clock S2 is the complement of S2 and is slightly delayed. Therefore, the P-channel transistor 12 starts operating after the second sense clock S2 becomes active. There are two periods of sensing operation, first low current sensing by sl, then s2. Chills due to latch operation by s2 and S2D. Transistors T9 and 8° and transistor pair 82 are connected to two blocks 10a and 1
All other sense amplifiers 26 or 102 in 0b
Shared by four sense amplifiers. Connection points T8 and 8
1 is precharged to about half of vcLC, when the voltage m becomes high.

ビット線３３は、それぞれのデートに等化クロック電圧
Ｅを印加される６個のトランジスタ８４により予備充電
され等化される。これらのトランジスタ８４の中の２個
のソースは基準電圧ｖｒｅｆに接続される。この基準電
圧の値は”ａａの約半分であり、そのためビット線の全
部を予備充電するのにチップ電源からの真電荷は殆んど
または全熱必要がない。即ち各センスアンプでは一方の
ビット線は高レベルで他方が低レベルであり、そのため
一方が他方を充電しＶｒｅｆは起るかも知れない何等か
の差額を供給しさえすればよい。減衰予備充電信号りと
同様にクロック電圧Ｅはアクティプサイクルが終った後
ストロープ信号ＲＡＧが高レベルになると、制御回路３
１内で発生する。Bit line 33 is precharged and equalized by six transistors 84, which are applied with equalization clock voltage E on each date. The sources of two of these transistors 84 are connected to reference voltage vref. The value of this reference voltage is approximately half aa, so that little or no net charge from the chip power supply is required to precharge all of the bit lines. line is high and the other is low, so one charges the other and Vref only needs to supply any difference that may occur.As with the damped precharge signal, the clock voltage E is When the strobe signal RAG becomes high level after the active cycle, the control circuit 3
Occurs within 1.

メモリセルの各々はコンデンサ８５とアクセストランジ
スタ８６とよりなり、１行中の５１２個のアクセストラ
ンジスタ８６全部のデートが１本の行ライン３４に接続
されている。どんな時でもブロック内の５１２本の行ラ
インの中の１本だけがＯＨ状態になり、そのため１個の
メモリセルコンデンサ８５だけが任意のセンスアンプ２
６のビット線３３に接続される。ビット線の電気容量の
コンデン？８５の容量値に対する比を下げるために、ビ
ット線３３のそれぞれの対において多数の部分線８Ｔが
用いられる。部分線８Ｔの中の１つが任意の時間にトラ
ンジスタ８８の中の１つにより１本のビット線３３に結
合される。例えば、各部分線には６２個のセルが接続さ
れ、そのためここに開示される実施例では各センスアン
プに対し１６本の部分線８１が存在しなければならない
（１６ｘ　３２＝５１２　）。この部分線の半分は一方
のビット線に接続され残りの半分は他のビット線に接続
される。行デコーダ１１＆または１１１）は、５１２本
の行ラインの中の１つを選択するのと同時に、ライン１
４からの９個のアドレスビットの中のいくつかのビット
に基いて部分線選択電圧８Ｂにより８本のライン８９の
中の適当な１つを選択する。Each memory cell consists of a capacitor 85 and an access transistor 86, with the dates of all 512 access transistors 86 in one row connected to one row line 34. Only one of the 512 row lines in the block is in the OH state at any time, so only one memory cell capacitor 85 is connected to any sense amplifier 2.
It is connected to the bit line 33 of No. 6. Bit line capacitance capacitor? In order to reduce the ratio of 85 to capacitance value, a large number of partial lines 8T are used in each pair of bit lines 33. One of the partial lines 8T is coupled to one bit line 33 by one of the transistors 88 at any given time. For example, 62 cells are connected to each segment line, so in the embodiment disclosed herein there must be 16 segment lines 81 for each sense amplifier (16x32=512). Half of this partial line is connected to one bit line and the other half is connected to the other bit line. The row decoder 11 & or 111) selects one of the 512 row lines and simultaneously selects one of the 512 row lines.
The appropriate one of the eight lines 89 is selected by the partial line selection voltage 8B based on some of the nine address bits from 8B.

ダミー行３２では、一対のダミーセルがビット線３３の
６対に対して設けられ、これらのダミーセルはダミーコ
ンデンサ９０とアクセストランジスタ９１とよりなる。In the dummy row 32, a pair of dummy cells are provided for six pairs of bit lines 33, and these dummy cells are composed of a dummy capacitor 90 and an access transistor 91.

選択されたセルが左側のビット線３３上にあると、通常
のやり方で右側のダミーセルが行デコーダｉ１ａまたは
１１ｂにおいてデコーダ出力線９２の中の１つを介して
選択され、逆もまた同じである。行アドレス中の１ビッ
トが行デコーダの内で使用されてダミーセル行３２の出
力線９２の一方または他方を選択する。Once the selected cell is on the left bit line 33, the right dummy cell is selected in the usual manner in row decoder i1a or 11b via one of the decoder output lines 92, and vice versa. . One bit in the row address is used within the row decoder to select one or the other of the output lines 92 of the dummy cell row 32.

第７図を参照して、正規動作における１ビットの読み出
しの場合の第２図乃至第６図のメモリ装置の一連の動作
を説明する。アクティプサイクルはＲＡＳ電圧が時刻ｔ
１において＋５から零に降下した時始まる。ここに示す
例は読み出しサイクルであり、そのためＲ／　Ｗ入力電
圧は高くなる。Referring to FIG. 7, a series of operations of the memory device shown in FIGS. 2 to 6 in the case of reading one bit in normal operation will be described. In the active cycle, the RAS voltage is at time t.
It starts when it drops from +5 to zero in 1. The example shown here is a read cycle, so the R/W input voltage is high.

ｔｌに先立つ時間は予備充電期間であり、この期間中等
化電圧コは高く、そのため−ット線３３の全部ならびに
接続点７８および８１がｖｒｅｆに予備充電されており
、なおりｒｅｆはｖｄｄの約半分即ち＋２．５である。The time preceding tl is a precharging period during which the neutralizing voltage is high so that all of the -t line 33 and connections 78 and 81 are precharged to vref, which is about vdd. It is half, or +2.5.

ライン８９全部の上の部分線選択信号ＳＳも予備充電サ
イクル中高ノベルに保たれ、そのため部分線８Ｔ全部も
ｖｒｅｆ電圧に予備充電される。時刻ｔ１におけるＲＡ
Ｓ電圧の低下は等化電圧Ｅを低下させ、ビット線３３０
対を互におよびｖｒｅｆから分離させる。ついで部分線
選択信号ＳＳが低下し、部分線８７全部をビット線３３
から分離する。行デコーダ１１＆および１０ｂがやっと
行アドレスに応答すると、時刻ｔ２においてｘＷｄ成圧
およびｘｄｕ、ｎ電圧は５１２本の行ライン３４の中の
選択された１つおよび２本のダミーラインの中の選択さ
れた１つで上昇し始め、同じ時刻ｔ２においてライン８
９の中の１つにおける部分巌選択信号が上昇する。これ
らのアダレス電圧ｘｗｄ　Ｎ　ｘｄｕｎおよびＳＳはむ
しろゆっくりとｖｌｉｄまで上昇し、その後読み出しサ
イクルの後半でセンシングが終了した後電圧ＢＢおよび
ｘｗｄは、アクセスト・ランジスタ８６および８８にお
ける電圧降下を除外して完全に「１」のレベルを回復す
ルタメ・ｖａｄ以上に押し上げられる。ダミーセルの機
能は初期センシングの間に終了するから、ｘａｉｉｍ　
を圧はセンシングが始まって間もなく降下し、ダミーコ
ンデンサはビット線から分離され予備充電が出来るよう
になる。時刻ｔ６において、センスアンプ２６はまづＳ
１電圧が上昇し高インピーダンスのＮチャンネルトラン
ジスタＴ９をＯＮすることにより活性化される。これは
メモリセルとダミーセルにおける電圧差による分離より
も一層ビット蔵３３を分離し始める。し赤し相当な菫の
電流がトランジスタγ２を介して・電源ｖｄｄから流れ
出すに先立ちあるいはトランジスタＴ１を介してｖｓｓ
に流れ入るに先立ち、Ｔ電圧は時刻ｔ４で降下し、ビッ
ト線３３をセンスノードＴ３お工び７４から分離する。The segment line selection signal SS on all lines 89 is also held at a high level during the precharge cycle so that all segment lines 8T are also precharged to the vref voltage. RA at time t1
A decrease in the S voltage causes the equalization voltage E to decrease, causing the bit line 330
Separate the pairs from each other and from vref. Then, the partial line selection signal SS drops, and all the partial lines 87 are switched to the bit line 33.
Separate from. When the row decoders 11& and 10b finally respond to the row address, at time t2 the xWd and xdu,n voltages are applied to the selected one of the 512 row lines 34 and the selected two dummy lines. line 8 at the same time t2.
9 rises. These adder voltages xwd N xdun and SS rise rather slowly to vlid, and then later in the read cycle, after sensing is finished, voltages BB and xwd rise completely, excluding the voltage drops across access transistors 86 and 88. It will be pushed up to more than Rutame VAD, which recovers the level of "1". Since the function of the dummy cell ends during the initial sensing, xaiim
The voltage drops shortly after sensing begins, and the dummy capacitor is separated from the bit line and can be pre-charged. At time t6, the sense amplifier 26
1 voltage rises and turns on the high impedance N-channel transistor T9, which activates the transistor T9. This begins to isolate the bit store 33 more than the isolation caused by the voltage difference between the memory cell and the dummy cell. However, a significant violet current flows through the transistor γ2 and from the power supply Vdd or through the transistor T1 before flowing from the Vss source.
The T voltage drops at time t4, isolating bit line 33 from sense node T3 connection 74.

Ｔ電圧が降下した後センス電圧Ｓ２は上昇し、そのため
大トランジスタ８０が導通し始める。またＢ２も降下し
Ｐ、チャンネル負荷トランジスタ８２が導通し始める。After the T voltage drops, the sense voltage S2 rises, so that the large transistor 80 begins to conduct. In addition, B2 also drops and P, the channel load transistor 82 begins to conduct.

その後僅か遅れて１３２Ｄが降下し一層大きいＰチャン
ネルトランジスタ８２が導通し始める。Ｂ２が上昇箇お
よび１３２Ｄが下降した後、Ｔ電圧は時刻ｔ５において
ｖａａまで上昇する。ビット線３３がラッチトランジス
タＴ１およびＴ２により完全に線対線のレベル（ｆｕｌ
ｌ　ｒａｉｌ−ｔｏ−ｒａｉｌ　１ｅｖｅｌ　）に駆動
されるのはこの点においてである。その後、時刻ｔ６に
おいて、アトＶスピット２７により選択されるセンスア
ンプ選択電圧８Ａ８１　ｔたｉｔ　ＥｌムＳ２が上昇し
て、センスアンプ対の中の１つのセンスアンプに対する
１対のビット線の中の１つを、第４図のライン３Ｔを介
しマルチプレキサ４２を用いて、バッファ２４に接続す
る。この直ぐ後に、列デコーダからのＹ選択出力Ｙｓｅ
ｌ−１およびＹｓｅｌ−２が有効になり、そのため選択
されたデータビットがライン１６上で有効になる。その
直後に、データビットは出力ビン１９上に出現する。After a short delay thereafter, 132D falls and the larger P-channel transistor 82 begins to conduct. After B2 rises and 132D falls, the T voltage rises to vaa at time t5. The bit line 33 is completely set to the line pair level (ful) by the latch transistors T1 and T2.
It is at this point that rail-to-rail is driven. Thereafter, at time t6, the sense amplifier selection voltage 8A81 tElm S2 selected by the atto V spit 27 rises, and one of the bit lines of the pair for one sense amplifier of the sense amplifier pair increases. one is connected to buffer 24 using multiplexer 42 via line 3T in FIG. Immediately after this, the Y selection output Yse from the column decoder
l-1 and Ysel-2 become valid, so that the selected data bit becomes valid on line 16. Immediately thereafter, the data bit appears on the output bin 19.

第８図には、第２図乃至第６図の装置に対する本発明に
よるテスト制御回路が示されている。第１図におけるよ
うに、同時書き込みはデコーダ１７内のトランジスタ９
５に８中１の選択でなく８中８の選択を行わせることに
より行われる。テス）−Ａの制御信号が行使されると、
トランジスタ９６はｖ１１□電圧をトランジスタ９５全
部のデートに印加する。入力端子１８に印加される人力
ピットはライン１６の中の１本ではなく８本全部に接続
される。同時読み出しは、ライン１６の８本全部がラッ
チＬからの入力ＣＩと同じデータビットを持っているか
否かをチェックする比較器Ｃにより行われる。比較器か
らの出力Ｃ６Ｉは、テスト−Ｃの制御信号が行決される
ときマルチプレキサＭを介してデータ出力端子１９に結
合される。もし間違ったビットがあると装置は不良で傍
に置かれ、後に欠陥分析で特定のビットが８中８でなく
８中１のアドレス指定を用いて同定される。ラッチＬは
テス）−Ｂの制御信号が用いられた時入力端子から「１
」またはｒＯＪが読み込まれる。FIG. 8 shows a test control circuit according to the invention for the apparatus of FIGS. 2-6. As shown in FIG.
This is done by having 5 make the 8 out of 8 selection instead of the 1 out of 8 selection. Tess) - When the control signal of A is exercised,
Transistor 96 applies the v11□ voltage to all transistors 95 dates. The human power pit applied to input terminal 18 is connected to all eight of lines 16 instead of one. Simultaneous reading is performed by a comparator C which checks whether all eight lines 16 have the same data bits as the input CI from latch L. The output C6I from the comparator is coupled to the data output terminal 19 via multiplexer M when the test-C control signal is asserted. If there is an incorrect bit, the device is set aside as bad and later defect analysis identifies the particular bit using 1-of-8 addressing instead of 8-of-8 addressing. The latch L is set to ``1'' from the input terminal when the control signal of TES)-B is used.
” or rOJ is read.

動作時、多ゾローデテストステーションにおいて、同時
書き込みにより即ち各サイクルでテストームの指令を発
生することにより、パターンがアレーに書き込まれる。In operation, patterns are written to the array at the multiplex load test station by simultaneous writing, ie, by issuing a testome command on each cycle.

これにより従来の書き込み時間の偽、即ち１Ｍサイクル
でなく１２８にサイクルになる。データビットを変更す
るときはラッチＬも変えられるが、これには１メモリサ
イクルのみが必要で、この間にテスト−Ｂ信号が発生さ
せられる。各読み出しサイクルでテスト−〇の制御信号
を発生させる同時読み出しを用いると、１２８に個の読
み出しサイクルですべてのビットを読み出すことができ
る。This results in 128 cycles instead of the traditional write time of 1M cycles. When changing a data bit, latch L is also changed, but this requires only one memory cycle, during which time the TEST-B signal is generated. Using simultaneous read, which generates a test-0 control signal on each read cycle, all bits can be read in 128 read cycles.

テスト制御信号は、完成した装置において外部と接合さ
れるのでなく多プローデテストステーションにおいて電
気ゾローデに接触させられるパッドからの入力９９によ
り動作させられる制御回路９８で発生させてもよいし、
あるいは正規動作で用いられる装置の端子が過電圧で活
性化されたときテストモードを行ってもよい。制御回路
９８が動作すると、この回路は端子１２上のアドレスに
応答して特殊のテスト制御信号を発生する。この制御信
号は次のサイクル中あるいは取り消されるまで有効であ
り、そのため後にアドレス端子は通常のアドレス入力動
作を行わせるのに用いられる。The test control signals may be generated by a control circuit 98 operated by an input 99 from a pad that is not connected externally in the finished device but is contacted by an electric sensor at a multi-prode test station.
Alternatively, the test mode may be performed when a terminal of the device used in normal operation is activated by an overvoltage. When control circuit 98 is activated, it generates special test control signals in response to the address on terminal 12. This control signal remains valid during the next cycle or until canceled, so that the address terminals can later be used to perform normal address input operations.

第９図には本発明思想の他の例が示されている。FIG. 9 shows another example of the idea of the invention.

１６行１６列の２５６ビットメモリセルアレーが例とし
て用いられているが、本発明の主要な用途が１Ｍビット
またはそれ以上のメモリ装置におけるセルアレーにある
ことを理解され度い。上記例示のアレーにおいては、１
６個のセンスアンプＥｉＡが用いられ、各センスアンプ
は一対のビット線ＢＬに接続される。各−ット線上には
１６本のワードＩＨｖｒＪとの交点において１６個のセ
ルがある。これが、差動ラッチ回路をセンスアンプとし
て使用し折り返しビット線を有する代表的なダイナミッ
クリード・ライトメモリの構造である。しかし、本発明
思想は同様に他のタイプのメモリ装置にも適用し得る。Although a 16-by-16 256-bit memory cell array is used as an example, it should be understood that the primary application of the present invention is in cell arrays in 1 Mbit or larger memory devices. In the above exemplary array, 1
Six sense amplifiers EiA are used, and each sense amplifier is connected to a pair of bit lines BL. There are 16 cells on each -t line at the intersections with 16 words IHvrJ. This is the structure of a typical dynamic read/write memory that uses a differential latch circuit as a sense amplifier and has folded bit lines. However, the inventive concept can be applied to other types of memory devices as well.

第９図の各センスアンプが、選択されたセルからデータ
ビットを読み出しあるいは選択されたセルにデータビッ
トを書き込むための１本のデータ人出力線ＤＬを持って
いるように図示されているが、この単線の入出力線の春
りに二重線のデータ路も用いられうる。また、中間人出
力バツファが各データ線ＤＬに直列に接続されてもよい
。データ入出力選択トランジスタＴＯ乃至Ｔ６は、２個
のアドレスビットＹＯおよびＹｌに基いて４中１のデコ
ーダに導通し、各グループにおける４本のデータ線ＤＬ
中の１本を中間線ニりに接続する。第２レベルの入出力
トランジスタＴ４ｔたはＴ５がアドレスビットＹ２に基
き２中１のデコーダで選択されて導通し、中間線ニＸｒ
の６対において１本だけを２本のデータ人出力線Ｉ１０
−１およびＩ／　Ｏ−’ｌの中の１本に接続する。もう
１つのレベルの選択が、アドレスぎットＹ５に基１！２
中１のデコーダで選択され導通するトランジスタで６お
よびＴ７により行われる。Although each sense amplifier in FIG. 9 is illustrated as having one data output line DL for reading data bits from or writing data bits to selected cells, A double line data path may also be used in place of this single line input/output line. Further, an intermediate output buffer may be connected in series to each data line DL. Data input/output selection transistors TO to T6 conduct to one out of four decoders based on two address bits YO and Yl, and connect four data lines DL in each group.
Connect one of the middle wires to the middle line. The second level input/output transistor T4t or T5 is selected by the 1 out of 2 decoder based on the address bit Y2 and becomes conductive, and the intermediate line
In the 6 pairs, only one is connected to the two data output lines I10.
-1 and one of I/O-'l. Another level of selection is 1!2 based on address Git Y5.
This is done by transistors 6 and T7 which are selected by the middle 1 decoder and turned on.

選択された人出力線工１０−１または工１０−２は、後
に記述されるように特殊なテスト状態で用いられるマル
チゾレキサＭを介してデータ端子りに結合される。The selected human output lineman 10-1 or 10-2 is coupled to a data terminal via a multi-solexor M used in special test conditions as will be described later.

正規の読み出し動作では、データビットは１６個のセン
スアンプの中の選択された１つから以下の順序で読み出
される。４グループの各々において、４本のデータＲＤ
ＩＩ中の１本がトランジスタＴＯ乃全Ｔ６により選択さ
れ、２本の中間線ニーからなる各々の対において１本の
中間線がトランジスタＴ４およびＴ５により選択され、
それから２本の線工１０−１およびエフｏ−２の中の１
本がトランジスタで６およびＴ７により選択されてデー
タ端子りに接続される。書き込み動作は逆の順序で行わ
れる。有効な１データビットが端子りに入力され、この
データビットはトランジスタＴ６およびＴ７により線工
１０−１か工１０−２かに印加される。それから選択さ
れたグループ内の４本のデータ線ＤＬ中の１本がトラン
ジスタＴＯ乃至Ｔ６中の１つを介してデータビットを受
取る。In a normal read operation, data bits are read from a selected one of the 16 sense amplifiers in the following order. In each of the 4 groups, 4 data RDs
one in II is selected by transistors TO through T6, one in each pair of two midline knees is selected by transistors T4 and T5;
Then two linemen 10-1 and one in F o-2
This transistor is selected by transistor 6 and T7 and connected to the data terminal. Write operations are performed in reverse order. A valid data bit is input to terminal 1, and this data bit is applied to wirework 10-1 or wirework 10-2 by transistors T6 and T7. One of the four data lines DL in the selected group then receives the data bit via one of the transistors TO to T6.

行デコーダは１本のワーｒ線ＷＬを選択し、データビッ
トは選択されたセルに書き込まれる。通常、センスアン
プＳＡは読み出しを行うため活性化され、書き込みの始
めに元に戻る。The row decoder selects one word line WL and data bits are written to the selected cell. Normally, the sense amplifier SA is activated for reading, and returns to its original state at the beginning of writing.

本発明によると、あるタイプのテスト動作においては、
２個のセルに同時に書き込むことができる。テスト−五
の制御信号を動作させると、トランジスタで６およびＴ
７は２中１の選択をするのでなく共にＯＮになる。かく
して、線エフｏ−１および工１０−２の両者がデータぎ
ットを受は取り、１本でなく２本の中間線Ｉｎが動作す
る。このため２個のメモリセルが同時に書き込まれる。According to the invention, in one type of test operation:
Two cells can be written to at the same time. Test - When operating the control signal of 5, the transistor 6 and T
7 does not select 1 out of 2, but both are turned on. Thus, both wires F o-1 and wire 10-2 receive and receive data, and two intermediate wires In instead of one operate. Therefore, two memory cells are written at the same time.

本発明の重要な特長によると、セレクタ回路は、テスト
状態にあるこれら２個のビット間の物理的間隔が最大に
なるように選ばれている。この最低限の例においては、
Ｎをデータ線ＤＬの数即ち列の数としＭを同時に選択さ
れるセルの数とすると、上記間隔は（Ｎ／Ｍ−１）で与
えられ１６／２−１　＝　７になる。According to an important feature of the invention, the selector circuit is chosen such that the physical spacing between these two bits under test is maximized. In this minimal example,
If N is the number of data lines DL, that is, the number of columns, and M is the number of cells selected simultaneously, the above-mentioned interval is given by (N/M-1), which is 16/2-1=7.

通常、セルアレー、その列デコーダおよびセレクタデー
トはこの間隔を何等顧慮することなく半導体片の上に配
置される。例えば米国特許第４，２３９，９９３号の６
４にダイナミック化諷では、隣接した４列がアレー中の
Ｙセレクタによりアクセスされ、４中１の選択が周辺で
行われる。Typically, the cell array, its column decoders and selector dates are arranged on a semiconductor chip without any consideration for this spacing. For example, U.S. Pat. No. 4,239,993-6
In a four-way dynamic, four adjacent columns are accessed by Y selectors in the array, and a one-of-four selection is made at the periphery.

この配置では副次的に４個のデー・夕の入出力を選択す
ることができるが、この配置はアクセスされるビットが
余りＫも接近しているからパターン敏感度テストのため
の多数のビットへの同時アクセスを助けることにはなら
ないであろ５゜第９図におけるテスト−Ａの制御信号を
用いるテストモードの書き込み動作は、パターンを書き
込むのに要する時間を標準的は書き込みサイクルが用い
られた時に要する時間の半分にする。たとえその後で標
準的な読み出しサイクルが用いられても可成り時間の節
約になる。これは、ハンマー（ｈａｍｍｅｒ　）あるい
はビットビータ（ｂｉをｂｅａｔｅｒ　）シーケンスと
呼ばれ隣接セルが読み出される前に１群のセルに対し多
数回書き込みを行って例えば繰返し書き込みの漏洩への
影響を検出するがごときテストパターンにおいては時に
時間の節約になるであろう。しかし乍ら、テストモード
における読み出し動作の時間も同じく第９図の回路で減
少させられる。ＷＩｌｏ−１とｌ１０−２とに結合され
た２人力を持つ比較器回路を使用して一時に２ビットが
チェックされる。比較器の他っ入力Ｃ１は、テス）−Ｂ
の制御信号が動作するときデータ端子りから読み込まれ
た「１」または「０」を保持するラッチから与えられる
。比較器出力Ｃ０は、２個の選択されたセルから来たｌ
ｌｌ１０−１およびｌ１０−２上の２個のデータビット
がラッチ内のビットの値に等しいか否かを示す。この比
較器出力Ｃ。ヲ屯、テス）−Ｃの制御信号が動作すると
きマルチゾレキサＭおよびデータ端子りを介してチップ
外に取り出される。テスト−Ａ１テスト−Ｂおよびテス
）−Ｃのごときテスト制御信号は、通常完成したシステ
ムではエーデが利用出来ず半導体装置の製作工場におけ
るテストステーションでだけアクセス出来るチップ上回
路で発生させてもよい。This arrangement allows for the selection of four data inputs and outputs, but since the accessed bits are too close together by K, this arrangement requires a large number of bits for pattern sensitivity testing. The test mode write operation using the Test-A control signal in Figure 9 is based on the time required to write the pattern, typically in a write cycle. Cut the time required in half. Even if a standard read cycle is used afterwards, there is considerable time savings. This is called a hammer or bit beater sequence and involves writing to a group of cells multiple times before adjacent cells are read, to detect, for example, the effect of repeated writes on leakage. This can sometimes save time in test patterns such as However, the time for read operations in test mode is also reduced with the circuit of FIG. Two bits at a time are checked using a two-power comparator circuit coupled to WIlo-1 and 110-2. The other input C1 of the comparator is Test)-B
When the control signal is activated, it is given from a latch that holds a ``1'' or ``0'' read from the data terminal. Comparator output C0 comes from the two selected cells l
Indicates whether the two data bits on 110-1 and 110-2 are equal to the value of the bit in the latch. This comparator output C. When the control signal of TES)-C is activated, it is taken out of the chip via the multi-layer sensor M and the data terminal. Test control signals such as Test-A1 Test-B and Test)-C may be generated in on-chip circuitry that is typically not available in the completed system and is accessible only at a test station in a semiconductor device fabrication facility.

【図面の簡単な説明】[Brief explanation of drawings]

に１図および第１ａ図は、本発明の発明思想な示すメモ
リアレーの概略の配線図である。第２図は、本発明のテ
スト回路を使用し得る１Ｍビットの大きさのダイナミッ
クメモリ装置のブロックで示した配線図である。第２ａ
図は、第２図の装置の動作時における波形および事象の
タイミング図である。第３図は、第２図のメモリ装置の
１部のブロックで示した配線図である。第４図は、第３
図の回路の１部のブロックで示した配線図である。 第５図は、第２図乃至第４図の装置の中間人出カバツフ
ァの概略の配線図である。第６図は、第２図乃至第５図
のセンスアンプおよびセルアレーの概略の配＠図である
。第７図は、第２図乃至第６図の回路の種々の接続点に
おける電圧と時間の関係を示すタイミング図である。第
８図は第２図乃至第６図の装置に対するテスト制御回路
の配線図である。第９図は、他の実施列に対する第１図
に対応する配＠図である。1 and 1a are schematic wiring diagrams of a memory array embodying the inventive idea of the present invention. FIG. 2 is a block wiring diagram of a 1 Mbit sized dynamic memory device in which the test circuit of the present invention may be used. 2nd a
2 is a timing diagram of waveforms and events during operation of the apparatus of FIG. 2. FIG. FIG. 3 is a wiring diagram showing a partial block of the memory device of FIG. 2. FIG. Figure 4 shows the third
FIG. 2 is a wiring diagram showing a partial block of the circuit shown in the figure. FIG. 5 is a schematic wiring diagram of the intermediate cover buffer of the apparatus of FIGS. 2-4. FIG. 6 is a schematic layout diagram of the sense amplifier and cell array shown in FIGS. 2 to 5. FIG. 7 is a timing diagram showing the relationship between voltage and time at various connection points of the circuits of FIGS. 2-6. FIG. 8 is a wiring diagram of a test control circuit for the apparatus of FIGS. 2-6. FIG. 9 is a layout diagram corresponding to FIG. 1 for another implementation column.

Claims (35)

【特許請求の範囲】[Claims] （１）半導体メモリ装置におけるリード・ライトメモリ
セルの行および列を持つアレーをテストする方法であつ
て、テストモードの動作を行わせ乍ら該装置の端子に１
個のデータビットを印加して複数個のメモリセルに上記
１個のビットを同時に書き込む工程と、爾後上記複数個
のメモリセル全部からデータを読み出す工程とを有する
ことを特徴とするテスト方法。(1) A method for testing an array having rows and columns of read/write memory cells in a semiconductor memory device, the method comprising: operating in a test mode;
1. A test method comprising the steps of simultaneously writing the one bit into a plurality of memory cells by applying data bits, and then reading data from all of the plurality of memory cells. （２）特許請求の範囲第１項による方法であつて、上記
読み出し工程が複数個のセルの状態を並列に検出する工
程と、上記状態全部が同一であるか否かを示す出力を生
じる工程とを有することを特徴とする方法。(2) The method according to claim 1, wherein the reading step includes detecting the states of a plurality of cells in parallel, and producing an output indicating whether all the states are the same or not. A method comprising: （３）特許請求の範囲第２項による方法であつて、上記
装置が正規モードの動作も行う場合には、１個のビット
が上記端子に印加される時セルの１個だけに書き込まれ
ることを特徴とする方法。(3) In the method according to claim 2, when said device also operates in a normal mode, one bit is written to only one of the cells when applied to said terminal. A method characterized by: （４）特許請求の範囲第１項による方法であつて、上記
アレーがセルから成る複数個のサブアレーを含み、各サ
ブアレーが上記アレーと同じ数の行を有することを特徴
とする方法。4. A method according to claim 1, wherein said array includes a plurality of subarrays of cells, each subarray having the same number of rows as said array. （５）特許請求の範囲第４項による方法であつて、上記
１個のビットが上記サブアレーの各々に同時に書き込ま
れることを特徴とする方法。(5) A method according to claim 4, characterized in that said one bit is simultaneously written to each of said subarrays. （６）メモリセルの行および列を持つアレーを有する半
導体リード・ライトメモリ装置であつて、正規モードの
動作とテストモードの動作とを持つアドレス指定手段を
有し、該アドレス指定手段が該正規モードの動作におい
てはアドレスを受取つて行の１つを選択して活性化し列
の１つを選択してデータ端子に結合し上記テストモード
の動作においてはアドレスを受取つて行の１つを選択し
て活性化し列の中の複数のものを選択して該データ端子
に結合することを特徴とするメモリ装置。(6) A semiconductor read/write memory device having an array having rows and columns of memory cells, the addressing means having normal mode operation and test mode operation; In operation in the test mode, an address is received and one of the rows is selected and activated, and one of the columns is selected and connected to the data terminal.In operation in the test mode, an address is received and one of the rows is selected. A memory device characterized in that a plurality of columns are selected and coupled to the data terminal. （７）特許請求の範囲第６項による装置であつて、上記
テストモードの動作時に列の中の複数のものに同時に書
き込みを行うための手段を有することを特徴とする装置
。(7) An apparatus according to claim 6, characterized in that it comprises means for simultaneously writing to a plurality of columns during operation in said test mode. （８）特許請求の範囲第７項による装置であつて、上記
複数の列全部におけるセルが同一のデータを含んでいる
か否かを上記テストモードの動作時に検出するための手
段を有することを特徴とする装置。(8) The apparatus according to claim 7, characterized by comprising means for detecting whether cells in all of the plurality of columns contain the same data during operation in the test mode. A device that does this. （９）特許請求の範囲第８項による装置であつて、上記
検出手段の出力が上記データ端子に結合されていること
を特徴とする装置。(9) An apparatus according to claim 8, characterized in that the output of said detection means is coupled to said data terminal. （１０）特許請求の範囲第９項による装置であつて、上
記アレーがＢ個のサブアレーを含み、各サブアレーが上
記アレーと同一の数の行を有し、Ｂが上記複数個の列の
数に等しく、そして上記テストモードの動作においては
各サブアレー中の１個の列が選択されることを特徴とす
る装置。(10) The apparatus according to claim 9, wherein said array includes B subarrays, each subarray having the same number of rows as said array, and B is the number of said plurality of columns. , and one column in each subarray is selected in said test mode of operation. （１１）メモリセルのＭ個の行とＣ個の列よりなるＮ個
のメモリセルのアレーであつて、ＣはＭより大きく、Ｍ
は√Ｎより小さく、ＣおよびＭが２の累乗であり、且Ｂ
個のサブアレーを含み、各サブアレーがＣ／Ｂ個の列と
Ｍ個の行とを有するが如きアレーと、行アドレスに応答
して上記行のうちの１つを活性化するための行指定手段
と、正規モードの動作とテストモードの動作とを持つ列
指定手段であつて、上記正規モードの動作においてはデ
ータを入出力するため各サブアレーでＣ／Ｂ個の列の中
の１個を選択した後Ｂ個のサブアレーの中の１個を選択
し、上記テストモードの動作においてはデータを入出力
するため各サブアレーでＣ／Ｂ個の列の中の１個を選択
した後Ｂ個のサブアレーのすべてを活性化させる列指定
手段とを有することを特徴とする半導体リード・ライト
メモリ装置。(11) an array of N memory cells consisting of M rows and C columns of memory cells, where C is greater than M;
is less than √N, C and M are powers of 2, and B
such that the array includes C/B subarrays, each subarray having C/B columns and M rows, and row designation means for activating one of said rows in response to a row address. and a column specifying means that has normal mode operation and test mode operation, and in the normal mode operation, selects one of C/B columns in each subarray for data input/output. After that, one of the B subarrays is selected, and in the above test mode operation, in order to input/output data, one of the C/B columns is selected in each subarray, and then one of the B subarrays is selected. 1. A semiconductor read/write memory device comprising: column designating means for activating all of the semiconductor read/write memory devices. （１２）特許請求の範囲第１１項による装置であつて、
上記データの入出力では、上記正規モードの動作におい
ても上記テストモードの動作においても１ビットのデー
タが入出力されることを特徴とする装置。(12) A device according to claim 11, comprising:
In the data input/output, 1-bit data is input/output both in the normal mode operation and in the test mode operation. （１３）特許請求の範囲第１２項による装置であつて、
上記テストモードの動作における上記データの出力が、
上記すべてのサブアレーの出力に結合された入力手段を
もつ比較器を介して行われることを特徴とする装置。(13) A device according to claim 12, comprising:
The output of the above data in the above test mode operation is
A device characterized in that it is carried out via a comparator having input means coupled to the outputs of all said subarrays. （１４）メモリセルの行と列とからなるアレーを有する
半導体リード・ライトメモリ装置であつて、正規モード
の動作とテストモードの動作とを持つアドレス指定手段
を有し、且該アドレス指定手段が上記テストモードの動
作においては、アドレスを受取つて上記行の１つを選択
して活性化しＭ個の列を選択してデータ端子に結合する
ことを特徴とするメモリ装置。(14) A semiconductor read/write memory device having an array consisting of rows and columns of memory cells, the device having an addressing means having normal mode operation and test mode operation; In the test mode of operation, the memory device receives an address, selects and activates one of the rows, and selects and couples M columns to a data terminal. （１５）特許請求の範囲第１４項による装置であつて、
上記テストモードの動作時にＭ個の列に同時に書き込み
を行うための手段を有することを特徴とする装置。(15) A device according to claim 14, comprising:
An apparatus characterized in that it has means for simultaneously writing to M columns during operation in the test mode. （１６）特許請求の範囲第１５項による装置であつて、
上記Ｍ個の列全部におけるセルが同一のデータを含んで
いるか否かを上記テストモードの動作時に検出するため
の手段を有することを特徴とする装置。(16) A device according to claim 15, comprising:
An apparatus characterized in that it comprises means for detecting, during operation in the test mode, whether cells in all M columns contain the same data. （１７）特許請求の範囲第１６項による装置であつて、
上記検出手段の出力が上記データ端子に結合されている
ことを特徴とする装置。(17) A device according to claim 16, comprising:
Apparatus characterized in that the output of said detection means is coupled to said data terminal. （１８）特許請求の範囲第１７項による装置であつて、
上記アレーがＭ個のサブアレーを含み、各サブアレーが
上記アレーと同じ数の行を含み、上記テストモードの動
作においては各サブアレー中の１個の列が選択されるこ
とを特徴とする装置。(18) A device according to claim 17, comprising:
Apparatus wherein said array includes M subarrays, each subarray containing the same number of rows as said array, and in said test mode of operation one column in each subarray is selected. （１９）半導体の表面に形成された半導体メモリ装置に
おけるリード・ライトメモリセルの行および列を持つア
レーをテストしてアレー内の接近したセルに書き込まれ
読み出されるデータのパターンに対する敏感度を検出す
る方法であつて、テストモードの動作を行いながら１ビ
ットのデータを上記メモリ装置の端子に印加して上記１
ビットを１を越える整数であるＭ個のメモリに同時に書
き込みしかも該Ｍ個のメモリセルが上記アレー内で上記
表面に沿つて実質的に４個を越えるセル分だけ互に物理
的に離すようにする工程と、その後Ｍ個のセル全部から
データを読み出す工程とを有することを特徴とするテス
ト方法。(19) Testing arrays with rows and columns of read/write memory cells in semiconductor memory devices formed on the surface of a semiconductor to detect sensitivity to patterns of data written to and read from adjacent cells in the array. The method comprises applying one bit of data to a terminal of the memory device while operating in a test mode.
writing bits to M memories, an integer greater than one, simultaneously, and such that the M memory cells are physically separated from each other by substantially more than four cells along the surface in the array; A test method comprising: a step of reading data from all M cells; and a step of reading data from all M cells. （２０）特許請求の範囲第１９項による方法であつて、
上記Ｍ個のセルは上記表面に沿つて、上記列の全数をＭ
で割りそれから１を引いた数より少くない数のセル分だ
け互に物理的に離され、且上記テストモードの動作を行
う工程が上記端子と上記メモリ装置内のＭ個の平行のデ
ータ入出力線との間のデータ路を変化させることを特徴
とする方法。(20) A method according to claim 19, comprising:
The M cells are arranged along the surface so that the total number of the columns is M
M parallel data input/output between the terminal and the memory device are physically separated from each other by a number of cells not less than the number divided by 1 minus 1, and the step of performing the operation in the test mode is A method characterized in that the data path between the line and the line is changed. （２１）特許請求の範囲第２０項による方法であつて、
上記データ路が正規モードの動作において用いられるＭ
中１のセレクターを含むことを特徴とする方法。(21) A method according to claim 20, comprising:
M where the data path is used in normal mode operation
A method characterized by including a selector for a junior high school first grade. （２２）特許請求の範囲第２１項による方法であつて、
上記読み出し工程は複数個のセルの状態を並列に検出す
る工程と状態全部が同一であるか否かを示す出力を生じ
る工程とを含むことを特徴とする方法。(22) A method according to claim 21, comprising:
The method characterized in that the reading step comprises the steps of detecting the states of a plurality of cells in parallel and producing an output indicating whether all the states are the same. （２３）特許請求の範囲第２２項による方法であつて、
上記メモリ装置が正規モードの動作を行う場合には、デ
ータ入力が上記端子に印加されるときＭより実質的に少
ない数のセルのみに書き込みが行われることを特徴とす
る方法。(23) A method according to claim 22, comprising:
A method characterized in that when the memory device operates in a normal mode, only substantially fewer than M cells are written when a data input is applied to the terminal. （２４）半導体の表面に形成された半導体メモリ装置に
おけるリード・ライトメモリセルの行および列を持つア
レーをテストしてアレー内の接近したセルに書き込まれ
読み出されるデータのパターンに対する敏感度を検出す
る方法であつて、テストモードの動作においてアレー中
の１を越える整数であるＭ個のセルに同時書き込みを行
いしかもＭを上記メモリ装置の正規モードの動作におい
て同時に書き込まれるセルの数よりも大きくし且該Ｍ個
のセルが上記アレー内で上記表面に沿つて、上記列の全
数をＭで割り１を引いた数より少くない数のセル分だけ
互に物理的に離すようにする工程と、その後上記Ｍ個の
メモリセル全部からデータを読み出す工程とを有するこ
とを特徴とするテスト方法。(24) testing arrays with rows and columns of read/write memory cells in semiconductor memory devices formed on the surface of a semiconductor to detect sensitivity to patterns of data written to and read from closely spaced cells in the array; The method comprises simultaneously writing M cells in an array that are an integer greater than 1 in a test mode of operation, and M being larger than the number of cells written simultaneously in a normal mode of operation of the memory device. and said M cells are physically separated from each other along said surface in said array by a number of cells not less than the total number of said columns divided by M minus one; and then reading data from all of the M memory cells. （２５）特許請求の範囲第２４項による方法であつて、
上記テストモードの動作が上記メモリ装置の端子と該メ
モリ装置内のＭ個の平行なデータ入出力線との間のデー
タ路を使用することを特徴とする方法。(25) A method according to claim 24, comprising:
The method characterized in that said test mode of operation uses a data path between a terminal of said memory device and M parallel data input/output lines within said memory device. （２６）特許請求の範囲第２４項による方法であつて、
上記データ路が正規モードの動作において用いられるＭ
中１のセレクタとテストモードの動作において用いられ
るＭ中Ｍのセレクタとを含むことを特徴とする方法。(26) A method according to claim 24, comprising:
M where the data path is used in normal mode operation
A method comprising: a middle 1 selector and an M middle selector used in test mode operation. （２７）特許請求の範囲第２４項による方法であつて、
上記アレーがセルからなる複数個のサブアレーを含み、
各サブアレーが上記アレーと同じ数の行を有することを
特徴とする方法。(27) A method according to claim 24, comprising:
the array includes a plurality of subarrays consisting of cells;
A method characterized in that each subarray has the same number of rows as said array. （２８）特許請求の範囲第２７項による方法であつて、
１ビットのデータが上記サブアレーの各々に同時に書き
込まれることを特徴とする方法。(28) A method according to claim 27, comprising:
A method characterized in that one bit of data is simultaneously written to each of said subarrays. （２９）メモリセルの行および列を持つアレーを有する
半導体リード・ライトメモリ装置であつて、正規モード
の動作とテストモードの動作とを持ちパターン敏感度テ
ストを行なうアドレス指定手段を有し、該アドレス指定
手段が該正規モードの動作においてはアドレスを受取つ
て行の１つを選択して活性化し列の１つを選択してデー
タ端子に結合し上記テストモードの動作においてはアド
レスを受取つて行の１つを選択して活性化しＭ個の列を
選択して該データ端子に結合し、しかも該Ｍ個の列が上
記アレーにおいて少くとも２の整数幕に等しい数の列だ
け互に離されていることを特徴とするメモリ装置。(29) A semiconductor read/write memory device having an array having rows and columns of memory cells, which has normal mode operation and test mode operation, and has addressing means for performing a pattern sensitivity test; In the normal mode of operation, the addressing means receives the address and selects and activates one of the rows, selects one of the columns and couples it to the data terminal, and in the test mode of operation receives the address and selects and activates one of the rows. select and activate one of the M columns to couple to the data terminal, and the M columns are separated from each other in the array by a number of columns equal to at least two integer columns. A memory device characterized by: （３０）特許請求の範囲第２９項による装置であつて、
上記テストモードの動作時に上記Ｍ個の列に同時に書き
込みを行うための手段を有することを特徴とする装置。(30) A device according to claim 29, comprising:
An apparatus characterized in that it has means for simultaneously writing to said M columns during operation in said test mode. （３１）特許請求の範囲第３０項による装置であつて、
上記Ｍ個の列全部におけるセルが同一のデータを含んで
いるか否かを上記テストモードの動作時に検出するため
の手段を有することを特徴とする装置。(31) A device according to claim 30, comprising:
An apparatus characterized in that it comprises means for detecting, during operation in the test mode, whether cells in all M columns contain the same data. （３２）特許請求の範囲第３１項による装置であつて、
上記検出手段の出力が上記データ端子に結合されている
ことを特徴とする装置。(32) A device according to claim 31, comprising:
Apparatus characterized in that the output of said detection means is coupled to said data terminal. （３３）特許請求の範囲第３２項による装置であつて、
上記アレーがＭ個のサブアレーを含み、各サブアレーが
上記アレーと同一の数の行を有し、上記テストモードの
動作においては各サブアレー中の１個の列が選択される
ことを特徴とする装置。(33) A device according to claim 32, comprising:
Apparatus characterized in that said array includes M subarrays, each subarray having the same number of rows as said array, and in said test mode of operation one column in each subarray is selected. . （３４）メモリセルのＲ個の行とＣ個の列よりなるＮ個
のメモリセルのアレーであつて、ＣはＲより大きくＲは
√Ｎより小さくＲおよびＣが２の累乗であり、且Ｂ個の
サブアレーを含み、各サブアレーがＣ／Ｂ個の列とＲ個
の行とを有するがごときアレーと、行アドレスに応答し
て上記行の１つを活性化するための行指定手段と、正規
モードの動作とテストモードの動作とを持ちパターン敏
感度テストを行うための列指定手段であつて、上記正規
モードの動作においてはデータを入出力するためサブア
レーの各々においてＣ／Ｂ個の列中の１つを選択し且Ｂ
個のサブアレーの中の１つを選択し、上記テストモード
の動作においてはデータを入出力するためサブアレーの
各々においてＣ／Ｂ個の列中の１つを選択し且Ｂ個のサ
ブアレー全部を活性化させる列指定手段とを有し、しか
も各サブアレーにおいてＣ／Ｂ個の列から選択された１
個の列が他の選択された列からＣ／Ｂから１を引いた数
より小さくない数の列だけ離されていることを特徴とす
る半導体リード・ライトメモリ装置。(34) an array of N memory cells consisting of R rows and C columns of memory cells, where C is greater than R and R is less than √N and R and C are powers of 2; an array including B subarrays, each subarray having C/B columns and R rows; and row designation means for activating one of said rows in response to a row address. , is a column specifying means for performing a pattern sensitivity test, which has a normal mode operation and a test mode operation, and in the above normal mode operation, in order to input and output data, C/B columns are specified in each subarray. Select one in the column and press B
In the test mode operation, one of the C/B columns is selected in each of the subarrays for data input/output, and all B subarrays are activated. column designation means for specifying one column selected from C/B columns in each subarray.
1. A semiconductor read/write memory device, wherein each selected column is separated from another selected column by a number of columns not less than C/B minus 1. （３５）特許請求の範囲第３４項による装置であつて、
該装置が半導体の表面に形成され、該表面に沿つてのＣ
／Ｂから１を引いた数の列による物理的間隔が、上記テ
ストモードの動作におけるある選択された列内のセルの
他の選択された列内のセルに対する実質的な影響を避け
るのに充分な距離にされていることを特徴とする装置。(35) A device according to claim 34,
The device is formed on a surface of a semiconductor, and C along the surface.
/B minus 1 physical spacing by columns is sufficient to avoid substantial influence of cells in one selected column on cells in other selected columns in operation of the test mode. A device characterized in that it is located at a certain distance.