JPS6111869A - Distribution type input/output unit - Google Patents

Distribution type input/output unit

Info

Publication number
JPS6111869A
JPS6111869A JP60119913A JP11991385A JPS6111869A JP S6111869 A JPS6111869 A JP S6111869A JP 60119913 A JP60119913 A JP 60119913A JP 11991385 A JP11991385 A JP 11991385A JP S6111869 A JPS6111869 A JP S6111869A
Authority
JP
Japan
Prior art keywords
input
output
signals
signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60119913A
Other languages
Japanese (ja)
Other versions
JPH0646393B2 (en
Inventor
ウイリアム・ジヨセフ・ケテルハツト
チヤールス・エドワード・コンラド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JPS6111869A publication Critical patent/JPS6111869A/en
Publication of JPH0646393B2 publication Critical patent/JPH0646393B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1101—Remote I-O
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1102—Speed up I-O manipulation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1103—Special, intelligent I-O processor, also plc can only access via processor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1131—I-O connected to a bus
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1158—Control of output current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1162—Forcing I-O
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1168—Peak amplitude for input, nul amplitude for activating output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1179—Safety, on error, fault, block, inhibit output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/14—Plc safety
    • G05B2219/14084—Remote diagnostic
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/14—Plc safety
    • G05B2219/14089—Display of control states on cards, by leds
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/14—Plc safety
    • G05B2219/14123—Majority voting, dynamic redundant, persistency and integrity
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/15—Plc structure of the system
    • G05B2219/15018—Communication, serial data transmission, modem
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34162—Linear in one axis, circular in other axis
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34242—For measurement only

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)
  • Testing And Monitoring For Control Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は全般的にプログラマブル制御装置に用いる装
置及び方法、特にインテリジェント（ｉｎｔｅｌｌｉｇ
ｅｎｔ　）入力／′出力装ｍにｉする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates generally to apparatus and methods for use in programmable controllers, and more particularly to intelligent
ent) input/'output device m.

発明の背景 プログラマブル制御装置を用いたプロセス制御は、プロ
セスの種々のセンサからの入力信号を収集して、プロセ
スの被制御ｌｌ要素に対する出力信号を発生する。こう
してプロセスが内蔵プログラムと、センサから報告され
たプロセスの状態との関数として制御される゛。勿論、
数多くの多種多様なプロセスにこういう制御が用いられ
、例えば工業的なプロセス、コンベヤ・システム、化学
、石油及び冶金の各プロセスの逐次的な動作を何れもプ
ログラマブル制御装置によって有利に制御１１すること
が出来る。BACKGROUND OF THE INVENTION Process control using programmable controllers collects input signals from various sensors of a process and generates output signals for controlled elements of the process. The process is thus controlled as a function of the built-in program and the state of the process as reported by the sensor. Of course,
Such controls are used in a large number of diverse processes, including the sequential operation of industrial processes, conveyor systems, chemical, petroleum, and metallurgical processes, all of which can be advantageously controlled 11 by programmable controllers. I can do it.

プログラマブル制御装置は比較的最近開発されたもので
ある。従来のプログラマブル制御装置は、広義に云えば
、内蔵プログラムを実行するデータ処理装装置と、プロ
グラム並びに入力及び出力の状態に関係するデータを記
憶するのに十分な規模の記憶装置と、１つ又は更に多く
の電源とで構成された中央処理゛装置（ＣＰＵ）を有す
る。更に、入力／出力（Ｉ／Ｏ）装置・が中央処理装置
と、入力装置並びに制御されるプロセスの被制御要素と
の間のインターフェイスになる。Programmable controllers are a relatively recent development. Conventional programmable control devices, broadly speaking, include a data processing device that executes a built-in program, a storage device of sufficient size to store the program and data related to the status of inputs and outputs, and one or more storage devices. It also has a central processing unit (CPU) made up of many power supplies. Additionally, input/output (I/O) devices provide an interface between the central processing unit and the input devices as well as the controlled elements of the controlled process.

入力／出力（Ｉ／Ｏ）装置はプログラマブル制御装置の
開発以来、比較的変わらないよ・であり、最も改良を必
要とするものである。Ｉ１０装置に幾分の進歩が見られ
るが、その改良は一般的に従来の線上にある。例えば米
国特許第４２９３９２４号に記載されるＩ１０装置では
、インターフェイスの密度が増加されている。米国特許
第４２４７８８２号に記載された別の方式は、入力／出
力装置に対するハウジングを改良することに力を注いで
いる。制御を必要とするプロセスが複雑になり、プロセ
スと中央処理装置の間の情報交換量を一層多くすること
が必要になるにつれ、Ｉ１０装置に関するこの他の改良
方式が必要になって来た。Input/output (I/O) devices have remained relatively unchanged since the development of programmable controllers and are the ones in greatest need of improvement. Although some advances have been made in the I10 device, the improvements are generally along traditional lines. For example, in the I10 device described in US Pat. No. 4,293,924, the density of the interface is increased. Another approach, described in US Pat. No. 4,247,882, focuses on improving housings for input/output devices. Other improvements to the I10 device have become necessary as the processes requiring control have become more complex and require greater amounts of information exchange between the process and the central processing unit.

従来のＩ１０装置は多数の個別のＩ／Ｏ点で構成されて
おり、その各々が入力装置例えばリミット・スイッチ、
圧力スイッチ等）からの信号を受取るか、或いは出力装
置（例えばソレノイド、モータ起動装置等）に制御信号
を供給するかの一方に専用になっており、そのどちらか
になるかは、特定のＩ／Ｏ点の回路をどういう構成にす
るかによって決まる。即ち、Ｉ／Ｏ点は入力点であるか
出力点であるか、その何れか一方に専用であり、一方の
用途から他方の用途に容易に変換することが出来ない。Conventional I10 devices consist of a number of individual I/O points, each of which has an input device such as a limit switch,
It is dedicated to either receiving signals from a pressure switch (e.g., a pressure switch, etc.) or providing control signals to an output device (e.g., a solenoid, motor starter, etc.), depending on the specific I/O. It depends on the configuration of the circuit at point /O. That is, an I/O point is dedicated to either an input point or an output point, and cannot be easily converted from one use to the other.

従来のＩ１０装置（特に複雑なプロセスに用いた時）の
１つの問題は、設備費が高いことである。One problem with conventional I10 equipment, especially when used in complex processes, is the high equipment cost.

典型的には、Ｉ１０モジュール又は回路カードが、７カ
ード・ラック又はケージ内に収容されている。Typically, I10 modules or circuit cards are housed in a seven card rack or cage.

大規模な又は複雑なプロセスを制御する為、各々のラッ
ク又はケージに非常に多数のＩ／、０点を設けなければ
ならない。全ての入力及び出力装置からの配線を■７１
０ラックに持って来なければならないので、この為必然
的に相当量の配ｍ経費（手間と材料）が要る。In order to control large scale or complex processes, each rack or cage must be provided with a large number of I/,0 points. ■71 Wiring from all input and output devices
Since it has to be brought to the zero rack, a considerable amount of installation cost (labor and materials) is necessarily required for this purpose.

大形のＩ１０ラックを使うことによって別の問題が起る
。これは、全ての配線をラックに持ら込んで終端するの
が困難である場合が多いからである。（制御するプロセ
スに入力／出力を一層近づけようとして）Ｉ１０装置の
少なくとも一部分をＣＰＵから離れた外被又はラック内
に設けることがよく知られているが、１箇所（遠隔であ
っても）に入力／出力の配線が集中するから、この問題
は依然として解決されていない。集中Ｉ１０装置に於け
る放熱でも問題がある。その理由で、’Ｉ１０装置をそ
の最適定格より低い所で使うことが必要になる場合が多
い。Another problem arises with the use of large I10 racks. This is because it is often difficult to bring all the wiring into the rack and terminate it. Although it is well known to provide at least a portion of the I10 device in an enclosure or rack away from the CPU (in an attempt to bring the inputs/outputs closer to the process being controlled), This problem remains unsolved due to the concentration of input/output wiring. There are also problems with heat dissipation in centralized I10 devices. For that reason, it is often necessary to use 'I10 devices below their optimum rating.

現在のＩ１０装置に伴う別の問題は、誤動作がプログラ
マブル制御装置自体の中で発生したのか、或いは制御し
ているプロセスで発生したのか５の診断及び故障発見が
困難であることである。経験によると、制御装置に関連
する大抵のオンラインの故障はＩ１０装置で発生してい
る。現在では、ＣＰｔＪ部分が非常に高度になり、これ
は例えばマイクロプロセッサ技術並びにデータ処理の進
歩によるところが大ぎい。然し、電気的な故障が起った
時、その問題を早期に検出し、どういう性格のものであ
るかを早期に診断することが重要である場合が多い。プ
ロセスの成る部分が制御出来なくなってからではなく、
故障した部分を早めの侍告によって検出することが当然
望ましい。Another problem with current I10 devices is that it is difficult to diagnose and locate malfunctions whether they occur within the programmable controller itself or in the process it is controlling. Experience has shown that most on-line failures related to control devices occur in I10 devices. Nowadays, the CPtJ part has become very sophisticated, due in large part to advances in microprocessor technology and data processing, for example. However, when an electrical failure occurs, it is often important to detect the problem early and diagnose the nature of the problem early. Rather than waiting until parts of the process are out of control.
It is naturally desirable to detect malfunctioning parts through early notification.

従来のＩ１０装置では、故障の早期、検出が困難であり
、故障を表わす信号が出ても、その精密な場所と性格は
明らかでないことがある。多くの場合、制御装置の入力
／出力の故障をプロセス内の故障した要素（例えばモー
タ、押ボタン等）と区別するのが困難でもある。特に制
御装置のｒ１０装置では、診断の特徴が正に欠如してい
た。従って、Ｉ１０装置を診断し、その故障を防止する
為の改良が強く求められている。In conventional I10 devices, early failures are difficult to detect, and even if a signal indicating a failure is produced, the exact location and nature of the failure may not be clear. In many cases, it is also difficult to distinguish a faulty input/output of a control device from a faulty element in the process (eg, motor, pushbutton, etc.). Diagnostic features were simply lacking, especially in the controller's r10 device. Therefore, there is a strong need for improvements in diagnosing I10 devices and preventing their failure.

各々のＩ／Ｏ点が普通はヒユーズによって保護されてい
るので、故障を診断することが困難になることがある。Because each I/O point is typically protected by a fuse, diagnosing faults can be difficult.

ヒユーズは特定のＩ１０モジュールを過電流から保護す
るが、これは余分な問題を生じる場合も多い。例えば、
単なる過渡的な電流によりヒユーズが切断した場合、故
障点を突止めて°ヒユーズを交換するまで、Ｉ／Ｏ点は
完全に不作動のま１にされることがある。Fuses protect certain I10 modules from overcurrents, but this often creates additional problems. for example,
If a fuse blows due to a simple current transient, the I/O point may be left completely inoperable until the point of failure is located and the fuse is replaced.

これと幾分関係した問題は、Ｉ１０装置の制御部分と被
制御部分の間で診断及び制御情報を交換することに関す
る。これは、例えば、Ｉ１０装置を構成する為に分布し
たＩ１０モジュールを使う場合に生じる。このような場
合、情報を交換するための簡単で信頼性のある手段並び
に方法を提供することが望ましい。A somewhat related problem concerns the exchange of diagnostic and control information between the controlling and controlled portions of an I10 device. This occurs, for example, when using distributed I10 modules to configure an I10 device. In such cases, it is desirable to provide simple and reliable means and methods for exchanging information.

従来のＩ１０装置の別の欠点は、（館に述べたことであ
るが）各々のＩ／Ｏ点が＃１に密に入力点又は出力点と
して作用することである。同一の点を一方の用途から他
方の用途に容易に変換することが出来ない。従って、プ
ログラマブル制御装置の利用者は、初期の需要の見積り
に基づいて、入力機能及び出力機能を別々に選択するこ
とが要求される。予測し難い将来の需要に対する融通性
が欠如していることは明らかである。更に、Ｉ／Ｏ点は
グループ（例えば配線カードあたり６個又は８個の点）
として利用し得るのが典型的であるから、制御装置内に
は使われていない非常に多数のＩ／Ｏ点がある場合が多
い。Another drawback of conventional I10 devices (as mentioned above) is that each I/O point acts closely on #1 as an input or output point. The same point cannot be easily converted from one use to another. Therefore, users of programmable control devices are required to select input and output functions separately based on initial demand estimates. The lack of flexibility for unpredictable future demand is clear. Additionally, I/O points can be grouped (e.g. 6 or 8 points per wiring card).
There are often a large number of unused I/O points within a control device.

従って、この発明の主な目的は、従来のＩ１０装置のこ
ういう欠点を解決する入力／出力装置を提供することで
ある。更に特定して云えば、各々のＩ／Ｏ点を入力点と
して又は出力点として動作する様に選ぶことが出来る様
なＩ１０装置を提供することが求められる。Therefore, the main objective of the present invention is to provide an input/output device that overcomes these drawbacks of conventional I10 devices. More specifically, there is a need to provide an I10 device in which each I/O point can be selected to operate as an input point or as an output point.

更に、各々のＩ／Ｏ点が、ヒユーズ又は遮断器を使わず
に、過電流及び過電圧状態に対して自己保護になってい
て、各々のＩ／Ｏ点がＩ１０装置内でも、制御されるプ
ロセス内でも、連続的に自動的に故障診断奄れ、検出さ
れた故障を確認して自動的に報告する様な入力／出力装
置を提供することが求められる。したがって、この発明
の別の特定の目的は、配線も利用も簡単で経済的であり
、制御するプロヒス又はこのプロセスの特定の部分に密
に接近して配置される様に、分布したグループ又はモジ
ュールとして個々のＩ／Ｏ点を有するＩ１０装置を提供
することである。この発明の別の目的は、普通の中央処
理装置とは独立に、各々のＩ／ＣＪ点を監視し、制御し
、故障診断する手段を含むＩ１０’装置を提供すること
である。この発明のその他の目的、特徴及び利点は、以
下の詳しい説明から明らかになろう。Furthermore, each I/O point is self-protected against overcurrent and overvoltage conditions without the use of fuses or circuit breakers, and each I/O point is also within the I10 device as well as a controlled process. Among other things, there is a need to provide input/output devices that can continuously and automatically perform fault diagnosis, confirm and automatically report detected faults. Accordingly, another particular object of the invention is to provide distributed groups or modules that are easy and economical to wire and use, and that are arranged in close proximity to the control process or specific parts of the process. The purpose of the present invention is to provide an I10 device with individual I/O points as follows. Another object of this invention is to provide an I10' system that includes means for monitoring, controlling, and diagnosing each I/CJ point independently of a conventional central processing unit. Other objects, features and advantages of the invention will become apparent from the detailed description below.

発明の概要 この発明はプログラマブル制御装置に使うインテリジェ
ント入力／出力装置を提供する。この装置は、その各々
が制御するプロレス又はその一部分に近接して配置し得
る様な複数個の入力／出力（Ｉ／Ｏ＞モジュールを持っ
ている。各モジュー”ルが通信回線を介して、Ｉ　／　
ＯＭ　ｉｆｆ器を通じて中央処理装置１ｌ（ＣＰＵ）に
相互接続される。各モジュールは複数個の入力／出力回
路で構成されて、おり、その各々の入力／出力回路はく
プロセスからの入力信号を受取る）入力回路として、又
は（プロセスに対ザる出力制御信号を供給する）出力回
路として選択的に動作させることが出来る。この一方又
は他方のどちらとして動作させるかの選択は、ＣＰＵと
それに記憶された動作プログラムによってｌ１ｉｊ制御
することが好ましい。更に各々のＩ１０モジュールは、
各々のＩ１０回路を直接的に制御すると共に、各々のＩ
１０回路とＩ１０制御器及びＣＰＵとの間で診断信号及
び制御信号を秩序正しく交換する動作側ｍ＋装置（マイ
クロコントローラ）を持っている。各モジュールの動作
制御装置とその各々のＩ１０回路との間の通信は、１対
の導体を介して行うことが好ましい。その一方の導体が
一組の反復的な制御信号（例えば信号フレームの形式で
）を伝達し、その他方が符号化された診断信号を伝達す
る。各々のＩ１０モジュールの特徴として、Ｉ１０回路
とプロセスとの間で入力信号及び出力信号を伝達する導
体を終端する手段を設けるｄ この発明の要旨は特許請求の範囲に具体的に且つ明確に
記載・しであるが、この発明は以下図面について説明す
る所から、更によく理解されよう。SUMMARY OF THE INVENTION The present invention provides an intelligent input/output device for use in a programmable control device. The device has a plurality of input/output (I/O) modules, each of which may be located in close proximity to the wrestling or portion thereof that it controls. I /
It is interconnected to a central processing unit 11 (CPU) through an OM if. Each module consists of a plurality of input/output circuits, each of which can act as an input circuit (receives an input signal from the process) or provides an output control signal to the process. ) can be selectively operated as an output circuit. The selection of whether to operate as one or the other is preferably controlled by the CPU and the operating program stored therein. Additionally, each I10 module:
Each I10 circuit is directly controlled, and each I10 circuit is directly controlled.
It has an operating m+ device (microcontroller) that exchanges diagnostic and control signals in an orderly manner between the I10 circuit and the I10 controller and CPU. Communication between each module's operational controller and its respective I10 circuit is preferably via a pair of conductors. One conductor carries a set of repetitive control signals (eg, in the form of a signal frame) and the other carries a coded diagnostic signal. Each I10 module is characterized by means for terminating conductors that convey input and output signals between the I10 circuitry and the process. However, the present invention will be better understood from the following description of the drawings.

発明の詳細な説明 第１図に示すプログラマブル制御装置は中火処理装置（
ＣＰｔＪ）２０、入力／出力（Ｉｌｏ＞制御器２２）複
数個の入力／出力（Ｉ／Ｏ）モジュール２４乃至２６、
及び各々のＩ１０モジュール２４乃至２６をＩ１０制御
器２２ど相互接続するデータ通信回線２８を有する。こ
れらのＣＰＵ２０を除く部品は、全般的に制御装置の入
力／出力装置を構成する。ＣＰＵ　　２０は大体普通の
設計であって、データを処理して制御する為の１つ以上
のマイクロプロセッサと、動作プログラム及び入力／出
力データを記憶し、更に内蔵プログラムの実行及び制御
の実施に使われる、計算で求められた他の中間又は永久
データを記憶する為のメモリとを含んでいてよい。更に
、ＣＰ’Ｕ　　２０が十分に機能を持つ様にする為に、
必要に応じて、電源装置の様な他の普通の要素も設けら
れる。■１０制御器２２が種々のＩ１０モジュール２４
乃至２６とＣＰＬＩ　　２０との間で交換される情報を
制御する。DETAILED DESCRIPTION OF THE INVENTION The programmable control device shown in FIG.
CPtJ) 20, input/output (Ilo>controller 22) a plurality of input/output (I/O) modules 24 to 26,
and a data communication line 28 interconnecting each I10 module 24-26 to the I10 controller 22. These components excluding the CPU 20 generally constitute the input/output device of the control device. CPU 20 is generally of conventional design and includes one or more microprocessors for processing and controlling data, storing operating programs and input/output data, and for executing internal programs and implementing control. and a memory for storing other intermediate or permanent calculated data. Furthermore, in order to ensure that the CPU'U 20 has sufficient functionality,
Other conventional elements such as a power supply are also provided as required. ■10 controller 22 connects various I10 modules 24
26 and the CPLI 20.

各々のＩ１０モジュール２４乃至２６は、ＣＰｔＪ　　
２０及び］１０制御器２２から離れていて、制御するプ
ロセスに密に接近する別々の場所に置くことが出来る。Each I10 module 24-26 has a CPtJ
20 and ]10 can be located at separate locations remote from the controller 22 and in close proximity to the process it controls.

第１図には３つのＩ１０モジュールしか示してないが、
実際の数がこれよりずっと多いことは云うまでもない。Although only three I10 modules are shown in Figure 1,
Needless to say, the actual number is much higher.

例えばこ１で説明する装置では、１６個の別々のＩ１０
モジュールを容易に収容することが出来る。各々のＩ１
０モジュールは他のモジュールとは独立であり、夫々他
の全てのＩ１０モジュールによって制御されるプロヒス
とは別個のプロセスを制御する為の専用のモジュールと
することが出来る。For example, in the device described in Section 1, 16 separate I10
Modules can be easily accommodated. each I1
The 0 module is independent of other modules and each can be a dedicated module for controlling processes separate from the prohis controlled by all other I10 modules.

第１０図では、例えばＮ番目のＩ１０モジュール２６が
一般化して示したプロセス３０を制御することが示され
ている。プロセス３０に関連する入力及び出力信号が、
プロセス３０とＩ１０モジュール２６の間を伸びる導体
３２によって伝えられる。勿論、プロセス３０は事実上
どんな形式であってもよい。然し１、何れにせよ、それ
がプロセス３０の状態を感知する種々のセンサ、スイッ
チ等（具体的に示してない）を含んでいる。プロセスか
らの情報はＩ１０モジュール２６に対する入力信号の形
である。プロセス３０は、Ｉ１０モジュール２６．かう
の出力信号を受取り、プロセス３０の制御を行う被制御
要素（例えばポンプ、モータ等、これも示してない）を
も含む。同様に、他の各々のＩ１０モジュール２４．２
５も入力装置及び出力装置等の各プロセスに関連した装
置に相互接続される。In FIG. 10, for example, the Nth I10 module 26 is shown controlling a generalized process 30. Input and output signals associated with process 30 include:
Conducted by a conductor 32 extending between process 30 and I10 module 26. Of course, process 30 may take virtually any form. However, 1, in any case, it includes various sensors, switches, etc. (not specifically shown) that sense the status of the process 30. Information from the process is in the form of input signals to the I10 module 26. Process 30 includes I10 module 26. Also included are controlled elements (eg, pumps, motors, etc., also not shown) that receive the output signals and provide control of the process 30. Similarly, each other I10 module 24.2
5 are also interconnected to devices associated with each process, such as input devices and output devices.

データ通信回線２８は直列回線であることが好ましいが
、ＣＰＵ　　２０とＩ１０モジュール２４乃至２６の間
で信号を並列に伝送することも容易に行うことが出来る
。何れの場合でも、Ｉ１０モジュール２４乃至２６がＣ
ＰＵ　　２０との通信の為、通信回線２８に接続される
。通信回線２８は１対の捩り導体、同軸ケーブル、光ス
アイバー・ケーブルで構成することが出来、何れもコス
ト及び利用し易さと云う観点から受入れることが出来る
。Although data communication line 28 is preferably a serial line, it is readily possible to transmit signals in parallel between CPU 20 and I10 modules 24-26. In either case, the I10 modules 24 to 26 are
For communication with the PU 20, it is connected to a communication line 28. Communication line 28 can be constructed from a pair of twisted conductors, a coaxial cable, or an optical siber cable, all of which are acceptable from the standpoint of cost and ease of use.

第１図のＩ１０モジュール２４には各々のＩ１０モジュ
ールの全体的な電子回路構造がブロック図で例示されて
いる。I10 module 24 of FIG. 1 illustrates in block diagram form the overall electronic circuit structure of each I10 module.

即ち、マイクロコントローラ３６が、ＣＰＵ２０と情報
を交換する為のインターフェイス・ボートを持つと共に
、Ｉ１０モジュールの種々の要素を制御し且つ故障の発
生を診断する動作の内蔵プログラムを実施づ−る為の関
連したメモリ（図に示してない）を持っている。更に複
数個の個別のＩ／Ｏ点（又はＩ／Ｏ回路）３７乃至３９
がアリ、その各々は入力点として又は出力点として選択
的に動作させることが出来、且つその各々は制御される
プロセスの入力又は出力要素と導体を介して直接的に個
別に結合される。Ｉ／Ｏ点３７乃至３９が導体母線４０
によってマイクロコントローラ３６に接続される。任意
の特定のＩ１０モジュール２４乃至２６にあるＩ／Ｏ点
３７乃至３９の数ば、放熱並びにマイクロコントローラ
３６の制約の様な実際的な観点によって決まる。然し・
、１例として云えば、Ｉ１０モジュール１個あたり１６
個のＩ／Ｏ点を設けるのが非常に実、用的で便利である
ことが判った。That is, the microcontroller 36 has an interface board for exchanging information with the CPU 20, as well as an association for implementing built-in programs for controlling the various elements of the I10 module and for diagnosing the occurrence of faults. memory (not shown). Furthermore, a plurality of individual I/O points (or I/O circuits) 37 to 39
, each of which can be selectively operated as an input point or an output point, and each of which is directly and individually coupled via a conductor to an input or output element of the controlled process. I/O points 37 to 39 are conductor busbars 40
is connected to the microcontroller 36 by. The number of I/O points 37-39 on any particular I10 module 24-26 depends on practical considerations such as heat dissipation and microcontroller 36 constraints. However,
, as an example, 16 per I10 module
It has been found to be very practical and convenient to provide multiple I/O points.

入ツク及び出力部品の完全さ及び作用能力を検証すると
共に保守及び故障診断の為、監視装置４２が設けられて
いる。監視装置４２は手で持てる寸法にして、成るＩ１
０モジュールから別のＩ１０モジュールへ容易に便利に
移動することが出来る様にすることが好ましい。これは
各々のＩ１０モジュールにケーブルによって接続される
様になっている。このケーブルは、Ｉ１０モジュールに
固饋されたコネクタと合さるコ、ネクタを持っている。Monitoring equipment 42 is provided to verify the integrity and functionality of input and output components, as well as for maintenance and fault diagnosis. The monitoring device 42 is sized to be held in hand and consists of I1
It would be preferable to be able to easily and conveniently move from one I10 module to another I10 module. This is to be connected by a cable to each I10 module. This cable has a connector that mates with a connector secured to the I10 module.

このケーブル並びにそれと合うコネクタが第１図に図式
的に示されている。第１図゛では、監視装置４２がマイ
クロコントローラ３６のインターフェイス・ボートを介
してＩ／、０モジユール２４に接続されている。This cable as well as its mating connector are shown diagrammatically in FIG. In FIG. 1, a monitoring device 42 is connected to the I/,0 module 24 via the interface port of the microcontroller 36.

１つのＩ１０モジュールに接続した時、携帯式の監視装
置４２はこのモジュールのＩ／Ｏ点を監視して制御する
ことが出来る様にすると共に、このモジュールに関連す
る診断情報を表示する。携帯式の監視装置が中央処理装
置（ＣＰＵ）２０とは無関係に、且つＣＰＵ、２０が存
在しなくても、こういう機能を実行することが有利であ
る。例えば監視装置４２は、出力点をＡン及びオフに転
すると共に、入力点の状態を読取る様に作用する。When connected to an I10 module, the portable monitoring device 42 allows the module's I/O points to be monitored and controlled, as well as displaying diagnostic information related to the module. It would be advantageous for the portable monitoring device to perform these functions independently of the central processing unit (CPU) 20, and even in the absence of the CPU, 20. For example, the monitoring device 42 operates to turn the output points A on and off, as well as read the status of the input points.

故障が発生した場合、監視装置４２鵠故陣の性格と場所
の表示をも発生することが出来る。携帯式の監視装置４
２が、英数字を表示するデータ表示パネル４４と、アド
レス・プログラミング並びにＩ／Ｏモジユール２４乃至
２６の作動を行わせる一粗のキー・スイッチ４６を持つ
ことが認められよう。In the event of a failure, the monitoring device 42 can also generate an indication of the nature and location of the failure. Portable monitoring device 4
It will be appreciated that 2 has a data display panel 44 for displaying alphanumeric characters and a crude key switch 46 for address programming and operation of I/O modules 24-26.

第２図には、携帯式の監視装置及び個別のＩ１０モジュ
ールの好ましい物理的な形が例示されている。即ち、図
示のＩ１０モジュール５１は実質的に端子ブロックの形
をしていて、制御するプロセスの入力及び出力装置と接
続される導体に接続部る為の１列の導体端子５３を持っ
ている。端子５３はねじ形接続部にすることが出来る。FIG. 2 illustrates the preferred physical form of a portable monitoring device and a separate I10 module. That is, the illustrated I10 module 51 is substantially in the form of a terminal block and has a row of conductor terminals 53 for making connections to conductors that are connected to the input and output devices of the process being controlled. Terminal 53 can be a threaded connection.

この接続部では、ねじを接続線又は端子片に対して締付
ける。各々のＩ／Ｏ点又は回路が対応する端子接続部に
割当てられる。更に、外部電源（交流又は直流）に接続
する為、並びに第１図に示す様にデータ通信回線に接続
する為の端子が割当てられている。各々のＩ／Ｏ点の状
態を表示する発光ダイオード（ＬＥＤ）５５の形をした
可視表示器が設けられている。別のＬＥＤ　　５７．’
５８がモジュール５組の動作を表わす。例えばＬＥＤ　
　５７は（モジュールの内部又は外部の何れかに）故障
状態が存在することを表わし、ＬＥＤ　　５８は正常な
動作状態を表わす。モジュール５１にはクープル・コネ
クタ６０と合さるコネクタ５９を設け、こうしてケーブ
ル６１を介して携帯式の監視装置４９に接続される。At this connection, the screw is tightened against the connecting wire or terminal piece. Each I/O point or circuit is assigned a corresponding terminal connection. Furthermore, terminals are allocated for connection to an external power source (AC or DC) and, as shown in FIG. 1, for connection to a data communication line. A visual indicator in the form of a light emitting diode (LED) 55 is provided to indicate the status of each I/O point. Another LED 57. '
58 represents the operation of five sets of modules. For example, LED
57 indicates that a fault condition exists (either internal or external to the module) and LED 58 indicates a normal operating condition. The module 51 is provided with a connector 59 that mates with a couple connector 60 and is thus connected to the portable monitoring device 49 via a cable 61.

図示の携帯式の監視装置４“９は、第１図に関連して前
に説明した様に、それが接続されたＩ１０モジュールを
働かせることが出来る。即ち、携帯式の監？ｌ装庫は、
Ｉ１０モジュールが第１図に示す様に中央処理装置に接
続されていなくても、それを作動して完全に検査するこ
とが出来る。The illustrated portable monitoring device 4'9 is capable of operating the I10 module to which it is connected, as previously explained in connection with FIG. ,
Even if the I10 module is not connected to the central processing unit as shown in FIG. 1, it can be activated and fully tested.

第３図のブロック図はＩ１０モジュール８０を詳しく示
している（これは第１図のモジュール２４乃至２６の内
のどの１つとも実質的に同じである）。即ち、Ｉ１０モ
ジュール８０が８個の別々のＩ／Ｏ点８１乃至８８から
成るグループを持つている。各々のＩ／Ｏ点がマイクロ
コントローラ９０ど制御及び診断情報信号をやり取りす
る。交流又は直流の電力が端子Ｈ及びＮに供給される。The block diagram of FIG. 3 details the I10 module 80 (which is substantially the same as any one of modules 24-26 of FIG. 1). That is, I10 module 80 has groups of eight separate I/O points 81-88. Each I/O point exchanges control and diagnostic information signals with the microcontroller 90. AC or DC power is supplied to terminals H and N.

端子Ｈ，Ｎに接続された電源が内部直流電源装置９４に
電力を供給すると共に、モジュール８０をその一部分と
して含むプログラマブル制御装置によって制御される外
部出力負荷（例えば被制御要素）があれば、この負荷に
対して電力を供給する。A power supply connected to terminals H, N provides power to the internal DC power supply 94 and provides external output loads (e.g., controlled elements), if any, controlled by a programmable controller of which module 80 is a part. Supply power to the load.

電源装置９４は単に、Ｉ１０モジュール内に含まれる、
動作に直流電力を必要とする全ての要素に対する直流電
源である。Power supply 94 is simply included within the I10 module.
This is a DC power supply for all elements that require DC power for operation.

各々のＩ／Ｏ点８１乃至８＼が夫々１対の導体９　”５
乃至１０２を介してマイクロコントローラ９０に接続さ
れる。多対の内のＤ線と呼ぶ一方の導体が関連したＩ／
Ｏ点に対する制御データを伝える。多対の他方の導体す
なわちＭ線が１’１０点からの状態及び診断情報をマイ
クロコントローラ９０に伝える。各々のＩ／Ｏ点８１乃
至８８はまた電源装置９４から電力（例えば１５ボルト
）を受取る様に接続されていると共に、夫々電源端子Ｈ
及びＮにも接続されている。端子ＨＸＮに接続された外
部電源が例えば交流１１５又は２３０ボルト線路である
場合、端子Ｈ及びＮは単にこの線路の活線側及び中性点
側を指ず。然し、外部電源が直流である場合、端子Ｈは
その電源の正の側であり、端子Ｎは負の側である。更に
各々のＩ１０モジュール８１乃至８８が２重作用を持つ
入力、／出力端子を持っている。Ｉ／Ｏ点を出力点とし
て動作させた場合、そのＩ／Ｏ点の入力／出力端子が、
プロレスの内、このＩ／Ｑ点に制御作用が割当てられて
いる被制御要素（又は負荷）に接続される。Each I/O point 81 to 8\ has a pair of conductors 9''5
102 to the microcontroller 90. I/
Convey control data for point O. The other conductor of the multiple pair, the M wire, conveys status and diagnostic information from the 1'10 point to the microcontroller 90. Each I/O point 81-88 is also connected to receive power (e.g., 15 volts) from a power supply 94 and has a respective power terminal H.
and N. If the external power supply connected to terminal HXN is, for example, an AC 115 or 230 volt line, terminals H and N simply refer to the live and neutral sides of this line. However, if the external power supply is DC, terminal H is the positive side of the power supply and terminal N is the negative side. Additionally, each I10 module 81-88 has dual-function input/output terminals. When an I/O point is operated as an output point, the input/output terminal of that I/O point is
In professional wrestling, this I/Q point is connected to a controlled element (or load) to which a control action is assigned.

他方、Ｉ／Ｏ点が入力点として動作する場合、そのＩ／
Ｏ点の入力／出力端子が入力装置からの入力信号を受取
る。この為、同じ入力／出力線が。On the other hand, if an I/O point operates as an input point, the I/O point
An input/output terminal at point O receives an input signal from an input device. For this reason, the same input/output lines.

マイクロコントローラ９０からの指令と、入力又は出ツ
ノ装置の２蕃目の（又は基準）接続とに応じて、両方の
作用に使われる。１例として、Ｉ／Ｏ点８２が出力点と
して作用し、負荷装＠８９に対する電力をオン又はオフ
に転することが示されている。負荷８９がＩ／Ｏ点８２
の入力／出力線と電源のＮ線との間に接続される。これ
と対照的に、Ｉ１０点８４が入力点として動行し、入力
スイツチング装置９１が入力／出力線と電源の１」線の
間に接続されることが示されている。Ｉ／Ｏ点８１乃至
８８の任意の１つは、そのＩ／Ｏ点の内部回路に幾分関
係するが、出力様式では直流シンクの様な直流源として
、又は交流源として動作することが出来る。回路のこう
いう面については後で詳しく説明する。It is used for both functions, depending on the commands from the microcontroller 90 and the second (or reference) connection of the input or output horn device. As an example, I/O point 82 is shown acting as an output point, turning power on or off to a load @89. Load 89 is I/O point 82
is connected between the input/output line of the power supply and the N line of the power supply. In contrast, I10 point 84 acts as an input point and input switching device 91 is shown connected between the input/output line and the 1'' line of the power supply. Any one of the I/O points 81 to 88 can operate as a DC source, such as a DC sink, or as an AC source in output mode, depending somewhat on the internal circuitry of that I/O point. . This aspect of the circuit will be explained in more detail later.

各々の１　’／　０点８１乃至８８からＭ線を介してマ
イクロコントローラに供給される情報は、負荷電流の状
態（高又は低）、このＩ／Ｏ点に供給された電力レベル
、Ｉ／Ｏ点の温度状態、任意の入力装置の状態を報告す
るデータ並びにその他の情報を含んでおり、これら全て
は後で更に詳しく説明する。The information provided to the microcontroller via the M line from each 1'/0 point 81-88 includes the state of the load current (high or low), the power level provided to this I/O point, the I/O It includes data reporting the temperature status of a point, the status of any input devices, as well as other information, all of which will be described in more detail below.

第１図について概略を説明した様に、各々のＩ／Ｏ点８
１乃至８８の制御が最終的には中央処理装置によって決
定される。第３図では、ＣＰＵとの通信はマイクロコン
トローラ９０のインターフェイス・ボート（好ましく′
は直列ボート）及びデータ通信回線１０６（第１図の２
８に相当する）を介して行われる。第３図のモジュール
８０と実質的に同様なこの他のＩ１０モジュールもデー
タ通信回線１０６に接続することが出来る。マイクロコ
ントローラ９０は中央処理装置の指令に応答するが、Ｉ
１０モジュール８０内にある各々のＩ／Ｏ点を局部的に
分布した形で制御する。マイクロコントローラ９０は動
作制御装置であって、内蔵プログラムに従って、中央処
理装置からの指令並びに各々のＩ／Ｏ点８１乃至８８か
らＭ線を介して受取った信号の関数として動作する。第
３図には詳しく示してないが、マイクロコントローラ９
０はプログラムを記憶する為、並びにプログラムを実行
して所期の制御作用を行うのに必要なその他のデータを
記憶する為のメモリをも含んでいる。As outlined with respect to Figure 1, each I/O point 8
1 to 88 are ultimately determined by the central processing unit. In FIG. 3, communication with the CPU is via an interface port (preferably '
is a series boat) and data communication line 106 (2 in FIG.
8). Other I10 modules substantially similar to module 80 of FIG. 3 may also be connected to data communication line 106. The microcontroller 90 is responsive to commands from the central processing unit;
Each I/O point within the 10 module 80 is controlled in a locally distributed manner. Microcontroller 90 is an operational control device that operates according to a built-in program as a function of commands from the central processing unit and signals received via the M line from each I/O point 81-88. Although not shown in detail in Figure 3, the microcontroller 9
0 also includes memory for storing programs as well as other data necessary to execute the programs and perform the intended control actions.

第４図の簡略ブロック図は、出力スイッチング装置を除
いたＩ／Ｏ回路の好ましい実施例を示す。The simplified block diagram of FIG. 4 shows a preferred embodiment of the I/O circuit without the output switching devices.

即ち、Ｉ／’Ｏ点が通信部分１１１と制御及び感知部分
１１３とを含む。通信部分１１１（これを最初に説明す
る）がタイマ１１７、出力データ・フィルタ１１９、出
力選択器１２０．２ビツト計数器１２１、最終状態保持
ラッチ１２３、ディフォールト（ｄｅｆａｕｌｔ　）う
、ツチ１２４、状態符号化器１２５、状態ラッチ１２７
及びデータ選択器１２９を含む。That is, the I/'O point includes a communication part 111 and a control and sensing part 113. The communication section 111 (which will be explained first) includes a timer 117, an output data filter 119, an output selector 120, a 2-bit counter 121, a final state holding latch 123, a default output, a switch 124, and a status code. converter 125, status latch 127
and a data selector 129.

通信部分１１１がＤ線を介して動作制御装置（例えば第
３図のマイクロコントローラ９０）からの信号ＳＩＧを
受取ると共に、導体６本の母線１１５を介して一組の状
態を表わす（診断）信号を受取る。通信部分１１１は制
御及び感知部分１１３に対してオン／オフ指令信号を発
生すると共に、Ｍ線を介してマイクロコントローラに対
し、診断信＠（ＳＴＡＴＥ）を送る。オン／オフ指令信
号が最終的にスイッチング装置（これは絶縁ゲート・ト
ランジスタＩＧＴであることが好ましいが、後で説明す
る）を制御する。このスイッチング装置の動作は、Ｉ／
Ｏ点が入力点として作用するか出力点として作用するか
によって決まる。第５図及び第６図は通信部分１１組の
動作に関連する成る信号の間の関係を例示しており、こ
れらの図を第４図と共に参照されたい。A communication portion 111 receives a signal SIG from an operating control device (e.g., microcontroller 90 in FIG. 3) via the D line and sends a set of status-indicative (diagnostic) signals via a six-conductor bus 115. Receive. The communication section 111 generates on/off command signals to the control and sensing section 113 and also sends a diagnostic signal @(STATE) to the microcontroller via the M line. The on/off command signal ultimately controls a switching device, which is preferably an insulated gate transistor IGT and will be explained later. The operation of this switching device is
It depends on whether the O point acts as an input point or an output point. 5 and 6 illustrate the relationship between the signals associated with the operation of the communication portions 11, and these figures should be referred to in conjunction with FIG.

制御信号ＳＩＧは、オン／オフ情報、最終状態保持（Ｈ
ＬＳ）情報、ディフォールト状態（ＤＥＦ）情報及びタ
イミング情報を含む符号化パルス列である。これは一連
のフレームで構成され、各々のフレームは２個又は４個
のパルスを含み、その後、１個のパルスが省略され、即
ち消失パルスが続いている。［消失パルスＪが通信部分
１組の動作を再同期さＵるのに役立つ。２個又は４個の
パルスの各々は２５％又は７５％の何れかのデユーティ
・サイクルを持っている。１フレーム内のパルスの間の
時８丁が一定であり、これが「消失パルス」の持続時間
でもある。制御信号ＳＩＧが最初はタイマ１１７に印加
され、そこでその立上りによって、タイマ１１７をリセ
ットし、イーのタイミング・サイクルを開始する。この
為、タイマ１１７は、信号ＳＩＧの各々の立上りから約
０゜５Ｔ後にクロック信号ＣＬＫの立上りを出す。信号
ＣＬＫを使って２ビツト計数器１２１、出力データ・ノ
イルタ１１９及びラッチ１２３，１２４のクロック動作
を行う。最初にリセットされて（Ｘないと、タイマ１１
７は、信号ＳＩＧの立上り力１ら約１．５Ｔ後に同期信
号５ＹＮＣの立上りをも発生し、信号ＳＩＧの立上りか
ら少し長い時間（例えば２．５Ｔ）後に信号ＬＯ３の立
下りを出゛す。通常、信号ＳＩＧの立上りはＴの間隔で
発生し、この為、タイマ１１７は信号５ＹＮｃ又（よＬ
百の変化が発生する前にリセットされる。然し、「消失
パルス」　（同期期間）が発生すると、信号ＳＩＧの立
上りの間に２Ｔの時間があり、信号５ＹＮＣが約０．５
７の間高になる。ノ（パルス（ｆｉ号５ＹＮＣが通信部
分１１１をリセットし、こうしてこれから新しいフレー
ムが開始することを知らせる。信号ＳＩＧの立上りの間
に２．５Ｔよ１り長（１期間があると、信号口開１が低
になり、信号の損失が起こったことを通信部分１１１に
知らせる。The control signal SIG includes on/off information, final state retention (H
LS) information, default state (DEF) information, and timing information. It consists of a series of frames, each frame containing two or four pulses, followed by one omitted pulse, ie a vanishing pulse. [The vanishing pulses J serve to resynchronize the operation of a set of communicating parts. Each of the two or four pulses has a duty cycle of either 25% or 75%. The time between pulses within one frame is constant, and this is also the duration of the "vanishing pulse". Control signal SIG is initially applied to timer 117, where its rising edge resets timer 117 and begins the E timing cycle. Therefore, the timer 117 outputs the rising edge of the clock signal CLK approximately 0.5T after each rising edge of the signal SIG. The signal CLK is used to clock the 2-bit counter 121, output data noiler 119, and latches 123 and 124. First reset (if not X, timer 11
7 also generates the rising edge of the synchronizing signal 5YNC about 1.5T after the rising edge force 1 of the signal SIG, and causes the falling edge of the signal LO3 to appear a little longer (for example, 2.5T) after the rising edge of the signal SIG. Normally, rising edges of the signal SIG occur at intervals of T, and therefore the timer 117 is activated by the signal 5YNc or (L).
Reset before 100 changes occur. However, when a "vanishing pulse" (synchronization period) occurs, there is a time of 2T between the rises of signal SIG, and signal 5YNC is approximately 0.5
It becomes high between 7. The pulse (fi 5YNC) resets the communication part 111 and thus signals that a new frame is about to start. 1 goes low, informing the communications portion 111 that a loss of signal has occurred.

ＤＩｉｉを介してＩ／Ｏ点に送られるオン／オフ情報は
、制御信号ＳＩＧの各フレームの最初の２個のパルスの
中に入っている。７５％のデユーティ・サイクルを持つ
パルスは論理１（スイッチ・Ａ−ン）に対応し、２５％
のデユーティ・サイクルを持つパルスは論理０（スイッ
チ・オフ）に対応１“る。後で明らかになるが、信号Ｓ
ＩＧのノ（パルスの立上りから０．５７．後に発生する
クロック・）くパルス（Ｃｌ　ｋ　）が、実効的に信号
ＳＩＧをこの時サンプリングする。この為、信号ＳＩＧ
として２５％のデユーティ・サイクル（０，２５７）の
ノくパルスが送られた場合、０．５Ｔの時間後に低レベ
ル又は論理０が得られる。他方、７５％のデユーティ・
サイクル（０，７５Ｔ）のパルスが送られた場合、０．
５７の時間後に高レベル又【ま論理１が得られる。信号
ＳＩＧの最初の２つのノクパルス【よ冗良性のために伝
送される。即ち、通信部分１１１が、オン／オフ指令に
応答する為には、最初の２つのパルスが一致（両方１又
は両方Ｏ）しなければ−ならない。こういう目的の為、
制御信号ＳＩＧが出力データ・フィルタ１１９に供給さ
れ、このフィルタが制御信号の最初の２つのパルスを実
効的にサンプリングして比較する。２つのパルスが（例
えば雑音の干渉の為に）相異なる場合、出力データ・フ
ァイル１１９は最後に受取った有効なオン／オフ指令を
保持する。The on/off information sent to the I/O point via DIii is contained in the first two pulses of each frame of control signal SIG. A pulse with a duty cycle of 75% corresponds to a logic 1 (switch A-on) and a pulse with a duty cycle of 25%
A pulse with a duty cycle of 1" corresponds to a logic 0 (switch off).As will become clear later, the signal S
The clock pulse (Cl k ) of IG, which occurs 0.57 seconds after the rise of the pulse, effectively samples signal SIG at this time. For this reason, the signal SIG
If a pulse is sent with a duty cycle of 25% (0,257), a low level or logic 0 will be obtained after a time of 0.5T. On the other hand, 75% duty
If a pulse of cycle (0,75T) is sent, 0.
A high level or logic 1 is obtained after 57 hours. The first two pulses of signal SIG are transmitted for redundancy. That is, in order for the communication section 111 to respond to the on/off command, the first two pulses must match (both 1 or both O). For this purpose,
Control signal SIG is provided to output data filter 119, which effectively samples and compares the first two pulses of the control signal. If the two pulses are different (eg, due to noise interference), the output data file 119 retains the last valid on/off command received.

制御信号の１フレームが２個でなく４個のパルスを持つ
場合、３番目及び４番目のパルスを使って、夫々最終状
態保持ラッチ１．２３及びディフォールト・ラッチ１２
５を更新する。これらのラッチ１２３．１２４の内容は
、３番目及び４番目のパルスを受取った時にだけ変更さ
れる。３番目のパルス位置が論理１であると、最終状態
保持信号ＨＬＳが高にレットされ、３番目のパルス位置
が論理０であると、信号ＨＬＳが低になる。信号ＨＬＳ
が最終状態保持ラッ′チ１２３の出力に現われ、出力選
択器１２０及び状態符号化器１２５に供給される。同様
に、４番目のパルスがディフォールト信号ＤＥＦを高又
は低（高＝オン、低＝オフ）に設定する。ディフォール
ト信号ＤＥＦ及びその補１ｔ（ＤＥＦがディフォールト
・ラッチ１２４の出力として現われる。ディフォールト
信号ＤＥＦが状態符号化器１２５に供給され、その補数
ＤＩＥＦが出力選択器１２０に供給される。マイクロコ
ントローラからの通信がない場合（即ち、制御信号がな
く；信＠ＬＯ８が低になる場合）、信号ＨＬＳが出力選
択器１２０に指令して、前のオン／オフ状態を保持させ
るか、或いはディフォールト状態をとらせる。信号ＨＬ
Ｓが論理１であれば、前の状態が保持される。信号ＨＬ
Ｓが論理Ｏであれば、信号ＬＯ８が低になるや否や、デ
ィフォールト状態をとる。この動作の利点は明らかであ
る。If one frame of the control signal has four pulses instead of two, the third and fourth pulses are used to activate the final state holding latch 1.23 and the default latch 12, respectively.
Update 5. The contents of these latches 123, 124 are only changed upon receipt of the third and fourth pulses. A logic 1 in the third pulse position causes the final state hold signal HLS to be let high, and a logic 0 in the third pulse position causes the signal HLS to go low. Signal HLS
appears at the output of final state holding latch 123 and is provided to output selector 120 and state encoder 125. Similarly, the fourth pulse sets the default signal DEF high or low (high = on, low = off). Default signal DEF and its complement 1t (DEF appear as the output of default latch 124. Default signal DEF is provided to state encoder 125 and its complement DIEF is provided to output selector 120. If there is no communication from (i.e., no control signal; signal@LO8 goes low), signal HLS instructs output selector 120 to retain the previous on/off state or default to Take the state.Signal HL
If S is a logical 1, the previous state is retained. Signal HL
If S is a logic O, it assumes the default state as soon as signal LO8 goes low. The advantages of this operation are obvious.

すなわち、Ｉ／Ｏ点と制御要素（即ち第１図及び第３図
のマイクロコントローラ）の間の通信が失われた場合、
オン／オフ状態が強制的に予め選ばれた好ましい状態に
なる。That is, if communication between the I/O point and the control element (i.e. the microcontroller of FIGS. 1 and 3) is lost;
The on/off state is forced to a preselected preferred state.

２ビツト計数器１２１がクロック・パルス（ＣＬＫ）を
計数して、出力カウントＳＯ及びＳｌを発生する。これ
らはＯと３の間の２進値を持つ。A 2-bit counter 121 counts the clock pulses (CLK) and generates output counts SO and SI. These have binary values between 0 and 3.

このカウントは、１フレーム内のどのパルスを受取って
いるかを表わし、出力データ・フィルタ１１９、最終状
態保持ラッチ１２３、ディフォールト・ラッチ１２４及
びデータ選択器１２９に（信号ＳＯ及びＳｌとして）供
給され、各々の回路が１フレームの中の適当なパルスだ
けに応答する様にする。This count represents which pulse within a frame is being received and is provided (as signals SO and SI) to the output data filter 119, final state holding latch 123, default latch 124 and data selector 129; Each circuit responds only to the appropriate pulse within a frame.

第５図の波形は種々の状態に対する信号ＳＩＧ。The waveforms in FIG. 5 are signal SIG for various conditions.

ＣＬＫ、５ＹＮＣ，ＬｏＳ及Ｕ　；ｔ　＞　／　オフ　
信号（７）関係を示ず。最初のフレーム（参照の便宜の
為、フレームには任意にフレーム番号を付しである）で
は、信号ＳＩＧとして２つの冗長な２５％のデユーティ
・サイクルを持つパルスが論理Ｏすなわちオフ・スイッ
チ状態に対応して送られる。信号ＳＩＧのパルスの立上
りから０．５Ｔの時にクロック・パルスが発生される。CLK, 5YNC, LoS and U ;t > / Off
Signal (7) shows no relationship. In the first frame (frames are arbitrarily numbered for ease of reference), two redundant 25% duty cycle pulses as signal SIG go to logic O or off switch state. Sent accordingly. A clock pulse is generated at 0.5T from the rising edge of the signal SIG pulse.

２つの冗長パルスの後、同期期間又は「消失パルス」が
ある。消失パルスにより、パルス信号５ＹＮＣが発生さ
れ、フレームの終りであることを知らぜる。信号ＳＩＧ
の２つのパルスが共に２５％のデユーディ・サイクルを
持つから、オン／オフ指令は低にどイまり、信号＋−Ｏ
Ｓは高にとイまる。After the two redundant pulses, there is a synchronization period or "vanishing pulse". The erasure pulse generates a pulse signal 5YNC, indicating the end of the frame. Signal SIG
Since the two pulses both have a duty cycle of 25%, the on/off command remains low and the signal +-O
S is high.

２番目のフレームでは、信号ＳＩＧの最初のパルスが２
５％のデユーティ・サイクルで、２番目が７５％のデユ
ーティ・サイクルである。同一でないことは、例えば雑
音の干渉によるものであることがある。この場合、最初
のフレームと同じ様に、信号ＣＬＫ及び５ＹＮＣのパル
スが再び発生され、信号Ｌ　Ｏ，Ｓは高にとイまる。然
し、信号ＳＩＧの２つのパルスが相異なる為、オン／オ
フ信号は前の値、今の場合は低を保つ。３番目のフレー
ムでは、信号ＳＴＧのパルスが共に７５％のデューティ
パす゛イクルの持続時間を持ら、オン／オフ・スイッチ
信号をオン・レベルに高くすべきであることを知らせる
。これは、信＠８ＩＧの２番目のパルスに続くクロック
・パルスの立上りの時に行われる。４番目のフレームで
は、制御信号ＳＩＧのパルス間で同一性がなく、その為
オン／オフ線が高にとイまる。５番目のフレームは、共
に２５％のデユーティ・サイクルを持つ２つの冗長なパ
ルスが発生したことにより、オン／オフ線が低レベルに
復帰する。６番目のフレームでは、信号ＳＩＧは４つの
７５％のデコーディ・サイクルを持つパルスを含む。６
番目のフレームは、４つのパルスと「消失パルス」を収
容する為に持続時間が幾分伸びている。信号ＳＩＧの第
１及び第２のパルスがオン／オフ信号を高に戻す。第５
図に示してないが、このフレームの第３のパルスが、そ
の特出るクロック・パルスの立上りと同時に信号トＩＬ
ｓを高にし、このフレームの第４のパルスが信号１）Ｅ
Ｆを高にする。In the second frame, the first pulse of signal SIG is 2
5% duty cycle and the second is 75% duty cycle. The non-identity may be due to noise interference, for example. In this case, as in the first frame, the signals CLK and 5YNC are pulsed again and the signals LO,S remain high. However, since the two pulses of signal SIG are different, the on/off signal remains at its previous value, in this case low. In the third frame, the pulses of signal STG both have a 75% duty cycle duration and signal that the on/off switch signal should be raised to the on level. This occurs on the rising edge of the clock pulse following the second pulse of signal@8IG. In the fourth frame, there is no identity between the pulses of the control signal SIG, so the on/off line remains high. The fifth frame returns the on/off line to a low level due to the occurrence of two redundant pulses, both with a duty cycle of 25%. In the sixth frame, signal SIG contains four pulses with 75% decoding cycles. 6
The second frame is somewhat extended in duration to accommodate the four pulses and the "vanishing pulse". The first and second pulses of signal SIG return the on/off signal high. Fifth
Although not shown in the figure, the third pulse of this frame occurs at the same time as the rising edge of that particular clock pulse.
s high and the fourth pulse of this frame is the signal 1) E
Set F to high.

オン／オフ、ディフォールト及び最終状態保持情報の他
に、制御信号ＳＩＧは、状態データ又は診断データをマ
イク［１コントローラに送り返すタイミングを定める。In addition to on/off, default, and last state information, the control signal SIG determines when status or diagnostic data is sent back to the microphone controller.

状態符号化器１２５が、オン／オフ信号、信号ＤＥ、Ｆ
及びＨＬＳのビットと共に、制御及び感知部分１１３か
ら、導体母線１１５を介して６つのスイッチ状態を入力
として受取る。状態符号化器１２５はこれらの入力信号
を組合せて４ビツトの符号化状態メツセージを形成し、
ぞれが状態ラッチ１２７に供給される。データ選択器１
２９は４者択１（ｏｎｅ　ｏｒ　ｆｏｕｒ　）　Ｍ択器
であって、これは状態ラッチ１２７がらの４つのデータ
・ビットを受取り、その後、この４ビツト状態情報（Ｓ
ＴＡＴ’Ｅ）をＭ線を介しτマイクロコントローラに逐
次的に送る。２ビツト計数器１２組の出力は信号ＳＩＧ
のパルスのカウントを表わし、データ選択器１２９を制
御して、それが信号ＳＩＧの各々のパルスを受取る瓜に
、１つのビットを送出す様にする。４つのビットは、１
番目のビット（ＸＯ）が故障状態が存在するがどうかを
示し、２番目のビット（Ｘｌ）が出力負荷に電圧が環わ
れているかどうかを示す様に符号化されている。故障が
発生ずると（ＸＯ＝’Ｏ）、３番目及び４番目のビット
（Ｘ２及びＸ３）が故障の性格を表示する。故障が発生
しないこと（ＸＯ＝１＞、３番目のビットは最終状態保
持の値を表わし、４番目のビットはディフォールト値を
表わす。A state encoder 125 generates on/off signals, signals DE, F
and HLS bits as inputs from the control and sensing portion 113 via conductor busbars 115. State encoder 125 combines these input signals to form a 4-bit encoded state message;
Each is provided to a status latch 127. Data selector 1
29 is a one or four M selector which receives the four data bits from status latch 127 and then outputs the four bit status information (S
TAT'E) is sent sequentially to the τ microcontroller via the M line. The output of 12 sets of 2-bit counters is the signal SIG
represents the count of pulses of signal SIG and controls data selector 129 so that it sends out one bit for each pulse it receives on signal SIG. 4 bits are 1
The first bit (XO) is encoded to indicate whether a fault condition exists and the second bit (Xl) indicates whether voltage is present at the output load. When a fault occurs (XO='O), the third and fourth bits (X2 and X3) indicate the nature of the fault. No failure occurs (XO=1>, the third bit represents the final state retention value, and the fourth bit represents the default value.

マイクロコントローラ９０（第３図）は、通信部分１１
１に送られる制御信号ＳＩＧにある１フレームあたりの
パルス数により、通信部分１１１からどれだけの情報を
受取るべきかを決定する。The microcontroller 90 (FIG. 3) is connected to the communication section 11.
The number of pulses per frame in the control signal SIG sent to the communication part 111 determines how much information should be received from the communication part 111.

マイクロコントローラが、Ｄ線に信号ＳＩ、Ｇの立上り
を出した直後、Ｍ線の状態信号を読取る。この為、制御
信号中の１フレームあたりのパルス数と１フレームあた
りに読取る状態ビット数は同じである。通常、マイクロ
コントローラは１フレームあたり２個のパルスを出し、
ビ°ットＸＯ及び×１を読取る。ビットＸＯが故障を示
す場合、マイクロコントローラは１フレームあたり４パ
ルスに切換わり、ビット×２及びＸ３に含まれる故障メ
ツセージを読取ることが出来る様にする。故障がない時
、最終状態保持ラッチ１２３及びディフォールト・ラッ
チ１２４の読取及び書込みの為に４パルス様式を使うこ
とも出来る。この場合、信号ＳＩＧの３番目及び４番目
のパルスが最終状態保持ラッチ及びディフォールト・ラ
ッチ１２４を夫々セッ、ト又はリセットし、状態信１％
５ＴＡＴＥのビット×２及びＸ３がこれら２つのラッチ
の状態を表示する。Immediately after the microcontroller issues the rising edge of the signals SI and G on the D line, it reads the status signal on the M line. Therefore, the number of pulses per frame in the control signal and the number of state bits read per frame are the same. Typically, a microcontroller emits two pulses per frame,
Read bits XO and x1. If bit XO indicates a fault, the microcontroller switches to four pulses per frame, allowing the fault message contained in bits x2 and x3 to be read. A four-pulse regime can also be used to read and write final state hold latch 123 and default latch 124 when there are no faults. In this case, the third and fourth pulses of signal SIG set or reset the final state hold latch and default latch 124, respectively, so that the state signal remains at 1%.
Bits x2 and x3 of 5TATE indicate the status of these two latches.

第４図の制御及び感知部分１１３が、スイッチ論理回路
１３３、比較回路１３５及びゲート駆動回路１３７を含
む。スイッチ論理回路１３３が通信部分１１１によって
発生されたオン／オフ信号を受取゛す、他の入力信号の
状態に応じて、ゲート駆動回路１３７を介して対応する
ゲート信号を電力スイッチング装置のゲート端子に供給
する。電力スイッチング装置は絶縁ゲート・トランジス
タ（ＩＧＴ）であることが好ましく、これは後で更に詳
しく説明する。Control and sensing portion 113 of FIG. 4 includes switch logic circuit 133, comparator circuit 135 and gate drive circuit 137. Control and sensing portion 113 of FIG. The switch logic circuit 133 receives the on/off signal generated by the communication portion 111 and, depending on the state of the other input signal, sends a corresponding gate signal to the gate terminal of the power switching device via the gate drive circuit 137. supply Preferably, the power switching device is an insulated gate transistor (IGT), which will be described in more detail below.

スイッチ論理回路１３３に供給されるこの他の信号の中
には、電源装置からの給電電圧レベル及び電力スイッチ
ング装置の温度を表わす信号がある。線路電圧、負荷電
圧及び負荷電流を表わづ信号が比較回路１３５の入力と
して供給される。比較回路１３５は、予め選ばれた低限
界、中間限界及び高限界に対する負荷電流のレベルを表
わ１一組の信号を発生ずる。比較回路１３５は線路電圧
レベルに対する負荷電圧レベルを表わす信号をも発生し
、交流に対しては、交流のゼロ交差を表わす信号をも発
生ずる。これら全ての信号が導体５本の母線１３６を介
してスイッチ論理回路１３３の入力に供給される。スイ
ッチング回路１３３に対する別の入力がＡＣ／ＤＣと記
されていて、交流様式又は直流様式の何れかの動作を予
め選択する為に使われる。Among the other signals provided to the switch logic circuit 133 are signals representative of the supply voltage level from the power supply and the temperature of the power switching device. Signals representative of line voltage, load voltage and load current are provided as inputs to comparator circuit 135. Comparator circuit 135 generates a set of signals representing the level of load current for preselected low, medium and high limits. Comparator circuit 135 also generates a signal representative of the load voltage level relative to the line voltage level and, for alternating current, a signal representative of the zero crossing of the alternating current. All these signals are provided to the input of the switch logic circuit 133 via a bus 136 of five conductors. Another input to switching circuit 133 is labeled AC/DC and is used to preselect either the AC or DC mode of operation.

スイッチ論理回路１３３が一組の診断信号を発生し、そ
れが導体６本の母線１１５を介して状態符号化器１２５
に供給される。この一組の診断信号は、比較回路１３５
によって発生される電圧及び電流レベル信号と温度信号
及び給電電圧信号である。６つの診断信号は、例えば、
１）負荷′が開路である又は切離されていること、２）
負荷が第組の高限界の値を越えていて、即時の保護応答
を必要とすること、３）負荷電流が第２の高限界の値を
越えていで、予め選ばれた成る期間の開電流がこの限界
より高いま為である場合にだけ、保護応答を必要とする
こと、４）負荷電圧が印加されている又は印加されてい
ないこと、５）供給電圧の相対的なレベル、６、）電力
スイッチング装置の相対的す温度を表示する為に使うこ
とが出来る。Switch logic circuit 133 generates a set of diagnostic signals that are routed to state encoder 125 via six conductor bus 115.
supplied to This set of diagnostic signals is provided by comparison circuit 135.
voltage and current level signals, temperature signals and power supply voltage signals generated by the The six diagnostic signals are, for example:
1) the load' is open or disconnected; 2)
3) the load exceeds a second set of high limit values and requires an immediate protective response; 3) the load current exceeds a second set of high limit values and the open current for a preselected period of time; requires a protective response only if 4) the load voltage is applied or not applied, 5) the relative level of the supply voltage, 6) It can be used to display the relative temperature of power switching devices.

種々の入力／出力スイッチング回路を設けて、制御及び
感知部分１１３から出るゲート信号によって制御するこ
とが出来る。例えば、雷弄効果トラン′ジスタ又はシリ
コン制御整流器（ＳＣＲ）で構成されたスイッチング手
段を入力／出力スイッチング回路として使うことが出来
る。何れにせよ、好ましいスイッチング回路は、接続さ
れた負荷に対する電流を表わす信号を発生する手段を含
む電流分路を含む。然し、最も好ましいスイッチング回
路は絶縁ゲート・トランジスタ、（Ｉ　Ｇ　Ｔ　）を使
う。Various input/output switching circuits can be provided and controlled by gating signals output from control and sensing portion 113. For example, switching means constituted by lightning effect transistors or silicon controlled rectifiers (SCRs) can be used as input/output switching circuits. In any event, the preferred switching circuit includes a current shunt that includes means for generating a signal representative of the current to the connected load. However, the most preferred switching circuit uses an insulated gate transistor, (IGT).

一般的に１Ｇ王はゲート動作によって導電状態にし、又
は導電しなくなる様にすることが出来る電力半導体装置
である。即ち、ＩＧＴはそのゲート端子を通じてターン
オン及びターンオフの両方を行うことが出来る。成る形
式のＩＧＴは電流エミュレーション部分を含んでおり、
これは合計ＩＧＴ電流の比例的な一部分を通す様に設け
られたＩＧＴの一部分である。エミュレーション部分は
、電流を感知する為に電力を消費する大形の分路抵抗に
頼らずに、合ｒｌ電流を監視する為に使うこと、が出来
る点で有利である。単一ゲート信号がＩＧＴの主部分及
びエミュレーション部分の両方に於りる電流の流れを制
御する。絶縁ゲート・トランジスタはく名称が違うが〉
アイ・イー・ディー・エム（ＩＥＤＭ）誌８２（１９８
２年１２月号）、第２６４頁乃至第２６７頁所載のバリ
ガ等の論文「絶縁ゲート整流器（ＩＧＲ）：新しい電力
スイッチング装置」に記載されている。エミュレーショ
ン部分を持つＩＧＴが出願人の係属中の米国特許出願番
号第５２９，２４０号の対象になっている。第７Ａ図乃
至第７Ｃ図は、こ）で説明するＩ１０装置に使うことが
出来る、ＩＧＴを用いた種々の入力／出力スイッチング
回路を示している。In general, a 1G device is a power semiconductor device that can be made conductive or non-conductive by gate operation. That is, the IGT can be both turned on and turned off through its gate terminal. The IGT of the type includes a current emulation part,
This is a portion of the IGT that is arranged to pass a proportionate portion of the total IGT current. The emulation section is advantageous in that it can be used to monitor the total rl current without relying on large shunt resistors that consume power to sense the current. A single gate signal controls current flow in both the main and emulation portions of the IGT. The name of the insulated gate transistor is different.
IEDM Magazine 82 (198
In the article by Barriga et al., "Insulated Gate Rectifiers (IGRs): A New Power Switching Device," published in December 2013, pp. 264-267. An IGT with an emulation portion is the subject of applicant's pending US patent application Ser. No. 529,240. Figures 7A-7C illustrate various input/output switching circuits using IGTs that can be used in the I10 device described in this section.

第７Ａ図の直流源回路では、ＰチャンネルＩ’ＧＴ　１
４組のゲート端子１４０にゲート信号が印加される。Ｉ
ＧＴ　　１４１は主電流部分のエミッタ１４２とエミュ
レーション電流部分のＪミッタ１４３とを持っている。In the DC source circuit of FIG. 7A, P channel I'GT 1
Gate signals are applied to four sets of gate terminals 140. I
The GT 141 has an emitter 142 for the main current portion and a J-mitter 143 for the emulation current portion.

直流電源の正の側が主エミツタ１４２に直接に接続され
ると共に、負担抵抗１４５を介してエミュレーション部
分のエミッタ１４３に接続される。Ｉ　Ｇ　Ｔ装置のコ
レクタが、フリーホイール・ダイオード１４７と前置負
荷抵抗１４８の並列の組合せの１端に接続される。ダイ
オード１４７と前置負荷抵抗１４８の組合せの他端が直
流電源の負の側に接続される。ＩＧＴ１４１とダイオニ
ド及び前置負荷抵抗の組合せとの接続点が入力／出力端
子１４９になる。実際に使う時は、入力装置と負荷が同
時に接続されることはないが、負荷１５０が入力／出力
端子１４９と負荷（即ら、出力）リターン端子１５２の
間に接続されることが示されており、入力装置１５３が
入力／出力端子１４９と入力リターン端子１５５の間に
接続されることが示されている。１リターン端子１５５
．１５２は夫々直流電源の正及び負の線と電気的に共通
である。前置負荷抵抗１４８は比較的高いＡ−ミンク値
を持ち、負担抵抗１４５は比較的小さいオーミック値を
持っているが、第７Ｂ図及び第７Ｃ図の回路に使われる
対応する前置負荷抵抗及び負担抵抗も同様である。例え
ば、１２０ボルト電源では、前置負荷抵抗１４８は２０
キロオ一ム程度であってよく、負担抵抗１４５は１０オ
一ム程度であってよい。The positive side of the DC power supply is connected directly to the main emitter 142 and via a burden resistor 145 to the emitter 143 of the emulation section. The collector of the IGT device is connected to one end of a parallel combination of freewheeling diode 147 and preload resistor 148. The other end of the combination of diode 147 and preload resistor 148 is connected to the negative side of the DC power supply. The connection point between the IGT 141 and the combination of dionide and front load resistor becomes an input/output terminal 149. In actual use, the input device and the load are not connected at the same time, but the load 150 is shown connected between the input/output terminal 149 and the load (i.e., output) return terminal 152. An input device 153 is shown connected between input/output terminal 149 and input return terminal 155. 1 return terminal 155
．． 152 are electrically common to the positive and negative lines of the DC power source, respectively. Although preload resistor 148 has a relatively high A-mink value and burden resistor 145 has a relatively low ohmic value, the corresponding preload resistors used in the circuits of FIGS. 7B and 7C and The same applies to burden resistance. For example, for a 120 volt power supply, the preload resistor 148 is 20
The load resistance 145 may be on the order of 10 ohms.

第７Ａ図の回路を出力として動作させる時、適当な時刻
にＩＧＴ　　１４１をオン及びオフに転することにより
、負荷電流が制御される。負荷電−流が電源からＩＧＴ
　　１４１及び負荷１５０を通り、電源に戻る。ＩＧＴ
のエミュレーション部分により、負荷電流の監視が容易
になる。このエミュレーション部分は、負担抵抗１４５
とエミッタ１４３との接続点に負荷電流を表わす信号を
発生する。When operating the circuit of FIG. 7A as an output, the load current is controlled by turning IGT 141 on and off at appropriate times. Load current is transferred from power supply to IGT
141 and load 150, and returns to the power supply. IGT
The emulation part facilitates load current monitoring. This emulation part has burden resistance 145
A signal representing the load current is generated at the connection point between the emitter 143 and the emitter 143.

負荷電圧が実際に印加されたことを確認する負荷電圧信
号が、前置負荷抵抗１４８とＩＧＴ　　１４組のコレク
タの接続車から取出される。線路電圧信号が前置負荷抵
抗１４８の他端から取出される。A load voltage signal confirming that the load voltage is actually applied is taken from the preload resistor 148 and the IGT 14 collector connection. A line voltage signal is taken from the other end of preload resistor 148.

フリーホイール・ダイオード１４７は、誘導性負荷から
の逆電流に対する分路として設けられている。Freewheeling diode 147 is provided as a shunt for reverse current from an inductive load.

１７Ａ図の回路が入力として動作する時、ＪＧＴはオフ
状態に保たれる。この時、前置負荷抵抗１４８の両端に
発生される電圧を監視づることにより、入力装置１５３
の状態（開閉）が検出される。この状態信号が負荷電圧
線を介して監視される。When the circuit of Figure 17A operates as an input, the JGT is kept off. At this time, by monitoring the voltage generated across the front load resistor 148, the input device 153
state (open/closed) is detected. This status signal is monitored via the load voltage line.

第７Ｂ図の直流シンク入力／出力回路は、第７Ａ図の直
流源回路と同じ動作素子を１争っているが、その形式が
若干具なる。この回路が出力として動作する時、負荷１
５７が入力／出力端子１５８ど負荷リターン端子１５９
の間に接続される。負荷電流を制御する為に、ＩＧＴ　
　１６１がオン又はオフに切換えられる。然し、ＩＧＴ
１６１がＮヂャンネルＩＧＴであることに注意されたい
。コレクタ端子が、フリーホイール・ダイオード１６５
と前置負荷抵抗１６７の並列の組合せの１端に接続され
る。この組合せは１．負荷１５７を接続した端子１５９
，１５８と並列である。負担抵抗１６８がエミュレーシ
ョン部分のエミッタと直流電源の負の側との間に直列に
接続される。主部分のエミッタが直流電源の負の側に直
結になっている。The DC sink input/output circuit of FIG. 7B uses the same operating elements as the DC source circuit of FIG. 7A, but in a slightly different format. When this circuit operates as an output, the load 1
57 is input/output terminal 158 and load return terminal 159
connected between. In order to control the load current, IGT
161 is switched on or off. However, IGT
Note that 161 is an N-channel IGT. Collector terminal is freewheeling diode 165
and preload resistor 167 in parallel combination. This combination is 1. Terminal 159 connected to load 157
, 158. A burden resistor 168 is connected in series between the emitter of the emulation section and the negative side of the DC power supply. The emitter of the main part is directly connected to the negative side of the DC power supply.

負荷電流を表わすＩＧＴ電流信号が、負担抵抗１６８と
エミュレーション部分のエミッタ１６３との接続点から
取出される。負荷電圧信号が入力／出力端子１５８から
取出され、線路電圧信号が入力リターン端子１６０にも
接続された直流電源の正の側から取出される。前に述べ
た直流源回路と同じく、入力／出力回路を入力として使
う時、ＩＧＴ　　１６１をオフに保ち、前置負荷抵抗１
６７の両端に発生した電圧により、入力装置１７０の状
態が感知される。この状態信号が負荷電圧線を介して送
られる。An IGT current signal representative of the load current is taken from the connection between the burden resistor 168 and the emitter 163 of the emulation section. A load voltage signal is taken from the input/output terminal 158 and a line voltage signal is taken from the positive side of the DC power supply which is also connected to the input return terminal 160. Similar to the DC source circuit described previously, when using the input/output circuit as an input, the IGT 161 is kept off and the preload resistor 1
The voltage developed across 67 senses the state of input device 170. This status signal is sent via the load voltage line.

第７Ｃ図は入力／出力回路を示しているが、この図では
、並列のＰ及びＮ″ＰＩＩＰＩＩンネルＩＧＴ５．１７
６が使われる。ＩＧＴゲート信号がゲート制御回路１７
８に印加され、この回路はＩＧＴ　　１７．５．．１７
６を制御する（即ちオン及びオフに転する）為のく反対
極性の）２つのゲート制御信号を同時に発生する。ＩＧ
Ｔ　　１７５のエミュレーション部分は直列接続の負担
抵抗１８０を持ち、［ＧＴ　　１７６のエミュレーショ
ン部分は直列接続の負担抵抗１８１を持っている。ＩＧ
Ｔの負荷電流を表わすＩ’ＧＴ電流信号が、２つの負担
抵抗１８０，１８１．の両端に発生した信号を差動比較
１　′＋　８３で比較することによって得られる。Figure 7C shows the input/output circuit, in which parallel P and N''PIIPII channels IGT5.17
6 is used. The IGT gate signal is sent to the gate control circuit 17
8 and this circuit connects IGT 17.5. ．． 17
6 simultaneously generate two gate control signals (of opposite polarity) to control (ie turn on and turn off). I.G.
The emulation part of the T 175 has a series connected burden resistor 180, and the emulation part of the GT 176 has a series connected burden resistor 181. I.G.
An I'GT current signal representing the load current of T is applied to two burden resistors 180, 181 . It is obtained by comparing the signals generated at both ends of the signal using a differential comparison 1'+83.

過渡電圧抑圧装置１８５がＩ　Ｇ　Ｔの主部分と並列に
、入力／出力端子１８６と入力装置のリターン端子１８
７の間に接続される。リターン端子１８７は交流線路の
片側とも電気的に共通である。前置負荷抵抗１８９が入
力／出力端子１８６と負荷リターン端子１９０の間に接
続される。リターン端子１９０が交流線路の反対側に接
続されている。A transient voltage suppression device 185 is connected in parallel to the main part of the IGT to an input/output terminal 186 and a return terminal 18 of the input device.
Connected between 7. The return terminal 187 is electrically common to both sides of the AC line. A preload resistor 189 is connected between input/output terminal 186 and load return terminal 190. A return terminal 190 is connected to the opposite side of the AC line.

第７Ｃ図の回路が出力として作用する時、ゲート制御回
路１７８が、ＩＧＴゲート信号に応答して、ＴＧＴ　　
１７５．１７６を同時にオン又はオフの何れかになる様
に指示し、こうして負荷電流をオン又はオフに切換える
。負荷１９１が入力／出力端子１８６と負荷リターン端
子１９０の間に接続される。入力どして動作する時、負
荷１９１は接続けず、入力スイッチング装置１９２が入
力／出力端子１８６とリターン端子１８７の間に接続さ
れる。この場合、Ｉ、ＧＴ　　１７５，１７６はオフ状
態に保たれ、入力スイッチング装＠１９２の状態が負荷
電圧線の電圧の有無によって決定される。電圧が存在す
ることは、°閉じた入力スイッチが存在することを表わ
す。When the circuit of FIG. 7C acts as an output, gate control circuit 178 controls the TGT gate signal in response to the IGT gate signal.
175 and 176 to be either on or off simultaneously, thus switching the load current on or off. A load 191 is connected between input/output terminal 186 and load return terminal 190. When operating as an input, the load 191 is not connected and the input switching device 192 is connected between the input/output terminal 186 and the return terminal 187. In this case, I, GT 175, 176 are kept off and the state of the input switching device @192 is determined by the presence or absence of the voltage on the load voltage line. The presence of voltage indicates the presence of a closed input switch.

第８図には制御及び感知部分が詳しく示されてあり、通
信部分からのオン／オフ信号がナンド・ゲート１９５の
一方の入力、インバータ１９６、及びフリップフロップ
１９８，１９９のリセット（Ｒ）入力に印加される。ナ
ンド・ゲート１９５の他方の入力はナンド・ゲート２０
組の出力信号を受取る。ナンド・ゲート２０組の１番目
の入力は、出力回路が交流出力として動作するか直流出
力として動作するかに応じて、高又は低の何れかになる
信号が供給される。この信号は、Ａ　Ｃ／ＤＣ選択線を
高又は低の基準値に適当に接続するスイッチ又はジャン
パ線によって発生ずることが出来ることが理解されよう
。ナンド・ゲート２０組の残りの入ツノがゼロ交差検出
器２０２からの信号をインバータ２０１．８を介して受
取る。これは、交流線路電圧（交流出力回路の場合）が
１口電圧から所定の範囲内にある場合を示ｔｌ−０この
為、交流出力の場合、ナンド・ゲート１９５は、交流線
路電圧のゼロ交差中だけ、オン／オフ信号を通過させる
。ゼロ交差検出器２０２は、交流入力信号がゼロ交差か
ら所定の範囲内にあることを表わす信号を発生するもの
であれば、多数の普通の回路のどれであってもよい。直
流出力の場合、ナンド・ゲート２０組の状態により、Ａ
ン７／オ゛ノ信号がナンド・ゲート１９５を通過するこ
とが出来る。The control and sensing section is shown in detail in FIG. 8, with the on/off signal from the communication section being applied to one input of NAND gate 195, inverter 196, and the reset (R) inputs of flip-flops 198 and 199. applied. The other input of NAND gate 195 is NAND gate 20
A set of output signals is received. The first input of the set of 20 NAND gates is provided with a signal that is either high or low depending on whether the output circuit is operating as an AC or DC output. It will be appreciated that this signal can be generated by a switch or jumper wire connecting the AC/DC select wire to a high or low reference value as appropriate. The remaining inputs of the 20 NAND gates receive the signal from zero crossing detector 202 via inverter 201.8. This indicates that the AC line voltage (in the case of an AC output circuit) is within a predetermined range from the single-port voltage tl-0. Therefore, in the case of AC output, the NAND gate 195 is connected to the zero crossing of the AC line voltage. The on/off signal is passed only inside. Zero crossing detector 202 may be any of a number of conventional circuits that generate a signal indicating that the AC input signal is within a predetermined range of zero crossings. In the case of DC output, A depends on the state of the 20 NAND gates.
The 7/on signal can pass through NAND gate 195.

ナンド・ゲート１９５からのオン／オフ信号がフリップ
フロップ２０３のセット入力に印加される。The on/off signal from NAND gate 195 is applied to the set input of flip-flop 203.

フリップフロップ２０３のＱ出力がアンド・ゲート２０
５の３入力の内の１つに印加され、このアンド・ゲート
の出力がＩＧＴゲート信号として作用する。The Q output of the flip-flop 203 is the AND gate 20
The output of this AND gate acts as an IGT gate signal.

アンド・ゲート２０５に対する残りの２つの入力は、フ
リップフロップ１９８．１９９のＱ出力から供給される
。オン／オフ信号がオフ状態になる時、フリップフロッ
プ１９８，１９９が両方共りセットされる。ＩＧＴ電流
が予め選ばれた値を越える時、何時でもフリップフロッ
プ１９８は比較器２０７からのセット信号を受取る。こ
の為、ＩＧＴ電流を表わす信号が比較器２０７の反転入
力に印加され、ＩＧＴ電流の過大レベルを表わす基準電
圧が非反転入力に印加される。例えば基準電圧は３０ア
ンペアの電流に対応する値を持っていてよい。同様に、
フリップフロップ１９９が給電監視１ｉ１１ｉ２０９か
らの信号をセット（Ｓ）端子に受取る。給電監視装置２
０９は、直流給電電圧が予め選ばれた値より高いか低い
かを表わす信号を発生するものであれば、多数の周知の
手段の内のどれであってもよい。従って、動作上、低い
給電電圧又は過度に高いＩＧＴ電流がアンド・ゲート２
０５を禁止する。これによってＩＧＴ（アンド・ゲート
２０５の出力に接続されている）は強制的にオフ状態に
なり、故障状態が除かれるまで、この状態にと寸まる。The remaining two inputs to AND gate 205 are provided from the Q outputs of flip-flops 198,199. When the on/off signal goes to the off state, both flip-flops 198 and 199 are set. Flip-flop 198 receives a set signal from comparator 207 whenever the IGT current exceeds a preselected value. To this end, a signal representative of the IGT current is applied to the inverting input of comparator 207, and a reference voltage representative of excessive levels of IGT current is applied to the non-inverting input. For example, the reference voltage may have a value corresponding to a current of 30 amperes. Similarly,
Flip-flop 199 receives the signal from power supply monitor 1i11i209 at its set (S) terminal. Power supply monitoring device 2
09 may be any of a number of known means for generating a signal indicating whether the DC supply voltage is above or below a preselected value. Therefore, in operation, low supply voltage or excessively high IGT current
05 is prohibited. This forces the IGT (connected to the output of AND gate 205) to the OFF state and remains in this state until the fault condition is removed.

フリップフロップ１９８のＱ出力が過電流遮断信号とし
て使われ、導体母線１１５（第４図）に供給される６つ
のスイッチ状態信号の内の１つである。フリップ７０ツ
ブ１９９のＱ出力は、アンド・ゲート２０５に行く他に
、論理ゲート２１０の二方の入力にも印加される。給電
監視装＠２０９からの信号が論理ゲート２１０の他方の
入力に印加され、この為、このゲートの出力信号は直流
電源装置の状態を表わす。この出力信号も６つのスイッ
チ状態信号の内の１つである。The Q output of flip-flop 198 is used as an overcurrent interrupt signal and is one of six switch status signals provided to conductor bus 115 (FIG. 4). In addition to going to AND gate 205, the Q output of flip 70 tube 199 is also applied to two inputs of logic gate 210. A signal from the power supply monitor@209 is applied to the other input of logic gate 210, so that the output signal of this gate represents the state of the DC power supply. This output signal is also one of the six switch status signals.

フリップ７０ツブ２０３がナンド・ゲート２１２の出力
からリセット信号を受取る。ナンド・ゲート２１２に対
する２つの入力の内、１番目はインバータ１９６からの
反転したオン／オフ信号であり、２番目の入力はナンド
・ゲート２１３から来る。Ａ　Ｃ／Ｄ　Ｃ選択信号がナ
ンド・ゲー１〜２１３の一方の入力に加えられ、比較器
２１４の出力がインバータ２０１ｂを介して他方の入ツ
ノに加えられる。比較器２１４はＩＧＴ電流の監視比較
器であり、その反転入力にＩＧＴ電流信号が印加される
。比較的小さい、最小ＩＧＴ電流の値（例２ば０．０５
アンペア）に対応する基準電圧が、比較器２１４の非反
転入力に印加される。ナンド・ゲート２１２）インバー
タ１９６、ナンド・グー１〜２１３及び比較器２１４か
ら成る組合せは、フリップフロップ２０３を通じて、Ｉ
ＧＴ負荷電流゛が基準値より小さくなければ、ＩＧＴを
（交流動作様式で）切換えることが出来ない様にする。Flip 70 tube 203 receives a reset signal from the output of NAND gate 212. Of the two inputs to NAND gate 212, the first is the inverted on/off signal from inverter 196 and the second input comes from NAND gate 213. The A C/DC selection signal is applied to one input of the NAND games 1-213, and the output of the comparator 214 is applied to the other input via the inverter 201b. Comparator 214 is an IGT current monitoring comparator and has an IGT current signal applied to its inverting input. Relatively small minimum IGT current value (e.g. 0.05
A reference voltage corresponding to amps) is applied to the non-inverting input of comparator 214. NAND gate 212) The combination consisting of inverter 196, NAND gates 1-213 and comparator 214 is connected through flip-flop 203 to I
The IGT cannot be switched (in AC mode of operation) unless the GT load current is less than a reference value.

ＩＧＴ電流信号が比較器２１５の非反転入力にも印加さ
れ、そこで中間の基準電流の値と比較される。この中間
の基準電流の値（例えば２アンペアに対応する）が比較
器２１５の反転入力に印加される。然し、比較器２１５
の非反転入力には、抵抗２１６及びコンデンサ２２０で
構成される時間遅延回路も接続されている。抵抗２１６
及びコンデンサ２２０の組合せは、比較、器２１５の非
反転入力の電圧をＩＧＴ電流に対して遅延させる。The IGT current signal is also applied to the non-inverting input of comparator 215 where it is compared to an intermediate reference current value. This intermediate reference current value (eg, corresponding to 2 Amps) is applied to the inverting input of comparator 215. However, comparator 215
A time delay circuit composed of a resistor 216 and a capacitor 220 is also connected to the non-inverting input of the circuit. resistance 216
and capacitor 220 delay the voltage at the non-inverting input of comparator 215 with respect to the IGT current.

この為、ＩＧＴｍ流が延長した期間の間、基準値を越え
る場４合だけ、比較器２１５の出力に影響が出る。単に
過電流の持続時間が短ければ、比較器２１５の状態変化
は起らない。比較器２１５の出力及び比較器２１４の出
力の両方がスイッチ状態信号として供給される。これら
の信号は診断信２号として作用し、Ｉ’ＧＴ電流が中間
の％型置より高いか低いか、並びにそれが低い基準値よ
り高いが低いかを夫々表わし、必要な場合、マイクロコ
ントローラによって是正措置を開始することが出来る様
にする。Therefore, the output of the comparator 215 is affected only when the IGTm flow exceeds the reference value during the extended period. If the duration of the overcurrent is simply short, no change in the state of comparator 215 will occur. Both the output of comparator 215 and the output of comparator 214 are provided as switch status signals. These signals act as diagnostic signals 2, representing whether the I'GT current is higher or lower than the intermediate % setting and whether it is higher or lower than the lower reference value, respectively, and are activated by the microcontroller if necessary. Enable corrective action to be initiated.

ＩＧＴ電流が中間の基準値を越えた場合、この過電流の
大きさ並びに持続時間が比較器２１５の状態を変えるの
に十分である場合にだけ、是正措置がとられる。即ち、
負荷電流が所定の時間の間、中間の基準値を越えたとき
、是正措置がとられる。If the IGT current exceeds an intermediate reference value, corrective action is taken only if the magnitude and duration of this overcurrent is sufficient to cause comparator 215 to change state. That is,
Corrective action is taken when the load current exceeds the intermediate reference value for a predetermined period of time.

場合によっては、時間遅延回路（即ち、抵抗２１６及び
コンデンサ２２０）を省略し、マイクロコントローラで
実施されるソフトウェアのルーチンにより、時間遅延機
能を実施することが好ましいことがある。Ｉ　、Ｇ　Ｔ
電流又は負荷電流と低い又は小さい基準値との比較によ
り、負荷が接続されているかどうか、或いは接続されて
いても、開路しているかどうかを表わす診断信号（例え
ば０．０５Ａ）を発生ずることが出来る。フリップフロ
ップ２１７のＱ出力は、接続された負荷に電圧がか１っ
ているかどうかを表わす診断スイッチ状態信号である。In some cases, it may be preferable to omit the time delay circuit (ie, resistor 216 and capacitor 220) and have the time delay function implemented by a software routine implemented in a microcontroller. I, G T
Comparison of the current or load current with a low or small reference value can generate a diagnostic signal (e.g. 0.05A) indicating whether the load is connected or, if connected, open circuit. I can do it. The Q output of flip-flop 217 is a diagnostic switch status signal that indicates whether the voltage is present at the connected load.

フリップフロップ２１７のセット（Ｓ）入力端−子がナ
ンド・ゲート２１８の出力・に接続される。プント・ゲ
ート２１８がインバータ２１９からの反転した交流ゼロ
交差信号を第組の入力端子に受取ると共に、比較器２２
組の出力を使方の入力端子に受取る。比較器２２１が線
路電圧及び負荷電圧を比較して、負荷電圧が線路電圧の
予め選１まれた百分率値より大きいか小さいかを表わす
論理信号を発生ずる。例えば出力信号は、負荷電圧が線
路電圧の７０％の値より高いか低いかを表わすものであ
ってよい。線路電圧及び負荷電圧が夫々入力抵抗２２３
，２２４を介して比較器２２組の入力端子に印加される
。機能的には、ナンド・ゲート２１８は、交流線路電圧
がゼロ・ボルトから所定の範囲内である時、何時でも、
フリップフロップ２１７の出力の状態変化を防止する。The set (S) input terminal of flip-flop 217 is connected to the output of NAND gate 218. Punto gate 218 receives the inverted AC zero-crossing signal from inverter 219 at a first set of input terminals and
Receive the output of the pair to the user's input terminal. A comparator 221 compares the line voltage and the load voltage and generates a logic signal indicating whether the load voltage is greater than or less than a preselected percentage value of the line voltage. For example, the output signal may be indicative of whether the load voltage is above or below 70% of the line voltage. The line voltage and the load voltage are respectively connected to the input resistance 223.
, 224 to the input terminals of 22 sets of comparators. Functionally, NAND gate 218 operates whenever the AC line voltage is within a predetermined range from zero volts.
This prevents the output of flip-flop 217 from changing its state.

従って、交流線路電圧がゼロ交差の近くにある時には、
何時でも、負荷電圧の状態に関する判定を下すことはな
い。Therefore, when the AC line voltage is near zero crossing,
No decisions are made regarding the state of the load voltage at any time.

フリップフロップ２１７がナンド・ゲート２２６の出力
によってリセットされる。ナ、ンド・ゲート２２６に対
する第組の入力はインバータ２１９からの反転したゼロ
交差信号であり、第２の入力はインバータ２２７によっ
て反転した後の比較器２２組の出力である。Flip-flop 217 is reset by the output of NAND gate 226. The first set of inputs to the second gate 226 is the inverted zero-crossing signal from the inverter 219 and the second input is the output of the comparator set 22 after being inverted by the inverter 227.

残りのスイッチ状態信号が温度監視装置２２９によって
発生され、これはＩＧＴ（又は交流出力の場合は複数個
のＩＧＴ）のようなスイッチング装置の相対的な温度を
表わす。温度監視装置２２９は１．ＩＧＴと熱的に良好
な連絡を持つ単純なＰＮ接合温度検出器であることが好
ましい。温度検出器は、例えばＩＧＴ温度が１５０℃を
越えたという表示を発生ずる様に選ぶことが出来る。The remaining switch status signals are generated by temperature monitor 229 and are representative of the relative temperature of a switching device, such as an IGT (or multiple IGTs in the case of AC output). The temperature monitoring device 229 is 1. Preferably, it is a simple PN junction temperature detector with good thermal communication with the IGT. The temperature detector can be selected to generate an indication that the IGT temperature exceeds 150°C, for example.

第９図は第９Ａ図乃至第９Ｃ図で構成されていて、通信
部分（第４図の１１１）の実施例を詳しく示している。FIG. 9 is composed of FIGS. 9A to 9C, and shows in detail an embodiment of the communication portion (111 in FIG. 4).

タイマ１１７の出力信号が、抵゛抗３・ＯＯ及びタイミ
ング・コンデンサ３０１で構成されたＲＣタイミング回
路から取出される。抵抗３００及びコンデンサ３０１が
正の電圧源子＼ｌ及び回路の共通点の間に直列に・接続
されている。抵抗３００どコンデンサ３０１との間の接
続点が、信号損失（ＬＯ８）比較器３０３反転入力と、
同期（ＳＹＮＣ）及びクロック（ＣＬＯ’ＧＫ）比較器
３０４，３０５の非反転入力に夫々接続される。The output signal of timer 117 is taken from an RC timing circuit made up of resistor 3.OO and timing capacitor 301. A resistor 300 and a capacitor 301 are connected in series between the positive voltage source \l and the common point of the circuit. The connection point between the resistor 300 and the capacitor 301 is the inverting input of the signal loss (LO8) comparator 303,
Connected to non-inverting inputs of synchronization (SYNC) and clock (CLO'GK) comparators 304 and 305, respectively.

抵抗３０８乃至３１２が分圧回路を構成し、この分圧回
路の抵抗は電圧源＋■と回路の共通点の間に直列に接続
されている。分圧回路の抵抗３０８乃至３１２の間の各
々の接続点が基準電圧を発生する。抵抗３０８．３０９
の間の接続点から取出される最高の基準電圧が、比較器
３０３の非反転入力に印加される。順次低い電圧レベル
を持つ他の電圧基準が５ＹＮＣ比較器３０４及びＣＬＯ
ＣＫ３０５の反転入力と制御比較器３１４の非反転入力
に夫々印加される。Resistors 308 to 312 constitute a voltage divider circuit, and the resistors of this voltage divider circuit are connected in series between the voltage source +■ and the common point of the circuit. Each junction between resistors 308-312 of the voltage divider circuit generates a reference voltage. Resistance 308.309
The highest reference voltage taken from the junction between is applied to the non-inverting input of comparator 303. Other voltage references with successively lower voltage levels are 5YNC comparator 304 and CLO.
It is applied to the inverting input of CK 305 and the non-inverting input of control comparator 314, respectively.

トランジスタ３１５のコレクタ端子がコレクタ抵抗３．
１６を介してタイミング・コンデンサ３０１に接続され
、コンデンサの他端がトランジスタ３１５のエミッタに
接続される。トランジスタ３１５のオン／オフ状態がコ
ンデンサ３０組の充電−放電サイクルを制御すると共に
、それ自体はフリップフロップ３１７のＱ出力によって
制御される。、抵抗３１８がトランジスタ３１５のベー
ス端子とフリップフロップ３１７のＱ出力端子の間に接
続される。ノリツブフロップ３１７のリセット（Ｒ）端
子は制御比較器３１４の出力信号を受取る。制御比較器
３１４が（比較器３１４の反転入力に印加される）タイ
ミング・コンデンサ３０組の両端の電圧を、抵抗３．１
１，３１２の接続点からの基準電圧と連続的に比較する
。The collector terminal of the transistor 315 is connected to the collector resistor 3.
16 to a timing capacitor 301, and the other end of the capacitor is connected to the emitter of transistor 315. The on/off state of transistor 315 controls the charge-discharge cycle of capacitor 30, which itself is controlled by the Q output of flip-flop 317. , a resistor 318 is connected between the base terminal of transistor 315 and the Q output terminal of flip-flop 317. The reset (R) terminal of Noritub flop 317 receives the output signal of control comparator 314. Control comparator 314 connects the voltage across timing capacitor 30 (applied to the inverting input of comparator 314) to resistor 3.1.
Continuously compares to reference voltages from 1,312 connection points.

タイ？１１７の動作を考えるにあたって、最初にフリッ
プフロップ３１７のＱ出力が低レベルであって、トラン
ジスタ３１５をオフに保ち、この為コンデンサ３０１が
成る電圧レベルに充電され、制御比較器３１４の出力が
低であると仮定することが出来る。この状態では、フリ
ップフロップ３１７のクロック（Ｃ）入力にバッファ増
幅器３２０を介して印加される信号ＳＩＧのパルスの立
上りにより、Ｑ出力が高レベルに変わる。これによって
トランジスタ３１５がオンに転じ、コンデンサ３０１を
放電させる。コンデンサ３０１が放電すると、比較器３
０５からの出力信号ＣＬＫが強制的に低レベルになる。Thailand? In considering the operation of 117, first the Q output of flip-flop 317 is low, keeping transistor 315 off, thus charging capacitor 301 to a voltage level that causes the output of control comparator 314 to be low. It can be assumed that there is. In this state, the Q output changes to a high level due to the rising edge of the pulse of the signal SIG applied to the clock (C) input of the flip-flop 317 via the buffer amplifier 320. This turns on transistor 315 and discharges capacitor 301. When capacitor 301 discharges, comparator 3
The output signal CLK from 05 is forced to a low level.

比較器３０４の出力は、その前に低レベルになっていな
ければ、やはり強制的に低レベルになり、ＬＯ３比較器
３０３の出力は、それまでに高レベルの状態になければ
、強制的に高レベルになる。The output of comparator 304 will also be forced low if it was not previously low, and the output of LO3 comparator 303 will be forced high if it was not previously high. become the level.

コンデンサ３０組の放電が比較器３１４によって検出さ
れる。この比較器の出力が高レベルになると、ノリツブ
フロップ３１７をリセットする。The discharge of 30 sets of capacitors is detected by comparator 314 . When the output of this comparator goes high, it resets the Noritub flop 317.

この時フリップフ【コツプ３１７のＱ出力が低になり、
１−ランジスタ３１５をオフに転じ、こうしてコンデン
ナ３０組の再充電を開始することが出来る様にする。一
旦再充電電圧が十分に高くなると、クロック比較器３０
５がトリガされ、高レベルの信号ＣＬＫが発生される。At this time, the Q output of flip flop 317 becomes low,
1-Turns transistor 315 off, thus allowing recharging of capacitor 30 to begin. Once the recharge voltage is high enough, the clock comparator 30
5 is triggered and a high level signal CLK is generated.

コンデンサ３０１を引続いて充電するのに任せると、成
る電圧レベルに達して、最初に５ＹＮＣ比較器３’０４
、次に［−Ｏ８比較器３０３をトリガする。こうして５
ＹＮＣ比較器３０４が「消失パルス」によってトリガさ
れ、ＬＯ８比較器が約２．５王の開信号ＳＩＧがないこ
とによってトリガされるが、これは前に説明した通りで
ある。If capacitor 301 is allowed to continue charging, it will reach a voltage level of 5YNC comparator 3'04 first.
, then triggers the [-O8 comparator 303. Thus 5
The YNC comparator 304 is triggered by a "missing pulse" and the LO8 comparator is triggered by the absence of an open signal SIG of approximately 2.5K, as previously described.

第９Ｂ図で、信号ＳＩＧ及びＣＬＫが出力データ・フィ
ルタ１１９に印加される。このフィルタはフリップフロ
ップ３２５，３２６、排他的ノア・ゲート３２９、ナン
ド・ゲート３２８、インバータ３３０及び伝送グーと３
３１，３３２を含む。In FIG. 9B, signals SIG and CLK are applied to output data filter 119. This filter consists of flip-flops 325, 326, exclusive NOR gate 329, NAND gate 328, inverter 330 and transmission gate 3.
Contains 31,332.

信号ＳＩＧ及びＣＬＫのパルスがフリップフロップ３２
５のＤ及びＣ入力に夫々印加され、このフリップ７０ツ
ブは、その直前の信号ＳＩＧのパルスの高又は低レベル
状態をぞのＱ出力に保持する。The pulses of the signals SIG and CLK are connected to the flip-flop 32.
The flip 70 retains the high or low level state of the previous pulse of signal SIG at its Q output.

この為、１フレームの最初の２つのパルスの値が比較さ
れる。クロック・パルスが現われたとき、パルスの値が
７５％のデユーティ・サイクルであるか２５％のデユー
ティ・サイクルであるかに応じて、信号ＳｊＧの値は高
又は低レベルにある。For this purpose, the values of the first two pulses of one frame are compared. When a clock pulse appears, the value of signal SjG is at a high or low level, depending on whether the value of the pulse is 75% duty cycle or 25% duty cycle.

２５％のデユーティ・サイクルを持つパルスでは、フリ
ップフロップ３２５のＱ出力は強制的に低レベルになる
。７５％のデユーティ・サイクルを持つパルスでは、Ｑ
出力が高レベルである。この為、事実上、クロック・パ
ルスが発生する度に、信号ＳＩＧの値がサンプリングさ
れる。フリップフロップ３２５のＱ出力の値が排他的ノ
ア・ゲー１３２９の一方の入力に印加され、信号ＳＩＧ
の値が他方の入力に印加される。この為、排他的ノア・
ゲート３２９で現在のパルスの値及び前のパルスの値が
比較され、このゲートの出力は、入力が同じである時に
は何時でも高レベルになる。For pulses with a 25% duty cycle, the Q output of flip-flop 325 is forced low. For a pulse with a duty cycle of 75%, Q
Output is at high level. Thus, in effect, the value of signal SIG is sampled every time a clock pulse occurs. The value of the Q output of flip-flop 325 is applied to one input of exclusive NOR game 1329, and the value of the Q output of flip-flop 325 is applied to one input of exclusive NOR game 1329,
is applied to the other input. For this reason, exclusive Noah
The value of the current pulse and the value of the previous pulse are compared in gate 329, and the output of this gate goes high whenever the inputs are the same.

排他的ノア・ゲート３２９の出力がナンド・ゲート３２
８の一方の入力に印加される。このゲートは他の２つの
入力にカウント・パルスＳＯ及びＳｌを夫々受取る。パ
ルスＳｏ、３０．８１及びＳｌを合せた値が、１フレー
ム中のどのパルスを受取っているかを表わす。従って、
１フレームの最初の２つのパルスの値が同じであり、受
取っているのが２番目のパルスであれば、ナンド・ゲー
ト３２８の出力は論理Ｏになる。他の全ての時並びに他
の状態の時、ナンド・グ・−１−３２８の出力は論理１
である。The output of the exclusive NOR gate 329 is the NAND gate 32
applied to one input of 8. This gate receives on its other two inputs count pulses SO and Sl, respectively. The combined value of pulses So, 30.81, and Sl represents which pulse in one frame is being received. Therefore,
If the first two pulses of a frame have the same value and it is the second pulse that is being received, the output of NAND gate 328 will be a logic O. At all other times and in other states, the output of the Nando G-1-328 is a logic 1.
It is.

ナンド・ゲート３２８の出力の論理Ｏは、１フレームの
最初の２つのパルスが一致したこと、並びにフリップフ
ロップ３２６のＱ出力を更新する為の有効な状態を表わ
す。この目的の為、ナンド・ゲート３２８の出力がイン
バータ３３０の入力と伝送ゲート３３１．３３２の反対
の制御端子に並列に印加される。ナンド・ゲート３２８
の出力が論理Ｏである仁、伝送ゲート３３２がターンオ
フになり、伝送ゲート３３１がターンオンになって、制
御信号ＳＩＧを７リツプフロツプ３２６のＤ入力に通過
させる。その後クロック・パルスが発生すると、新しい
値が７リツプ７０ツブ３２６の出力に送出される。A logic O at the output of NAND gate 328 represents a match of the first two pulses of a frame and a valid state for updating the Q output of flip-flop 326. For this purpose, the output of NAND gate 328 is applied in parallel to the input of inverter 330 and to the opposite control terminals of transmission gates 331, 332. Nando Gate 328
When the output of is a logic O, transmission gate 332 is turned off and transmission gate 331 is turned on, passing control signal SIG to the D input of seven lip-flop 326. When a subsequent clock pulse occurs, the new value is sent to the output of the 7-rip 70-tube 326.

他方、１フレームの最初の２つのパルスに冗長性がない
とくすなわち、２つのパルスが相異なると）、ナンド・
ゲート３２８の出力は論理１であり、伝送ゲート３３１
がオフになり、伝送ゲート３３２がオンに保たれる。こ
の状態では、フリップフロップ３２Ｇの出力がケート３
３２を介して帰還され、フリップ７０ツブ３２６は前の
出力状態を保持する。従って、フリップ７０ツブ３２６
のＱ出力は、オン／オフ信号をろ波したものであり、こ
れがこの後出力選択器１２０に送られる。On the other hand, if there is no redundancy in the first two pulses of a frame (i.e., if the two pulses are different), then the Nando
The output of gate 328 is a logic 1 and the output of transmission gate 331
is turned off and transmission gate 332 remains on. In this state, the output of flip-flop 32G is
32, the flip 70 knob 326 retains its previous output state. Therefore, flip 70 knob 326
The Q output of is a filtered version of the on/off signal, which is then sent to the output selector 120.

出力選択器１２０は、ろ波したオン／オフ信号の他に、
信号ＬＯ８，Ｏ８状態保持信号ＨＬＳ。In addition to the filtered on/off signal, the output selector 120 also provides
Signal LO8, O8 state holding signal HLS.

及び相補形のディフォールト信号ＤＥＦを受取る。and a complementary default signal DEF.

出力選択器１２０（これはノア・ゲート３３５乃至３３
７及びオア・ゲート３３８を含む）の作用は、Ｉ／Ｏ点
とマイクロコントローラの間の通信が失われた場合、即
ら、制御信号ＳＩＧがない場合、出力オン／オフ信号に
対する所望の値を選択することである。この様な通信の
損失が起った場合、出力選択器１２０は出力にオン／オ
フ信号を発生するが、これは選択器１２０に対する制御
入力として供給された信号ＨＬＳ及びＤＥＦに応じて、
信号ＳＩＧの最後に伝送された値か又はディス４−ルト
値のどちらかである。Output selector 120 (this is the NOR gate 335-33
7 and OR gate 338) to set the desired value for the output on/off signal if communication between the I/O point and the microcontroller is lost, i.e., in the absence of the control signal SIG. It's about choosing. When such a loss of communication occurs, the output selector 120 generates an on/off signal at the output, depending on the signals HLS and DEF provided as control inputs to the selector 120.
It is either the last transmitted value of signal SIG or the default value.

信号ＨＬＳ及びＤＥＦが夫々最終状態′保持ラッチ１２
３及びディフォールト・ラッチ１２４によって発生され
る。これらのラッチは実、質的に同一であるが、制御信
号の各フレーム内の灰なるパルスに応答するａ最終状態
保持ラッチ１２３がナンド・ゲート３４０と、伝送ゲー
ト３４２．３”４ｊと、インバータ３４４と、フリップ
フロップ３４５を含む。ディフォールト・ラッチ１２４
（第９Ｃ図）がナンド・ゲート３４８と、伝送ゲート３
４９．３５０と、インバータ３５２とフリップフロップ
３５３を含む。これらの２つのラッチの回路形式及び動
作は略同−であるから、ラッチ１２３だけについて詳し
く説明する。Signals HLS and DEF are respectively held in the final state by the latch 12.
3 and default latch 124. These latches are in fact qualitatively identical, except that the final state holding latch 123, which responds to a gray pulse within each frame of the control signal, is connected to the NAND gate 340, the transmission gate 342.3''4j, and the inverter. 344 and a flip-flop 345. Default latch 124
(Figure 9C) is the NAND gate 348 and the transmission gate 3.
49.350, an inverter 352 and a flip-flop 353. Since the circuit type and operation of these two latches are substantially the same, only latch 123 will be described in detail.

ラッチ１２３が制御信号の各フレーム内の３番目のパル
スに応答する（即ち、２ビツト計数器１２１からの高レ
ベルのパルスＳＯ及びＳｌに応答する）。そうすること
によってラッチ出力を更新することが出来る様にする。Latch 123 is responsive to the third pulse in each frame of the control signal (ie, responsive to high level pulses SO and Sl from two-bit counter 121). By doing so, the latch output can be updated.

パルスＳＯ及びＳｌがナンド・ゲート３４０に対する入
力として印加される。このゲートの出力が伝送ゲート３
４２゜３４３を制御する。ナンド・ゲート３４０の出力
が伝送ゲー［・３４・２．３４３の第１組の反対の制御
端子と、インバータ３４４とに印加される。インバータ
３４４の出力が伝送ゲート３４２．３４３の第２組の反
対の制御端子に印加される。この為、動作について説明
すると、制御信号の各フレーム中の３番目のパルスδ発
生したことにより、伝送ゲート３４３がターンオンにな
り、伝送ゲート３４２がターンオフになる。制御信号Ｓ
ＩＧが伝送ゲート３４３に対する入力として印加される
ので、この信号がフリップフロップ３４５のＤ入力へ通
過し、こうしてフリップ７０ツブ３４５のＱ出力から取
出される信号トＩＬｓを更新する。出力信号ＨＬＳが伝
送ゲート３４２の入力に帰還されるので、制御信号の各
フレーム内に３番目のパルスがない場合、信号１−ＩＬ
Ｓの値はラッチされたま、′Ｓである。クロック信号Ｃ
ＬＫがフリップフロップ３４２のクロック入力に印加さ
れる。ラッチ１２３の出力が出力選択器１２０に供給さ
れる。Pulses SO and Sl are applied as inputs to NAND gate 340. The output of this gate is transmission gate 3
Controls 42°343. The output of NAND gate 340 is applied to a first set of opposite control terminals of transmission gate 343 and to inverter 344 . The output of inverter 344 is applied to a second set of opposite control terminals of transmission gates 342,343. Therefore, to explain the operation, when the third pulse δ in each frame of the control signal is generated, the transmission gate 343 is turned on and the transmission gate 342 is turned off. control signal S
Since IG is applied as an input to transmission gate 343, this signal is passed to the D input of flip-flop 345, thus updating the signal ILs taken from the Q output of flip-flop 345. The output signal HLS is fed back to the input of the transmission gate 342 so that if there is no third pulse within each frame of the control signal, the signal 1-IL
The value of S remains latched and is 'S. clock signal C
LK is applied to the clock input of flip-flop 342. The output of latch 123 is supplied to output selector 120.

これに較べて、ディフォールト・ラッチ１２４は略同様
に動作するが、各フレーム内の４番目のパルスに応答す
る。即ち、ディフォールト・ラッチは制御信号の各フレ
ームのパルスＳＯ及びＳｌに応答する。然し、ディフォ
ールト・ラッチ１２４の出力が７リツプ７０ツブ３５３
のＱ出力から取出されるので、相補的な信号ＤＥＦが出
力選択器１２０に供給されることに注意されたい。In comparison, default latch 124 operates in much the same way, but responds to the fourth pulse within each frame. That is, the default latch is responsive to pulses SO and Sl of each frame of control signals. However, the output of the default latch 124 is 7 lip 70 lip 353
Note that a complementary signal DEF is provided to the output selector 120 as it is taken from the Q output of .

普通の動作では、出力選択器１２０はフリップフロップ
３２６からの制御信号を単に反転して通過させる様に作
用する。この後、この信号がオン／オフ出力信号となっ
て、制御及び感知部分１１３（第４図）に印加される。In normal operation, output selector 120 acts to simply invert and pass the control signal from flip-flop 326. This signal then becomes the on/off output signal and is applied to the control and sensing portion 113 (FIG. 4).

然し、Ｉ／Ｏ点とマイクロコントローラの間の通信が消
えると（即ち、制御信号ＳＩＧがないと）、出力のオン
／オフ信号は、強制的に信＠ＬＯ８及びＨＬＳによって
決定された予定の所望の状態になる。信号ＬＯ８及び）
Ｉ　Ｌ　Ｓが両方共出力選択器１２０に対する入力とし
て印加される。通信が失われた場合、出力選択器は、ど
ちらが予め選択されているかに応じて、最終状態を保持
するか又はディフォールト状態を選択する。この予め選
択するのは、通信が失われた場合に、Ｉ／Ｏ点を強制的
に好ましい安全な状態になる為である。However, if the communication between the I/O point and the microcontroller disappears (i.e., in the absence of the control signal SIG), the output on/off signal will be forced to the expected desired value determined by the signal @LO8 and HLS. becomes the state of signal LO8 and)
I L S are both applied as inputs to output selector 120. If communication is lost, the output selector either retains the final state or selects the default state, depending on which has been preselected. This preselection is done to force the I/O point into a preferred, secure state if communication is lost.

１言号ＬＯ，Ｓ及びＨＬＳが出力選択器１２０のノア・
ゲート３３５の入力・になる。このゲートの出力がノア
・ゲート３３７に対する一方の入力になる。ノア・ゲー
ト３３７に対する２番ｉの入力はフリップフロップ３２
６のＱ出力からの信号である。この為、ノア・ゲート３
３５がノア・ゲート３３７を制御して、信ＱＬＯ８又は
ＨＬＳの何れか一１ノが高レベルにある時、ノア・ケー
ト３３７が単にフリップフロップ３２６からの制御信号
を反転する様にする。他方、信号ＬＯ８が低レベルであ
り（すなわち、通信が失われており）、信号１−Ｉ　Ｌ
　Ｓも低レベルである場合、ノア・ゲート３３５の出力
は高レベルであり、ノア・ゲート３３７の出力を低レベ
ルに保つ。信号ＬＯ８，ＨＬＳ及びＤＥＦがノア・ゲー
ト３３６に印加される。ゲート３３６の出力が、ノア・
ゲート３３７からの出ノ〕と共に、オア・ゲート３３８
に対する入力として印加される。オ、ア・ゲート３３８
の出力がオン／オフ制御信号である。この為、通信が失
われ（信号ＬＯ８が低レベル）且つ最終状態を保持する
指令がない（信＠ＨＬＳが低レベル）場合、オア・ゲー
ト３３８からのオン／オフ出力信号がディフォールト信
号ＤＥＦになる様に選択される（即ち、信号ＤＥＦ、が
オア・ゲート３３６によって反転される）；従って、そ
の動作は、通信が失われ、最終状態保持が選択されてい
ない場合、ディフォールト状態が選択される様になって
いる。One word LO, S and HLS are output selector 120's Noah
It becomes the input of gate 335. The output of this gate becomes one input to NOR gate 337. The 2nd i input to the Noah gate 337 is the flip-flop 32
This is the signal from the Q output of 6. For this reason, Noah Gate 3
35 controls NOR gate 337 such that NOR gate 337 simply inverts the control signal from flip-flop 326 when either signal QLO8 or HLS11 is high. On the other hand, signal LO8 is low (i.e. communication is lost) and signal 1-I L
If S is also low, the output of NOR gate 335 is high, keeping the output of NOR gate 337 low. Signals LO8, HLS and DEF are applied to NOR gate 336. The output of gate 336 is
Exit from Gate 337], along with Or Gate 338
is applied as an input to Oh, a gate 338
The output of is the on/off control signal. Therefore, if communication is lost (signal LO8 is low level) and there is no command to hold the final state (signal @HLS is low level), the on/off output signal from OR gate 338 becomes the default signal DEF. (i.e., signal DEF is inverted by OR gate 336); therefore, its operation is such that if communication is lost and hold last state is not selected, the default state is selected. It looks like this.

ディフォールト状態が選択された場合でも最終状態を保
持するかどうかは、勿論、最終状態保持ラッチ１２３及
びディフォールト・ラッチ１２４を適当にヒツトづるこ
とによって制御し得る。Whether or not the final state is retained even when the default state is selected can, of course, be controlled by appropriately hitting final state retaining latch 123 and default latch 124.

以上は、制御及び通信部分１１組の順方向通路を詳しく
説明したものである。符号化診断情報は、前に説明した
様に、状態ラッチ１２５及び４者択組のデータ選択器１
２９を介して送り返される。The above is a detailed description of the forward path of the 11 sets of control and communication parts. The encoded diagnostic information is stored in the status latch 125 and the four-way data selector 1, as previously described.
29.

情報の符号化は第１０図について詳しく説明するが、こ
１では、状態ラッチ１２５に対する入力信号ＸＯ乃至×
３が、第３図のマイクロコントローラ９０に送り返され
る診断情報及びその他の情報を含む様に符号化される。Encoding of information will be explained in detail with reference to FIG. 10, in which input signals XO to ×
3 is encoded to contain diagnostic and other information that is sent back to microcontroller 90 of FIG.

状態ラッチ１２５はモートローラ・インコーホレーテッ
ド社から入手し得る商品名ＬＳ１４１７４型の様な市場
で入手し得る装置であつ“でよい。符号化情報（ＸＯ乃
至×３）が、状態符号化器１２５に供給される信号５Ｙ
ＮＣの立上りで、状態ラッチ１２５にラッチされる。こ
の為、制御信号の各フレームで新しい一組のデータが一
ランチされる。このデータがＩ／Ｏ点の動作パラメータ
を表わす診断信号を形成する。The status latch 125 may be a commercially available device such as Model LS14174 available from Motorola Incorporated. Signal 5Y supplied to 125
At the rising edge of NC, it is latched into the status latch 125. Therefore, a new set of data is launched in each frame of control signals. This data forms a diagnostic signal representative of the operating parameters of the I/O point.

状態ラッチ１２５からのデータが４者択組のデータ選択
器１２９を介してバッファ増幅器３６０からマイクロコ
ントローラ９０にビット毎に伝送される。データ選択器
１２９が２ビツト計数器１２１からの現在値に応答して
、信号ｘＯ乃至×３の値を順次供給する。例えば、各フ
レーム内の最初のパルスを受取った時、診断データのビ
ットＸＯが同時に伝送される。データ選択器１２９はモ
ートローラ・インコーホレーテッド社の商品名ＭＣ１４
０５２型の様な市場で入手し得る装置であってよい。Data from status latch 125 is transmitted bit by bit from buffer amplifier 360 to microcontroller 90 via four-way data selector 129. A data selector 129 responds to the current value from the 2-bit counter 121 by sequentially providing the values of signals xO through x3. For example, when the first pulse in each frame is received, bit XO of diagnostic data is simultaneously transmitted. The data selector 129 is a product name of Motorola Inc. MC14.
It may be a commercially available device such as the Model 052.

第１０図は第４図の符号化器１２５の様な状態符号化器
の真理値表を例示する。第１０図の真理値表を持つ符号
化器は、当業者であれば、標準的な組合せ論理、素子を
用いて容易に実現することか出来る。FIG. 10 illustrates a truth table for a state encoder such as encoder 125 of FIG. The encoder having the truth table shown in FIG. 10 can be easily realized by those skilled in the art using standard combinational logic and elements.

第１０図について説明すると、入力状態が表゛の左側部
分の一番上に水平方向に列記されている。Referring to FIG. 10, the input states are listed horizontally at the top of the left-hand portion of the table.

その下の各列には、各々の入力がとり得る値が記されて
いる。この表で「１」は成る値が真（例えば高しベール
の信号）であること、ｒＯＪは成る値が真でないこと、
「×」は「ドントケア」　（即ち１であってもＯであっ
ても影響はないこと）を表わす。状態符号化器１２５の
４ビツト出力（ＸＯ乃至Ｘ３）が図表の右側部分に示さ
れており、ＸＯ乃至×３が４列にわたって横に並べであ
る。従って４列を通る各々の横の行が４ビツト・ワード
であり、これがＩ／Ｏ点の状態を一意的に限定する。こ
の４ビツト・ワード゛が、第４図のマイクロコントロー
ラ９２）°そして最終的にはＣＰＩＪ　（１１図）に送
り返される診断データである。Each column below lists the values that each input can take. In this table, "1" means that the value is true (for example, a high veil signal), rOJ means that the value is not true,
"X" represents "don't care" (that is, there is no effect whether it is 1 or O). The four bit outputs (XO through X3) of state encoder 125 are shown on the right side of the diagram, with XO through X3 arranged horizontally across four columns. Thus, each horizontal row through the four columns is a 4-bit word, which uniquely defines the state of the I/O point. This 4-bit word is the diagnostic data that is sent back to the microcontroller 92) of FIG. 4 and ultimately to the CPIJ (FIG. 11).

例えば、真理値表で、第１行は低電圧の列が高レベルで
あり、他の列は不確定の「ドントケア」状態である。こ
の状態では１．４ピツト出力は全部「０」であると一意
的に決定される。・この全部「０」の４ビツト・ワード
は、Ｉ／、０点の電源装置が切れたことを表わす。別の
例として、第６行は、出力がオンに指示されているが、
出力が短絡状態であることを示している。即ち、「オン
／オフ１を表わず第１列に「１」が現われ、Ｉ／Ｏ点を
ターンオンすべきことを表わすと同時に、過電流の列（
第６列）に過電流の表示がある。この状態に対する４ビ
ツト出力ワードは、×３がｒｌＪである他は全部ｒＯＪ
である。同様に、Ｉ／Ｏ点の種々の状態盆限定する１５
個一組の一意的な４ビツト・ワードがある。For example, in the truth table, in the first row, the low voltage column is at a high level, and the other columns are in an indeterminate "don't care" state. In this state, all 1.4 pit outputs are uniquely determined to be "0". - This 4-bit word of all "0s" indicates that the power supply at the I/, 0 point is turned off. As another example, line 6 indicates that the output is turned on, but
Indicates that the output is shorted. That is, "1" appears in the first column without indicating "on/off 1", indicating that the I/O point should be turned on, and at the same time, the overcurrent column (
The overcurrent is displayed in the 6th column). The 4-bit output word for this condition is all rOJ except x3 is rlJ.
It is. Similarly, the various states of I/O points are limited to 15
There is a set of unique 4-bit words.

以上、プログラマブル制御装置に有用な改良された入力
／出力装置の特徴を説明した。この発明を実施する最善
の様式を説明したが、当業者であれば、この発明を逸脱
せずに、この他の種々の変更を加えることが出来よう。Thus, features of an improved input/output device useful in a programmable control device have been described. Having described the best mode of carrying out the invention, those skilled in the art will recognize that many other modifications may be made without departing from the invention.

従って、特許請求の範囲は、この発明の範囲内で可能な
全ての変更を包括するものであることを承知されたい。It is, therefore, to be understood that the appended claims are intended to cover all possible modifications within the scope of this invention.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明のインテリジェント入力／出力（Ｉ／
Ｏ）装置を含むプログラマブル制御装置の簡略ブロック
図である。第２図は何れも第１図のＩ１０装置に使う様
に構成した個別のＩ１０モジュール及び携帯式の監視装
置に考えられる物理的な形状の１例を示す斜視図である
。第３図は第１図の１つのＩ１０モジュールを詳しく示
すブロック図である。第４図は第３図に示した形式のＩ
／Ｏ点に対する通信部分と制御及び感知部分との簡略ブ
ロック図である。第５図及び第６図は第４図の回路に関
連する信号の関係を示ず波形図である。第７Ａ図、第７
Ｂ図及び第７Ｃ図は第４図のＩ／Ｏ回路に使うことの出
来る種々の入力／出力スイッチング回路を示す回路図で
あり、第７Ａ図は直流源回路、第７Ｂ図は直流シンク回
路及び第７Ｃ図は交流回路を夫々示す回路図である。第
８図は第４図のＩ／Ｏ点の制御及び感知部分の回路図で
ある。第９図は第９Ａ乃至９０図の回路の接続の仕方を
示す配置図であり、第９Ａ図、第９Ｂ図及び第９Ｃ図は
第４図のＩ／Ｏ点の通信部分の詳しい回路図である。第
１０図は第４図の通信部分の状態符号化器に於ける組合
せ論理として、診断及び状態データを４ビット符号化信
号に関係づける真理値表を示す図表である。 （主な符号の説明） ２０：中央処理装置 ２８．１０６：通信回線 ２４．２５．２６：　Ｉ１０モジュール３６．９０：マ
イクロコントローラ ３７乃至３９．８１乃至８８　：　Ｉ１０点１１１：通
信部分 １１３：制御及び感知部分 １４１．１４６，１７５，１７６： 絶縁ゲート・トランジスタFigure 1 shows the intelligent input/output (I/
O) is a simplified block diagram of a programmable control device including the device. FIG. 2 is a perspective view illustrating one example of a possible physical configuration for a separate I10 module and portable monitoring device, both configured for use with the I10 device of FIG. FIG. 3 is a block diagram illustrating one I10 module of FIG. 1 in detail. Figure 4 shows I of the format shown in Figure 3.
FIG. 3 is a simplified block diagram of the communication part and the control and sensing part for the /O point. 5 and 6 are waveform diagrams that do not show the relationship of signals related to the circuit of FIG. 4. FIG. Figure 7A, 7th
Figures B and 7C are circuit diagrams showing various input/output switching circuits that can be used in the I/O circuit of Figure 4, with Figure 7A being a DC source circuit, and Figure 7B being a DC sink and circuit. FIG. 7C is a circuit diagram showing each AC circuit. FIG. 8 is a circuit diagram of the I/O point control and sensing portion of FIG. 4. FIG. 9 is a layout diagram showing how the circuits in FIGS. 9A to 90 are connected, and FIGS. 9A, 9B, and 9C are detailed circuit diagrams of the communication part of the I/O point in FIG. be. FIG. 10 is a diagram showing a truth table relating diagnostic and status data to a 4-bit encoded signal as combinatorial logic in the status encoder of the communication section of FIG. (Explanation of main symbols) 20: Central processing unit 28.106: Communication line 24.25.26: I10 module 36.90: Microcontroller 37 to 39.81 to 88: I10 point 111: Communication part 113: Control and Sensing part 141, 146, 175, 176: insulated gate transistor

Claims (1)

【特許請求の範囲】 １）工業用プロセスの状態を表わす種々の信号を受取る
と共に、内蔵プログラム並びに前記プロセスの状態に従
つて該プロセスを制御する信号を発生する様に、内蔵プ
ログラムに従つて動作し得る中央処理装置（ＣＰＵ）を
持つ形式の工業プロセス制御装置に用いられる、局部的
な診断及び判定能力を持つインテリジェント入力／出力
装置に於て、 前記ＣＰＵに接近して設けられていて該ＣＰＵとの信号
の交換を制御する入力／出力制御器と、制御するプロセ
スに比較的接近して配置され、プロセスのパラメータを
表わす入力信号を受取ると共に、プロセスの被制御要素
に対する出力信号を発生する少なくとも１つの入力／出
力モジュールと、 前記入力／出力制御器及び前記少なくとも１つの入力／
出力モジュールを相互接続して、その間で信号を伝達す
る通信回線とを有し、 前記入力／出力モジュールが、（イ）各々前記入力信号
の内の１つを受取る入力回路として、又は前記出力信号
の内の１つを供給する出力回路として選択的に動作する
様になっている複数個の入力／出力（Ｉ／Ｏ）回路、（
ロ）該Ｉ／Ｏ回路及びプロセスの間で前記入力信号及び
出力信号を伝達する導体を終端する手段、（ハ）前記Ｉ
／Ｏ制御器との信号を秩序正しく交換すると共に、前記
複数個のＩ／Ｏ回路を制御し且つその動作能力を試験す
るために、一組の記憶された命令に従って動作する動作
制御装置、及び（ニ）前記複数個のＩ／Ｏ回路を前記動
作制御装置に接続する手段を含んでいるインテリジェン
ト入力／出力装置。 ２）特許請求の範囲第１項に記載したインテリジェント
入力／出力装置に於て、各々の前記Ｉ／Ｏ回路を入力回
路として又は出力回路として動作させる選択が、前記Ｃ
ＰＵからの命令に従ってなされるインテリジェント入力
／出力装置。 ３）特許請求の範囲第２項に記載したインテリジェント
入力／出力装置に於て、各々の前記Ｉ／Ｏ回路が通信部
分と制御及び感知部分とを含み、前記通信部分はＩ／Ｏ
点を入力として又は出力として制御する制御データを前
記動作制御装置から受取ると共に、前記Ｉ／Ｏ回路に関
する状態及び診断データを前記動作制御装置に伝送し、
前記制御及び感知部分は前記状態及び診断データの内の
少なくとも一部分を供給すると共に、前記Ｉ／Ｏ回路が
出力点として選択されているか又は入力点として選択さ
れているかに応じて、オン又はオフに切換えられるか或
いはオフに保たれるインテリジェント入力／出力装置。 ４）特許請求の範囲第３項に記載したインテリジェント
入力／出力装置に於て、前記複数個のＩ／Ｏ回路を前記
動作制御装置に接続する手段が、各々の前記Ｉ／Ｏ回路
に対して１対の導体で構成され、その一方の導体が制御
信号を関連したＩ／Ｏ点に伝達し、他方の導体が関連し
たＩ／Ｏ点からの状態及び診断情報を前記動作制御装置
に伝達するインテリジェント入力／出力装置。 ５）特許請求の範囲第４項に記載したインテリジェント
入力／出力装置に於て、前記通信部分が直列データ回線
であるインテリジェント入力／出力装置。 ６）中央処理装置（ＣＰＵ）及び該ＣＰＵとの信号の交
換を制御する入力／出力制御装置を持ち、前記ＣＰＵが
内蔵プログラムの関数として並びにプロセスの動作状態
を表わす入力信号の関数として、種々のプロセスを制御
する制御信号を発生する様な形式の工業プロセス制御装
置に使う入力／出力装置に於て、 前記プロセス制御装置及びプロセスの間で信号を交換す
る複数個の入力／出力モジュールと、各々の入力／出力
モジュールを前記入力／出力制御装置と相互接続して、
各々の入力／出力モジュール及び前記入力／出力制御装
置の間で信号を伝達する通信回線とを有し、 前記複数個の内の各々の入力／出力モジュールが、別の
複数個の入力／出力回路、マイクロコントローラ、該マ
イクロコントローラを各々の前記入力／出力回路と相互
接続する手段、及び前記複数個の入力／出力回路とプロ
セスの間で入力信号及び出力信号を伝達する導体を終端
する手段を含んでいる入力／出力装置。 ７）特許請求の範囲第６項に記載した入力／出力装置に
於て、各々の前記入力／出力回路が通信部分と制御及び
感知部分とを含んでおり、 該通信部分は、前記マイクロコントローラから反復的な
一組の制御信号を受取る手段、該一組の制御信号に応答
して前記制御及び感知部分に対してオン／オフ信号を供
給する手段、前記制御及び感知部分から第１組の診断信
号を受取る手段、前記第１組の診断信号を符号化して符
号化した一組の診断信号を発生する手段、及び前記符号
化した一組の診断信号を前記マイクロコントローラに伝
送する手段を含んでおり、 前記制御及び感知部分は、前記オン／オフ信号に応答し
て前記入力／出力回路のオン又はオフ状態を決定する手
段、及び前記入力／出力回路の動作状態に応答して前記
第１組の診断信号を発生する手段を含んでいる入力／出
力装置。 ８）特許請求の範囲第７項に記載した入力／出力装置に
於て、前記オン／オフ信号に応答する手段が絶縁ゲート
・トランジスタ（ＩＧＴ）を含んでいる入力／出力装置
。 ９）特許請求の範囲第８項に記載した入力／出力装置に
於て、前記絶縁ゲート・トランジスタが主電流部分及び
エミュレーション電流部分を持つ形式のものである入力
／出力装置。 １０）特許請求の範囲第７項に記載した入力／出力装置
に於て、前記導体を終端する手段が、前記Ｉ／Ｏ回路毎
に１つの端子点を持つていて、導体を入力感知装置及び
出力負荷装置に対して終端する複数個の端子と、前記入
力／出力回路が入力回路として動作するか出力回路とし
て動作するかに応じて、導体を前記入力感知装置又は出
力負荷装置に対して終端する一組の共通端子点とを持つ
ている入力／出力装置。 １１）特許請求の範囲第１０項に記載した入力／出力装
置に於て、前記オン／オフ信号に応答する手段が主電流
部分及びエミュレーション電流部分を持つ絶縁ゲート・
トランジスタを含んでいる入力／出力装置。Claims: 1) operating according to a built-in program so as to receive various signals representing the state of an industrial process and generate signals for controlling the process according to the built-in program and the state of the process; An intelligent input/output device with local diagnostic and decision-making capabilities for use in industrial process control equipment of the type having a central processing unit (CPU) that is located proximate to said CPU and that is located close to said CPU. an input/output controller for controlling the exchange of signals with a controlled element; and at least one input/output controller disposed in relatively close proximity to the controlled process for receiving an input signal representative of a parameter of the process and for generating an output signal for a controlled element of the process. one input/output module; the input/output controller and the at least one input/output module;
a communication line interconnecting the output modules and transmitting signals therebetween, wherein the input/output modules each act as (a) an input circuit for receiving one of the input signals, or a communication line for transmitting signals therebetween; a plurality of input/output (I/O) circuits adapted to selectively operate as output circuits providing one of the following:
(b) means for terminating the conductor that transmits the input signal and output signal between the I/O circuit and the process; (c) the I/O circuit and the process;
an operation controller operable according to a set of stored instructions for orderly exchanging signals with an I/O controller and for controlling the plurality of I/O circuits and testing their operational capabilities; (d) an intelligent input/output device including means for connecting said plurality of I/O circuits to said motion control device; 2) In the intelligent input/output device according to claim 1, the selection of operating each of the I/O circuits as an input circuit or an output circuit
Intelligent input/output device that follows instructions from the PU. 3) In the intelligent input/output device according to claim 2, each said I/O circuit includes a communication part and a control and sensing part, said communication part being an I/O
receiving control data from the motion control device for controlling a point as an input or as an output, and transmitting status and diagnostic data regarding the I/O circuit to the motion control device;
The control and sensing portion provides at least a portion of the status and diagnostic data and is turned on or off depending on whether the I/O circuit is selected as an output or input point. Intelligent input/output devices that can be switched or kept off. 4) In the intelligent input/output device according to claim 3, the means for connecting the plurality of I/O circuits to the operation control device includes a means for connecting each of the I/O circuits to the operation control device. Comprised of a pair of conductors, one conductor conveying control signals to an associated I/O point and the other conductor conveying status and diagnostic information from the associated I/O point to the operational controller. Intelligent input/output device. 5) An intelligent input/output device according to claim 4, wherein the communication portion is a serial data line. 6) having a central processing unit (CPU) and an input/output controller for controlling the exchange of signals with the CPU, the CPU being able to perform various functions as a function of its internal program and as a function of input signals representative of the operating state of the process; An input/output device for use in an industrial process control device of the type for generating control signals for controlling a process, comprising: a plurality of input/output modules each for exchanging signals between the process control device and the process; an input/output module interconnected with the input/output control device;
and a communication line for transmitting signals between each input/output module and the input/output control device, wherein each input/output module of the plurality connects to another input/output circuit. , a microcontroller, means for interconnecting the microcontroller with each of the input/output circuits, and means for terminating conductors conveying input and output signals between the plurality of input/output circuits and the process. input/output device. 7) An input/output device according to claim 6, wherein each said input/output circuit includes a communication part and a control and sensing part, said communication part being connected to said microcontroller. means for receiving a repetitive set of control signals; means for providing on/off signals to the control and sensing portion in response to the set of control signals; and a first set of diagnostics from the control and sensing portion. means for receiving signals, means for encoding the first set of diagnostic signals to generate an encoded set of diagnostic signals, and means for transmitting the encoded set of diagnostic signals to the microcontroller. and the control and sensing portion includes means for determining an on or off state of the input/output circuit in response to the on/off signal, and means for determining an on or off state of the input/output circuit in response to the operating state of the input/output circuit. an input/output device including means for generating diagnostic signals for the input/output device; 8) An input/output device as claimed in claim 7, wherein the means responsive to the on/off signal includes an insulated gate transistor (IGT). 9) An input/output device as claimed in claim 8, wherein the insulated gate transistor is of the type having a main current portion and an emulation current portion. 10) An input/output device according to claim 7, wherein the means for terminating the conductor has one terminal point for each I/O circuit and connects the conductor to an input sensing device and a plurality of terminals terminating to an output load device and a conductor terminating to the input sensing device or output load device depending on whether the input/output circuit operates as an input circuit or an output circuit; an input/output device having a set of common terminal points. 11) In the input/output device according to claim 10, the means responsive to the on/off signal comprises an insulated gate having a main current portion and an emulation current portion.
Input/output devices containing transistors.
JP60119913A 1984-06-04 1985-06-04 Distributed input / output device Expired - Lifetime JPH0646393B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US61709684A 1984-06-04 1984-06-04
US617096 1990-11-23

Publications (2)

Publication Number Publication Date
JPS6111869A true JPS6111869A (en) 1986-01-20
JPH0646393B2 JPH0646393B2 (en) 1994-06-15

Family

ID=24472233

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60119913A Expired - Lifetime JPH0646393B2 (en) 1984-06-04 1985-06-04 Distributed input / output device

Country Status (4)

Country Link
JP (1) JPH0646393B2 (en)
DE (1) DE3519807A1 (en)
FR (1) FR2565379B1 (en)
GB (1) GB2159987B (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007312573A (en) * 2006-05-19 2007-11-29 Omron Corp Io unit in safety controller of building block type
JP2009123211A (en) * 2007-11-14 2009-06-04 General Electric Co <Ge> Programmable logic controller having microelectromechanical system based switching

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8601117D0 (en) * 1986-01-17 1986-02-19 Barcrest Ltd Computer terminal auxiliary device
DE3711812A1 (en) * 1987-04-08 1988-10-27 Bosch Gmbh Robert VARIABLE PARALLEL INTERFACE, ESPECIALLY FOR A SCREWDRIVER
DE3800077A1 (en) * 1988-01-05 1989-07-13 Bosch Gmbh Robert DECENTRALIZED IN / OUTPUT ASSEMBLY FOR ELECTRONIC CONTROLLERS
DE3803713C2 (en) * 1988-02-08 1996-05-23 Claas Ohg Computer I / O circuitry
US5001358A (en) * 1988-02-19 1991-03-19 Omron Tateisi Electronics Co. Interface device
DE535340T1 (en) * 1991-09-30 1993-10-14 Yokogawa Electric Corp Multifunction controller.
DE4142453C1 (en) * 1991-12-20 1993-02-25 Knuerr-Mechanik Fuer Die Elektronik Ag, 8000 Muenchen, De Laboratory or test desk working station - has measuring and control structure spatially sepd. from operating and indicating manual appts. in data communication with bus-system network
IT1261102B (en) * 1993-10-29 1996-05-09 Marelli Autronica INTERFACE FOR DEVICES CONTROLLED BY MICROCONTROLLERS AND / OR MICROPROCESSORS.
GB2294137B (en) * 1994-09-23 1997-01-15 Cambridge Consultants Data processing apparatus with external interface
GB9419246D0 (en) 1994-09-23 1994-11-09 Cambridge Consultants Data processing circuits and interfaces
DE19707241C2 (en) * 1997-02-25 2000-05-31 Pilz Gmbh & Co Modular safety relay
DE19830472B4 (en) 1998-07-08 2013-06-27 Robert Bosch Gmbh External component for a microprocessor system and operating procedures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4929041A (en) * 1972-07-12 1974-03-15
JPS57143657A (en) * 1981-03-03 1982-09-04 Fujitsu Ltd Memory controlling system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2517565C3 (en) * 1975-04-21 1978-10-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Circuit arrangement for a data processing system
US4296464A (en) * 1977-03-03 1981-10-20 Honeywell Inc. Process control system with local microprocessor control means
US4417151A (en) * 1982-03-11 1983-11-22 Distributed Control Systems, Inc. Universal input-output device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4929041A (en) * 1972-07-12 1974-03-15
JPS57143657A (en) * 1981-03-03 1982-09-04 Fujitsu Ltd Memory controlling system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007312573A (en) * 2006-05-19 2007-11-29 Omron Corp Io unit in safety controller of building block type
JP2009123211A (en) * 2007-11-14 2009-06-04 General Electric Co <Ge> Programmable logic controller having microelectromechanical system based switching

Also Published As

Publication number Publication date
GB8508633D0 (en) 1985-05-09
GB2159987A (en) 1985-12-11
JPH0646393B2 (en) 1994-06-15
DE3519807A1 (en) 1985-12-05
FR2565379A1 (en) 1985-12-06
GB2159987B (en) 1987-10-28
FR2565379B1 (en) 1991-05-31

Similar Documents

Publication Publication Date Title
US4593380A (en) Dual function input/output for a programmable controller
US4628397A (en) Protected input/output circuitry for a programmable controller
JPS6111869A (en) Distribution type input/output unit
US4870564A (en) Distributed input/output system
US4410794A (en) Switching system for cyclic supply of electrical power to a plurality of loads
AU665448B2 (en) Computer-controlled circuit breaker arrangement with circuit breaker having identification circuit
US4764868A (en) Distributed input/output system
US5386363A (en) Aircraft load management center
CA3002412C (en) Power distributor
US5093804A (en) Programmable controller input/output communications system
US4872136A (en) Programmable controller input/output communications system
US4421976A (en) System for monitoring heater elements of electric furnaces
US6259978B1 (en) Programmable relay driver
JPH03500402A (en) Vehicle multiplexing device
GB2077076A (en) A circuit for detecting short circuits and for shutting down individual line sections of a bus-line
US5922034A (en) Programmable relay driver
US20030074498A1 (en) Method and circuitry for a programmable controller system
CA1247748A (en) Dual function input/output for a programmable controller
CA2122384A1 (en) Fault tolerant programmable controller
EP0103971B1 (en) Apparatus for testing wiring harnesses
CA1248179A (en) Protected input/output circuitry for a programmable controller
CA1248639A (en) Programmable controller input/output communication system
CA1244957A (en) Distributed input/output system
SU1298950A1 (en) Device for checking multiple coordinate connectors in jack field
JPS58219626A (en) Redundant output circuit

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term