JPS61115143A - Detection circuit of malfunction of scan bus - Google Patents
Detection circuit of malfunction of scan busInfo
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- JPS61115143A JPS61115143A JP59236397A JP23639784A JPS61115143A JP S61115143 A JPS61115143 A JP S61115143A JP 59236397 A JP59236397 A JP 59236397A JP 23639784 A JP23639784 A JP 23639784A JP S61115143 A JPS61115143 A JP S61115143A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理袋ｆｆ２ＶＣおけるスキャンバス
の誤動作検出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a malfunction detection circuit for a scan canvas in a data processing bag ff2VC.
従来のデータ処理装置においてスキャンバスは、通常の
動作中に障害を検出した後、診断装置が障害個所を調べ
るために内部状態を読出したり、再開可能な状態に設定
したりするのに使われるが、障害装置を動作させると再
び誤動作する可能性は正常な状態の時よりも高いにもか
かわらず誤動作の検出はされていなかった。In conventional data processing equipment, the scan canvas is used by diagnostic equipment to read the internal state in order to investigate the location of the fault after detecting a fault during normal operation, and to set the state to a restartable state. However, even though the possibility of malfunction again when a faulty device is operated is higher than when it is in a normal state, the malfunction was not detected.
上記従来のデータ処理装置におけるスキャンバスは、障
害装置を動作させた場合、再び誤動作する可能性が正常
状態時よりも高いにかかわらず、誤動作の検出がされな
い状態となっていたため、読出したデータが正しいもの
かどうか１だ書込んだデータが正しくフリップ・フロッ
プにセットされたかどうかを確認する手段がなかった。In the scan canvas of the conventional data processing device described above, when a faulty device is operated, the malfunction is not detected, even though the possibility of malfunctioning again is higher than in a normal state. There was no way to check whether the written data was correctly set in the flip-flop.
本発明は、上記従来の問題点を解決し、データ処理装置
のシフト動作の高信頼化をはかるためのスキャンバスの
誤動作検出回路を提供せんとするものであって、その解
決手段として、装置またはパッケージ単位に７リツプ・
７０ツブを直列に接続し、クロックを供給する毎に全体
が接続順に７７トするスキャンバスを備えたデータ処理
装置において、前記フリップ・フロップの最終段を除く
すべての出力の排他的論理和を出力する第１の回路と、
前記フリップ・フロップの最前段を除くすべての出力の
排他的論理和を出力する第２の回路２と、前記第１の回
路の出力を１クロックタイミング遅延させるフリップ・
フロップと、前記１クロックタイミング遅延させるフリ
ップ・フロップの出力と前記第２の回路の出力とを比較
する比較回路と、前記比較回路の出力とシフト動作中で
あることを示す信号とを入力とじシフト動作中のときだ
け前記比較回路の出力を出力するゲート回路とからなる
スキャンバスの誤動作検出回路を提供せんとするもので
ある。The present invention aims to solve the above-mentioned conventional problems and provide a scan canvas malfunction detection circuit for increasing the reliability of the shift operation of a data processing device. 7 lips per package
In a data processing device equipped with a scan canvas in which 70 tubes are connected in series and the entire 77 tubes are scanned in the order of connection each time a clock is supplied, the exclusive OR of all outputs except the final stage of the flip-flop is output. a first circuit that
a second circuit 2 that outputs the exclusive OR of all outputs of the flip-flops except the first stage; and a flip-flop that delays the output of the first circuit by one clock timing.
a flop, a comparator circuit that compares the output of the flip-flop that delays the one clock timing with the output of the second circuit, and a signal indicating that the output of the comparator circuit is in the middle of a shift operation; It is an object of the present invention to provide a scan canvas malfunction detection circuit comprising a gate circuit that outputs the output of the comparison circuit only when the comparison circuit is in operation.
第１図に、本発明によるスキャンバスの誤動作検出回路
の一実施例を示す。スリップ・７０ツブ１．２，３．４
が信号線１００ 、１０１ 、１０２ 、１０３゜１０
４によってスキャンバスを構成しており、信号！ １０
５ Ｋよって同一のクロックが供給される。５゜７は排
他的論理和を出力する第１及び第２の回路で、第１の回
路５はクリップ・フロップ１．２゜３の、第２の回路７
は７リツプ・フロップ２，３゜４の排他的論理和をそれ
ぞれ信号線１０６ 、１０８に出力する。フリップ・フ
ロップ６は第１の回路５の出力１０６を、クロック１０
５によって１クロツクサイクル遅延させて信号線１０７
に出力する。比較回路８は、信号線１０７ 、１０８を
比較して論理が一致しているとき論理Ｏ５異なっている
とき論理１を信号線１０９に出力する。FIG. 1 shows an embodiment of a scan canvas malfunction detection circuit according to the present invention. Slip 70 tube 1.2, 3.4
are the signal lines 100, 101, 102, 103゜10
4 constitutes the scan canvas, and the signal! 10
5K provides the same clock. 5゜7 are first and second circuits that output exclusive OR, the first circuit 5 is a clip-flop 1.2゜3, and the second circuit 7 is a clip-flop 1.2゜3.
outputs the exclusive OR of seven rip-flops 2 and 3.4 to signal lines 106 and 108, respectively. The flip-flop 6 connects the output 106 of the first circuit 5 to the clock 10
signal line 107 with a delay of one clock cycle by
Output to. Comparison circuit 8 compares signal lines 107 and 108 and outputs logic 1 to signal line 109 when the logics match and when the logics differ O5.
ゲート回路９は、シフト動作中であることを示す信号線
１１０が論理１のとき信号線１０９の状態をそのまま信
号線１１１に出力し、逆に論理Ｏのときは信号線１０９
の状態にかかわらず常に０を信号線１１１に出力する。The gate circuit 9 outputs the state of the signal line 109 as it is to the signal line 111 when the signal line 110 indicating that the shift operation is in progress is logic 1, and conversely, when the signal line 110 is logic 0, the signal line 109 is output to the signal line 111.
0 is always output to the signal line 111 regardless of the state.
第２図は、第１図の回路が正常にシフト動作したときの
タイムチャートである。７ ＩＪツブ・フロップ１．２
．３．４の初期値はそれぞれ論理１゜０．０．１であり
、クロック１０５が歩進するごとに１ビツトずつ論理０
，１，０．０、−理０．０゜１．０、論理０，０．Ｑ、
１、論理０．０，０゜０と変化している。このとき信号
線１０６は、フリップ・７０ッグ１，２゜３の排他的論
理和を出力する第１の回路５の出力で、時刻ｔｏのとき
１゜ｔｌ＋２）ときｌ、ｔｗのとき１．ｔｓのとき０゜
ｔ４のとき０となる。この値はフリップ・フロップ６に
よって１クロック丈イクル遅れて信号線１０７は、時刻
１１のとき１．ｔｚのとき１．ｔ３のとき１．ｔ４のと
きＯとなる。一方、信号線１０８ハ、フリップ・フロッ
プ２，３．４の排他的論理和を出力する第２の回路７の
出力で、時刻ｔｏのとき１．ｔｘのとき１．ｔｚのとき
１゜ｔ３のとき１．ｔ４のときＯとなる。従って、比較
回路８の出力の信号線１０９は、ｔ＋、ｔｚ、ｔａ。FIG. 2 is a time chart when the circuit shown in FIG. 1 performs a normal shift operation. 7 IJ Tsubu Flop 1.2
．． The initial value of 3.4 is logic 1°0.0.1, and each time the clock 105 advances, the logic 0 is set by 1 bit.
,1,0.0,-Logic 0.0゜1.0,Logic 0,0. Q,
1, logic changes to 0.0, 0°0. At this time, the signal line 106 is the output of the first circuit 5 which outputs the exclusive OR of flip 70g 1, 2°3, and when time to is 1°tl+2), it is l, and when tw, 1. It becomes 0 when ts is 0° and 0 when t4. This value is delayed by one clock cycle by the flip-flop 6, and the signal line 107 becomes 1 at time 11. When tz 1. At t3 1. It becomes O at t4. On the other hand, the signal line 108c is the output of the second circuit 7 which outputs the exclusive OR of the flip-flops 2 and 3.4, and at time to, 1. When tx1. When tz, 1° When t3, 1. It becomes O at t4. Therefore, the signal lines 109 output from the comparator circuit 8 are t+, tz, and ta.
ｔ４のときずべてＯとなり、シフト動作中であることを
示す信号１１０によってゲート回路９の出力である信号
線１１１は常１ｃＯであり、シフト動作は正しく行なわ
れたことを示している。At t4, the signal line 111, which is the output of the gate circuit 9, is always 1 cO due to the signal 110 indicating that the shift operation is in progress, indicating that the shift operation was performed correctly.
第３図は、第１図の回路が第２図と同じ東件でシフト動
作させたところ、誤動作したときのタイムチャートで、
時刻ｔ３でスリップ・フロップ３は論理０となるべきと
ころが論理ＩＶｃなっている。Figure 3 is a time chart when the circuit in Figure 1 malfunctions when shifted using the same condition as in Figure 2.
At time t3, the slip flop 3 should be at logic 0, but it is at logic IVc.
（図中の丸印）第２図と比較してわかるように、ｔ３で
排他的論理和を出力する第１及び第２の回路５．７の出
力である信号線１０６ 、１０８の論理が反転しており
、その結果信号線１１１はｔ３で論理１となシ、シフト
動作中に誤動作があったことを示している。(Circles in the diagram) As can be seen by comparing with Figure 2, the logic of the signal lines 106 and 108, which are the outputs of the first and second circuits 5.7 that output the exclusive OR, is inverted at t3. As a result, the signal line 111 becomes logic 1 at t3, indicating that a malfunction occurred during the shift operation.
このように、データ処理装置のスキャンバスに上記のよ
うな回路を組むことによって、スキャンバスのシフト動
作中の誤動作を検出することができる。In this way, by assembling the circuit as described above in the scan canvas of the data processing device, it is possible to detect malfunctions during the shift operation of the scan canvas.
本発明には以上説明したような回路構成をとることによ
って、スキャンバスの誤動作を検出でき、読出したデー
タが正しいものかどうか、また書込んだデータが正しく
フリップフロップにセットされているかどうかを確認で
き、その結果シフト動作の高信頼化をはかることができ
るという効果がある。By adopting the circuit configuration described above, the present invention can detect malfunction of the scan canvas and check whether the read data is correct and whether the written data is correctly set in the flip-flop. As a result, there is an effect that the shift operation can be made highly reliable.
第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の回路が正常に動作したときのタイムチャー
トを示す説明図、
そして、第３図は、第１図の回路が誤動作したときのタ
イムチャートを示す説明図である。
１．２，３，４．６・・・スリップ・７０ツブ５．７・
・・排他的論理和回路
８・・・比較回路 ９・・・ゲート回路１００〜
ｆｉｌ・・・信号線FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an explanatory diagram showing a time chart when the circuit in FIG. 1 operates normally, and FIG. FIG. 3 is an explanatory diagram showing a time chart when the circuit malfunctions. 1.2, 3, 4.6...Slip・70 knob 5.7・
...Exclusive OR circuit 8...Comparison circuit 9...Gate circuit 100~
fil...signal line
Claims (1)
に接続し、クロックを供給する毎に全体が接続順にシフ
トするスキャンバスを備えたデータ処理装置において、
前記フリップ・フロップの最終段を除くすべての出力の
排他的論理和を出力する第１の回路と、前記フリップ・
フロップの最前段を除くすベての出力の排他的論理和を
出力する第２の回路と、前記第１の回路の出力を１クロ
ックタイミング遅延させるフリップ・フロップと、前記
１クロックタイミング遅延させるフリップ・フロップの
出力と前記第２の回路の出力とを比較する比較回路と、
前記比較回路の出力とシフト動作中であることを示す信
号とを入力とし、シフト動作中のときだけ前記比較回路
の出力を出力するゲート回路とからなることを特徴とす
るスキャンバスの誤動作検出回路。In a data processing device equipped with a scan canvas in which flip-flops are connected in series in each device or package, and the entire device is shifted in the order of connection each time a clock is supplied,
a first circuit that outputs an exclusive OR of all outputs of the flip-flop except the final stage;
a second circuit that outputs an exclusive OR of all outputs except the first stage of the flop; a flip-flop that delays the output of the first circuit by one clock timing; and a flip-flop that delays the output of the first circuit by one clock timing. - a comparison circuit that compares the output of the flop and the output of the second circuit;
A scan canvas malfunction detection circuit comprising a gate circuit which receives the output of the comparison circuit and a signal indicating that a shift operation is in progress, and outputs the output of the comparison circuit only when the shift operation is in progress. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236397A JPS61115143A (en) | 1984-11-09 | 1984-11-09 | Detection circuit of malfunction of scan bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236397A JPS61115143A (en) | 1984-11-09 | 1984-11-09 | Detection circuit of malfunction of scan bus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61115143A true JPS61115143A (en) | 1986-06-02 |
Family
ID=17000154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236397A Pending JPS61115143A (en) | 1984-11-09 | 1984-11-09 | Detection circuit of malfunction of scan bus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115143A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324635A (en) * | 1989-06-21 | 1991-02-01 | Nec Corp | Error detecting system for data comparator |
-
1984
- 1984-11-09 JP JP59236397A patent/JPS61115143A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324635A (en) * | 1989-06-21 | 1991-02-01 | Nec Corp | Error detecting system for data comparator |
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