JPS61114171A - Trigger system of logic timing analyzer - Google Patents

Abstract

PURPOSE:To prevent an unnecessary trigger signal from being generated by making it condition that a trigger signal is generated a specific time after a reference signal. CONSTITUTION:A reference input signal selecting circuit 9 selects a data input command 1 from a CPU as a reference input signal and supplies it to a delay circuit 10, whose delay output is applied to a trigger signal generating circuit 13. Consequently, the output of the circuit 10 is added as the generation condition of the trigger signal of a circuit 13 to a combination of the command and a combination of input data 2-4 from peripheral devices to prevent an unnecessary trigger signal which is outputted right after the command 1 rises from being generated.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ある複数のディジタル信号のタイミングを解
析するために、そのタイミングチャートを表示するロジ
ックタイミングアナライザのトリガ方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a trigger method for a logic timing analyzer that displays a timing chart of a plurality of digital signals in order to analyze their timing.

（従来技術と問題点） 従来、この種のロジックタイミングアナライザのトリガ
方式は、入力ディジタル信号の状態（１１′か１０′か
）の組み合せＫよシある条件が成立したときにトリガ信
号を発生する方式が取られていた。(Prior art and problems) Conventionally, the trigger method of this type of logic timing analyzer is to generate a trigger signal when a certain condition is satisfied for a combination K of input digital signal states (11' or 10'). A method was adopted.

第２図に、ＣＰＵ７と周辺装置８とからなるディジタル
システムにおいて従来のロジックタイミングアナライザ
２１を用いてタイミングチャートを表示させる場合の例
を示す。FIG. 2 shows an example of a case where a conventional logic timing analyzer 21 is used to display a timing chart in a digital system consisting of a CPU 7 and a peripheral device 8.

第３図は、第２図における各部のタイミング関係を示す
図である。FIG. 3 is a diagram showing the timing relationship of each part in FIG. 2.

以下、従来の方式について、第２図および第３図を参照
して説明する。The conventional method will be explained below with reference to FIGS. 2 and 3.

ＣＰＵ７と周辺装置８とからなるあるディジタルシステ
ムにおいてｌがＣＰＵ７から出力されるデータ入力コマ
ンド、２〜４がデータ入力コマンド１に対して周辺装置
８から出力されるデータである。データ入力コマンド１
に対して周辺装置８の応答時間Ｔ、経過後にＴ、の間周
辺装置８からデータが出力されるものとする。ここで例
えば、ＣＰＵ７のデータ入力コマンドＩＫ対して周辺装
置８から出力される出力データ２゜３．４が、それぞれ
１１′、％ＱＩ、％ＱＩのときトリガ信号が発生するよ
うにトリガ信号発生回路１３におけるトリガ発生条件を
設定する、すなわちデータ入力コマンドｌおよび出力デ
ータ２〜４の信号に対し、その状態が、′１１、％１＃
１％ＱＩ、Ｊｌのときトリガするようにトリガ条件を設
定すると、従来のロジックタイミングアナライザ２１で
はトリガ信号５のようにＡ、Ｂ。In a certain digital system consisting of a CPU 7 and a peripheral device 8, 1 is a data input command output from the CPU 7, and 2 to 4 are data output from the peripheral device 8 in response to the data input command 1. Data input command 1
It is assumed that data is output from the peripheral device 8 for a response time T of the peripheral device 8, and T after the elapse of the response time T of the peripheral device 8. Here, for example, the trigger signal generation circuit is configured to generate a trigger signal when the output data 2°3.4 outputted from the peripheral device 8 in response to the data input command IK of the CPU 7 is 11', %QI, and %QI, respectively. 13, that is, for the data input command l and output data 2 to 4 signals, the state is '11, %1#
If the trigger condition is set to trigger at 1% QI and Jl, the conventional logic timing analyzer 21 will generate trigger signals A and B like trigger signal 5.

２箇所でトリガ信号が出力される。このうちトリガＡは
、ＣＰＵ７のデータ入力コマンドＩＫ対して周辺装置８
から出力されたデータは％　Ｉ　ＩＳ％ＱＩ、％ＱＩで
ありトリガ条件を満足しており正しいトリガ信号である
。しかしトリガＢは、周辺装ｆｉ！、８がＣＰＵ７のデ
ータ入力コマンド１に応答する前にトリガ信号を発生し
てしまうため不必要なトリガ信号である。このように、
従来のこの種のロジックタイミングアナライザ皮のトリ
ガ方式は入力信号の状態（１１１か′θ′か）の組み合
せ条件のみでトリガ信号を発生するため、不必要なトリ
ガ信号を発生するという欠点があった。Trigger signals are output at two locations. Of these, trigger A is used to respond to the data input command IK of the CPU 7 by the peripheral device 8.
The data output from is %IIS%QI, %QI, which satisfies the trigger conditions and is a correct trigger signal. However, trigger B is peripheral fi! , 8 generate the trigger signal before they respond to the data input command 1 of the CPU 7, so this is an unnecessary trigger signal. in this way,
The conventional trigger method for this type of logic timing analyzer generates a trigger signal only based on the combination of input signal states (111 or 'θ'), which has the disadvantage of generating unnecessary trigger signals. .

さらにこの不必要なトリガ信号によシネ必要なタイミン
グチャートが表示されるため、ディジタルシステムのト
ラブルシューティングの効率が低下するという欠点があ
った。Furthermore, since a timing chart that is required to be displayed is displayed based on this unnecessary trigger signal, there is a drawback that the efficiency of troubleshooting the digital system is reduced.

（問題点を解決するための手段） 本発明は、トリガ信号の発生条件に、ある基準信号から
の一定の時間経過を条件として付加することＫよシ上記
の欠点を除去したロジックタイミングアナライザのトリ
ガ方式を提供することＫある。(Means for Solving the Problems) The present invention provides a trigger for a logic timing analyzer that eliminates the above drawbacks by adding a certain time elapsed from a certain reference signal to the trigger signal generation condition. It is possible to provide a method.

本発明は上記の目的を達成するために次の構成を有する
。即ち、ある基準入力信号を受けることによって出力さ
れる複数のディジタル信号のタイミングチャートを表示
するロジックタイミングアナライザにおいて、前記基準
入力信号の開始から所定の時間経過した後において前記
３　・ 基準入力信号と前記被数のディジタル信号が所定の条件
を満たした時に、前記タイミングチャートの表示の基準
となる時点を決定するトリガ信号を発生するようにした
ロジックタイミングアナライザのトリガ方式である。The present invention has the following configuration to achieve the above object. That is, in a logic timing analyzer that displays a timing chart of a plurality of digital signals output by receiving a certain reference input signal, after a predetermined time has elapsed from the start of the reference input signal, the reference input signal and the This is a trigger method for a logic timing analyzer that generates a trigger signal that determines the reference point for displaying the timing chart when the digital signal of the digit satisfies a predetermined condition.

（作　用） 以下本発明方法を適用したロジックタイミングアナライ
ザのトリガ方式について図面に基づいて説明する。(Function) The triggering method of the logic timing analyzer to which the method of the present invention is applied will be described below with reference to the drawings.

第１図は本発明を適用したロジックタイミングアナライ
ザの構成を示す図である。第２図の従来のロジックタイ
ミングアナライザ２１の構成に基準入力信号選択回路９
および遅延回路ｌＯが付加された構成となっている。即
ち、基準入力信号選択回路９に加えられたＣＰＵ７のデ
ータ入力コマンド１および周辺装置８から出力される出
力データ２〜４から選択され九１つの基準入力信号を遅
延回路ｌＯで□所定時間遅延させた信号をトリガ信号発
生回路１０に加えることにより、選択された基準入力信
号から前記所定・　４　・ 時間経過した彼にＣＰＵ７のデータ入力コマンドｌおよ
びデータ出力２〜４が所定の条件を満たした時にトリガ
信号を発生するように構成されている。今、１例として
基準入力信号選択回路９がデータ入力コマンド１を選択
して遅延回路１０へ送シ、遅延回路１０の遅延時間がＴ
、であるとした場合の動作を第３図のタイミングダイア
グラムを参照しつつ説明する。FIG. 1 is a diagram showing the configuration of a logic timing analyzer to which the present invention is applied. A reference input signal selection circuit 9 is added to the configuration of the conventional logic timing analyzer 21 shown in FIG.
and a delay circuit IO are added. That is, the 91 reference input signals selected from the data input command 1 of the CPU 7 applied to the reference input signal selection circuit 9 and the output data 2 to 4 output from the peripheral device 8 are delayed for a predetermined time by the delay circuit IO. By applying the signal to the trigger signal generation circuit 10, when the predetermined time has elapsed since the selected reference input signal and the data input command l and data outputs 2 to 4 of the CPU 7 satisfy the predetermined conditions, The trigger signal is configured to generate a trigger signal. Now, as an example, the reference input signal selection circuit 9 selects the data input command 1 and sends it to the delay circuit 10, and the delay time of the delay circuit 10 is T.
, the operation will be explained with reference to the timing diagram in FIG.

即ち、トリガ信号発生回路１３のトリガ発生条件を、デ
ータ入力コマンドｌのタイミングからＴ８だけ経過した
ところで、データ入力コマンド１およびこれに対応して
周辺装置８から出力される出力データ２，３．４がそれ
ぞれ％Ｉｆ１１１′、％０１、％□Ｉなる条件を満たし
た時にトリガ信号を発生するように設定しておけばトリ
ガ信号６のように必要なトリガ信号のみを発生し、トリ
ガ信号５のトリガＢに示すような不必要なトリガ信号は
発生しない。That is, when the trigger generation condition of the trigger signal generation circuit 13 is set to T8 after the timing of the data input command 1, the data input command 1 and corresponding output data 2, 3.4 output from the peripheral device 8 are set. If you set the trigger signal to be generated when %If111', %01, and %□I satisfy the conditions, respectively, you can generate only the necessary trigger signal like trigger signal 6, and the trigger signal 5 An unnecessary trigger signal as shown in B is not generated.

上記の説明では、ＣＰＵ７のデータ入力コマンドｌを基
準信号としたが、他の任意の信号を基準信号にしても良
く、いくつかの信号の論理積、論理和を基準信号にして
も良い。また、経過時間Ｔ、は、そのシステムに応じ任
意に設定できるものとする。In the above description, the data input command l of the CPU 7 is used as the reference signal, but any other signal may be used as the reference signal, or the AND or OR of several signals may be used as the reference signal. Further, the elapsed time T can be set arbitrarily depending on the system.

（発明の効果） 本発明は、以上説明したように、ある基準信号から所定
時間経過した時点において、基準入力信号と複数のディ
ジタル信号が予め設定されている特定の条件を満たした
時にトリガを発生するようにしたことにより、不必畏な
トリガ信号が発生しなくなるため、常に必蚤なタイミン
グチャートが表示でき、ディジタルシステムのトラブル
シューティングの効率が向上するという効果がある。(Effects of the Invention) As explained above, the present invention generates a trigger when a reference input signal and a plurality of digital signals satisfy a preset specific condition at the time when a predetermined time has elapsed since a certain reference signal. By doing so, unnecessary trigger signals are no longer generated, so that the necessary timing chart can be displayed at all times, and the efficiency of troubleshooting of the digital system is improved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明方法のトリガ発生方式を行うためのロジ
ックタイミングアナライザの構成を示す図、第２図は従
来のロジックタイミングアナライザの構成およびディジ
タルシステムにおいて用いられる場合の１例を示す図、
第３図は第１図および第２図における各部の信号の時間
関係を示すタイミングダイアグラムである。FIG. 1 is a diagram showing the configuration of a logic timing analyzer for performing the trigger generation method of the method of the present invention, and FIG. 2 is a diagram showing the configuration of a conventional logic timing analyzer and an example of its use in a digital system.
FIG. 3 is a timing diagram showing the time relationship of signals of each part in FIGS. 1 and 2. FIG.

Claims (1)

【特許請求の範囲】[Claims] ある基準入力信号を受けることによつて出力される複数
のディジタル信号のタイミングチャートを表示するロジ
ックタイミングアナライザにおいて、前記基準入力信号
の開始から所定の時間経過した後において前記基準入力
信号と前記複数のディジタル信号が所定の条件を満たし
た時に、前記タイミングチャートの表示の基準となる時
点を決定するトリガ信号を発生するようにしたことを特
徴とするロジックタイミングアナライザのトリガ方式。In a logic timing analyzer that displays a timing chart of a plurality of digital signals output by receiving a certain reference input signal, after a predetermined time has elapsed from the start of the reference input signal, the reference input signal and the plurality of digital signals are output. A trigger method for a logic timing analyzer, characterized in that when a digital signal satisfies a predetermined condition, a trigger signal is generated to determine a reference point in time for displaying the timing chart.