JPS61114125A - 磁気エンコ−ダ - Google Patents
磁気エンコ−ダInfo
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- JPS61114125A JPS61114125A JP23504984A JP23504984A JPS61114125A JP S61114125 A JPS61114125 A JP S61114125A JP 23504984 A JP23504984 A JP 23504984A JP 23504984 A JP23504984 A JP 23504984A JP S61114125 A JPS61114125 A JP S61114125A
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- JP
- Japan
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- magnetic
- circuit
- magnetoresistive elements
- scale
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- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は角度や位置の検出ができる磁気エンコーダ、特
に磁気抵抗素子を用いるタイプの磁気エンコーダに関す
る。
に磁気抵抗素子を用いるタイプの磁気エンコーダに関す
る。
これら磁気エンコーダにあっては所望の磁気媒体に設け
た磁気マークを読み取るため磁気抵抗素子から成るブリ
ッジ回路を具備した磁気ヘッドが用いられる。
た磁気マークを読み取るため磁気抵抗素子から成るブリ
ッジ回路を具備した磁気ヘッドが用いられる。
磁気マークは一般には媒体の表面に直角又は平行に、一
定の間隔で、且つ磁化方向が交互に逆向きとなるように
設けられている。
定の間隔で、且つ磁化方向が交互に逆向きとなるように
設けられている。
而して、従来公知のブリッジ回路に於ては、この磁気マ
ークを読み取るため、磁気スケールに沿って磁気マーク
の間隔λの2又はその奇数倍の間隔を隔てて配列されて
いる四個の磁気抵抗素子が用いられており、これにより
磁気エンコーダが磁気スケールに沿って相対的に移動す
る際、1目盛、即ち磁気マークの中心間の間隔λに相当
する距離を移動する都度、1サイクルの出力信号が得ら
れ、更にこれから1又は2パルスの出力信号が得られる
よう構成されている。
ークを読み取るため、磁気スケールに沿って磁気マーク
の間隔λの2又はその奇数倍の間隔を隔てて配列されて
いる四個の磁気抵抗素子が用いられており、これにより
磁気エンコーダが磁気スケールに沿って相対的に移動す
る際、1目盛、即ち磁気マークの中心間の間隔λに相当
する距離を移動する都度、1サイクルの出力信号が得ら
れ、更にこれから1又は2パルスの出力信号が得られる
よう構成されている。
而して、磁気マークの間隔λを可能な限り小さくし、磁
気マークを高密度で設ければ、磁気スケールの分解能は
高まるが、磁気マークの間隔λを小さくしようとすると
磁力が弱くなって磁気マークの検出が困難となるので、
この方法で分解能を高めるには限界がある。
気マークを高密度で設ければ、磁気スケールの分解能は
高まるが、磁気マークの間隔λを小さくしようとすると
磁力が弱くなって磁気マークの検出が困難となるので、
この方法で分解能を高めるには限界がある。
従って、1目盛を移動する際、10パルス乃至数10パ
ルス、若しくはそれ以上の高密度で出力信号が得られれ
ば好都合である。
ルス、若しくはそれ以上の高密度で出力信号が得られれ
ば好都合である。
又、従来公知の磁気ヘッドに於ては、磁気スケ−ルの移
動方向を識別するため、所謂人相及びB相用として二組
のブリッジ回路が用いられているが、この方式では回転
方向の識別は可能なものの、使用する磁気抵抗素子数が
倍増しても分解能は高められないから、用いられる磁気
抵抗素子の数が多い割には得られる信号パルス数が少な
いという問題があった。
動方向を識別するため、所謂人相及びB相用として二組
のブリッジ回路が用いられているが、この方式では回転
方向の識別は可能なものの、使用する磁気抵抗素子数が
倍増しても分解能は高められないから、用いられる磁気
抵抗素子の数が多い割には得られる信号パルス数が少な
いという問題があった。
本発明は叙上の観点に立って為されたものであり、その
目的とするところは、1磁気マーク当り少なくとも10
個乃至数10個、場合によっては数百間程度の磁気抵抗
素子が使用でき、bつ使用する磁気抵抗素子と同数の出
力パルスが得られる高分解能の磁気エンコーダを提供す
ることにある。
目的とするところは、1磁気マーク当り少なくとも10
個乃至数10個、場合によっては数百間程度の磁気抵抗
素子が使用でき、bつ使用する磁気抵抗素子と同数の出
力パルスが得られる高分解能の磁気エンコーダを提供す
ることにある。
而して、この目的は、以下図面により詳細に説明する複
合ブリッジ回路を採用することにより容易に達成される
ものである。
合ブリッジ回路を採用することにより容易に達成される
ものである。
第1図は本発明にかかる磁気エンコーダの一実施例、特
に磁気抵抗素子の配置とその結合方法を示す回路図、第
2図及び第3図は上記磁気エンコーダで用いる複合ブリ
ッジ回路を構成する磁気抵抗素子の抵抗変化を示す線図
、第4図は上記複合ブリッジ回路を構成する一つの電路
に設けた中間端子の出力電圧を示す線図、第5図乃至第
14図はそれぞれ上記複合ブリッジ回路の出力側に接続
される10個の比較回路の出力を示すパルス波形図、第
15図乃至第24図はそれぞれ上記比較回路の後段に接
続される10個のアンドゲートの出力を示すパルス波形
図、第25図はブリッジ回路と磁気スケールの相対関係
位置を示すアンプダウンカウンタの駆動回路の出力を示
すパルス波形図、第26図は第1図に示した磁気エンコ
ーダの一部変更実施例を示す部分回路図、第27図は複
合ブリッジ回路を実装した回路素子の正面図である。
に磁気抵抗素子の配置とその結合方法を示す回路図、第
2図及び第3図は上記磁気エンコーダで用いる複合ブリ
ッジ回路を構成する磁気抵抗素子の抵抗変化を示す線図
、第4図は上記複合ブリッジ回路を構成する一つの電路
に設けた中間端子の出力電圧を示す線図、第5図乃至第
14図はそれぞれ上記複合ブリッジ回路の出力側に接続
される10個の比較回路の出力を示すパルス波形図、第
15図乃至第24図はそれぞれ上記比較回路の後段に接
続される10個のアンドゲートの出力を示すパルス波形
図、第25図はブリッジ回路と磁気スケールの相対関係
位置を示すアンプダウンカウンタの駆動回路の出力を示
すパルス波形図、第26図は第1図に示した磁気エンコ
ーダの一部変更実施例を示す部分回路図、第27図は複
合ブリッジ回路を実装した回路素子の正面図である。
以下、第1図から順次説明する。
第1図中、1は、磁気マーク2.2′を有する磁気スケ
ール、3は定電圧電源、4は磁気マーク検出回路を構成
する複合ブリッジ回路、5は複合ブリッジ回路4の出力
信号に基づき、磁気スケール1と磁気マーク検出回路4
の相対関係位置を判別する回路、6は数字表示器7とア
ンプダウン力ウンタ8とから成る位置表示器である。
ール、3は定電圧電源、4は磁気マーク検出回路を構成
する複合ブリッジ回路、5は複合ブリッジ回路4の出力
信号に基づき、磁気スケール1と磁気マーク検出回路4
の相対関係位置を判別する回路、6は数字表示器7とア
ンプダウン力ウンタ8とから成る位置表示器である。
而して、本実施例に於ては、複合ブリッジ回路4は10
個の磁気抵抗素子10乃至19(以下、その一つを11
で示す。)と、−組の基準抵抗9.9′とにより構成さ
れており、位置判別回路5は、比較回路20乃至29(
以下、その一つを21で示す。)、アンドゲート30乃
至39(以下、その一つを31で示す。)、フリップフ
ロップ40乃至49(以下、その一つを41で示す。)
及びアップダウンカウンタ8の駆動回路50から成り、
更に駆動回路50は、オアゲート51、フリップフロッ
プ52.53.54.56、アンドゲート57.58並
びにモノステーブルエレメント58.59から成る。
個の磁気抵抗素子10乃至19(以下、その一つを11
で示す。)と、−組の基準抵抗9.9′とにより構成さ
れており、位置判別回路5は、比較回路20乃至29(
以下、その一つを21で示す。)、アンドゲート30乃
至39(以下、その一つを31で示す。)、フリップフ
ロップ40乃至49(以下、その一つを41で示す。)
及びアップダウンカウンタ8の駆動回路50から成り、
更に駆動回路50は、オアゲート51、フリップフロッ
プ52.53.54.56、アンドゲート57.58並
びにモノステーブルエレメント58.59から成る。
磁気マーク2.2′は、磁気スケール1を形成する媒体
を、その表面に垂直に、且つ交互に逆方向に、所望のピ
ッチλを以て磁化して形成するものである。従って、そ
の中心間距離はλであり、N極とS極とが交互に現れる
ことになる。
を、その表面に垂直に、且つ交互に逆方向に、所望のピ
ッチλを以て磁化して形成するものである。従って、そ
の中心間距離はλであり、N極とS極とが交互に現れる
ことになる。
又、以下の説明では、磁気マーク検出回路4は固定され
ており、磁気スケール1が図中左右に移動するものとし
て説明する。
ており、磁気スケール1が図中左右に移動するものとし
て説明する。
これら磁気抵抗素子10乃至19は、いずれも磁気抵抗
効果を示す合金により公知の方法で図示されていない適
宜の絶縁体表面に形成されるものであり、磁気スケール
1と対置されており、而して、磁気スケール1の磁気マ
ークが設けられたトランクに沿って、磁気マークのピッ
チλの10分の1の間隔で図示されているように番号順
に排列され、磁気スケール1が移動するときはその移動
量λ当り1回の割合で順次輪番的に磁化されるようにな
っており、又、磁気抵抗素子10と15.11と16.
12と17.13と18.14と19とはそれぞれ直列
に接続されていて、それらの接続部には中間端子a、b
。
効果を示す合金により公知の方法で図示されていない適
宜の絶縁体表面に形成されるものであり、磁気スケール
1と対置されており、而して、磁気スケール1の磁気マ
ークが設けられたトランクに沿って、磁気マークのピッ
チλの10分の1の間隔で図示されているように番号順
に排列され、磁気スケール1が移動するときはその移動
量λ当り1回の割合で順次輪番的に磁化されるようにな
っており、又、磁気抵抗素子10と15.11と16.
12と17.13と18.14と19とはそれぞれ直列
に接続されていて、それらの接続部には中間端子a、b
。
c、d及びeが設けられている。
これらの磁気抵抗素子10乃至19の抵抗値は、いずれ
も素子が磁気マークの中間にあって全(磁化されていな
いときはR1磁気マークの真上にあって最大に磁化され
ているときはrであるとする。
も素子が磁気マークの中間にあって全(磁化されていな
いときはR1磁気マークの真上にあって最大に磁化され
ているときはrであるとする。
ここでは、通寓、
R>>r
である。
従って、磁気スケール1が例えば図中右方に移動し、磁
気マーク検出回路4との相対関係位置が変化すると、こ
れらの磁気抵抗素子10乃至19の抵抗は最大値Rと最
小値rの間で周期的に変動することとなる。
気マーク検出回路4との相対関係位置が変化すると、こ
れらの磁気抵抗素子10乃至19の抵抗は最大値Rと最
小値rの間で周期的に変動することとなる。
第2図及び第3図には、これらの磁気抵抗素子10及び
15の抵抗の変化状態が示しである。
15の抵抗の変化状態が示しである。
これらの図の横軸はλを単位として磁気スケールlの移
動距離を示すものであり、縦軸は各磁気抵抗素子の抵抗
値を示すものである。
動距離を示すものであり、縦軸は各磁気抵抗素子の抵抗
値を示すものである。
然るときは、これらの磁気抵抗素子10及び15の間の
接続端子aの電位は第4図に示す如(に変化することと
なる。
接続端子aの電位は第4図に示す如(に変化することと
なる。
而して、ここでは、
■I ”2Vo R/ (R+r)
■2−2Vo r/ (R+r)
である。
而して磁気抵抗素子10乃至19のピンチはλ/10で
あるから、それらの抵抗変化と、他の中間端子b、c、
d及びeの電圧変化は第2図乃至第4図から直ちに類推
されよう。
あるから、それらの抵抗変化と、他の中間端子b、c、
d及びeの電圧変化は第2図乃至第4図から直ちに類推
されよう。
一方、基準抵抗9.9′は、その抵抗値が相等しく、望
ましくは磁気抵抗素子と同一のRであり、互いに直列に
接続され、その中間端子Sから常時定電圧電源3の端子
間電圧2Voの二分の−に相当する基準電圧Voを出力
する。
ましくは磁気抵抗素子と同一のRであり、互いに直列に
接続され、その中間端子Sから常時定電圧電源3の端子
間電圧2Voの二分の−に相当する基準電圧Voを出力
する。
この基準抵抗9.9′は、磁気抵抗特性を有しないもの
であることが望ましいが、磁気スケール等から磁気の影
響を受けないよ°う遮蔽をすれば、磁気抵抗素子10等
と同一のものも使用できる。
であることが望ましいが、磁気スケール等から磁気の影
響を受けないよ°う遮蔽をすれば、磁気抵抗素子10等
と同一のものも使用できる。
而して、比較回路20乃至29は、これら磁気マーク検
出回路4の出力端子a、b、c、d及びeの電位Vと、
基準抵抗9.9′の中間端子Sの上記基準電圧■oとを
比較する。
出回路4の出力端子a、b、c、d及びeの電位Vと、
基準抵抗9.9′の中間端子Sの上記基準電圧■oとを
比較する。
5個の比較回路20乃至24は、
■−■o≧Vs (但し、Vs =const、>
Q)であるとき状態1を示す出力パルスを発信し、残り
5個の比較回路25乃至29は、 V−VO5−Vs であるとき状態1を示す出力パルスを発信するよう構成
されているので、比較回路20乃至29からは結局、第
5図乃至第14図に示す如き出力パルスが得られる。
Q)であるとき状態1を示す出力パルスを発信し、残り
5個の比較回路25乃至29は、 V−VO5−Vs であるとき状態1を示す出力パルスを発信するよう構成
されているので、比較回路20乃至29からは結局、第
5図乃至第14図に示す如き出力パルスが得られる。
尚、本実施例に於ては、第1図に示した状態から、磁気
スケール1がλの10分の1宛右方に移動して行くとき
、磁気抵抗素子10乃至19の内3個が常時輪番的に磁
気マーク2.2′の上に置かれるよう構成されているの
で、比較回路20乃至29の出力パルスの幅はλの10
分の3となる。
スケール1がλの10分の1宛右方に移動して行くとき
、磁気抵抗素子10乃至19の内3個が常時輪番的に磁
気マーク2.2′の上に置かれるよう構成されているの
で、比較回路20乃至29の出力パルスの幅はλの10
分の3となる。
アンドゲート30乃至39は、上記比較回路20乃至2
9の相隣るもの(比較回路20と29とは相隣るものと
する。)の出力を入力とし、一つの磁気マーク、例えば
同2又は2′の丁度中心に位置する磁気抵抗素子の番号
11を識別するものである。
9の相隣るもの(比較回路20と29とは相隣るものと
する。)の出力を入力とし、一つの磁気マーク、例えば
同2又は2′の丁度中心に位置する磁気抵抗素子の番号
11を識別するものである。
これらのアンドゲート30乃至39の作用は、第5図乃
至第14図に示した比較回路20乃至29の出力パルス
の位置と形状から直ちに理解されよう。これらアンドゲ
ート30乃至39の出力は第15図乃至第25図に示さ
れている。
至第14図に示した比較回路20乃至29の出力パルス
の位置と形状から直ちに理解されよう。これらアンドゲ
ート30乃至39の出力は第15図乃至第25図に示さ
れている。
(lO)
今、一つの磁気抵抗素子11が一つの磁気マークの丁度
中心にあるとすると、この磁気抵抗素子11に対応する
比較回路21とその両隣りの比較回路の出力が状61と
なり、他の比較回路の出力は状態0となるので、それら
の後段に接続されたアンドゲート30乃至39の内、上
記比較回路21とその両隣りの比較回路の出力を入力と
するアントゲ−1・31の出力だけが状態1となり、他
のアンドゲートの出力は総て状態0となる。
中心にあるとすると、この磁気抵抗素子11に対応する
比較回路21とその両隣りの比較回路の出力が状61と
なり、他の比較回路の出力は状態0となるので、それら
の後段に接続されたアンドゲート30乃至39の内、上
記比較回路21とその両隣りの比較回路の出力を入力と
するアントゲ−1・31の出力だけが状態1となり、他
のアンドゲートの出力は総て状態0となる。
このため、アンドゲート31に対応するフリップフロッ
プ41がセソi・状態となり、数字表示器7にはこれに
対応して数字iが表示される。
プ41がセソi・状態となり、数字表示器7にはこれに
対応して数字iが表示される。
これらフリップフロップ40乃至49は、磁気スケール
1が移動する際生し得る比較回路20乃至29及びアン
ドゲート30乃至39の出力のトランジェントエラーを
影響を除き、数字表示器7の表示を安定させるため設け
るものである。
1が移動する際生し得る比較回路20乃至29及びアン
ドゲート30乃至39の出力のトランジェントエラーを
影響を除き、数字表示器7の表示を安定させるため設け
るものである。
即ち、磁気スケール1の移動距離が半端で、λの10分
の1の整数倍でない遷移状態では、比較回路20乃至2
9の内、その出力が状態1となるものが二個だけとなる
場合がある。
の1の整数倍でない遷移状態では、比較回路20乃至2
9の内、その出力が状態1となるものが二個だけとなる
場合がある。
そのときはアンドゲート30乃至39の出力が総て状態
0となるが、フリップフロップ41は、アントゲ−1・
31に隣接するアントゲ−1・3j (但し、J−1±
1とする。)の出力が状態1となる迄の間、依然として
七ノド状態に留まり、数字表示器7の表示を1に保つも
のである。
0となるが、フリップフロップ41は、アントゲ−1・
31に隣接するアントゲ−1・3j (但し、J−1±
1とする。)の出力が状態1となる迄の間、依然として
七ノド状態に留まり、数字表示器7の表示を1に保つも
のである。
而して、アントゲ−]・3jの出力が状態1となると、
同時に同31の出力が状態Oに復帰するので、フリップ
フロップ41がすセットされると同時に同4jがセソI
・され、数字表示器7の表示はjに変わる。
同時に同31の出力が状態Oに復帰するので、フリップ
フロップ41がすセットされると同時に同4jがセソI
・され、数字表示器7の表示はjに変わる。
一方、これらフリップフロップ40乃至49の出力はア
ップダウンカウンタ8の駆動回路50に供給される。
ップダウンカウンタ8の駆動回路50に供給される。
この駆動回路50は、磁気スケール1の移動方向を検知
し、数字表示器7の表示が9からOに変わったときはア
ップダウンカウンタ8の加算入力端子にパルスを一つ供
給し、逆に0から9に変わったときはその減算入力端子
にパルスを一つ供給す而して、フリップフロップ42乃
至48の出力は、オアゲート51を介してフリップフロ
ップ52.53.54.56のリセット入力とされる。
し、数字表示器7の表示が9からOに変わったときはア
ップダウンカウンタ8の加算入力端子にパルスを一つ供
給し、逆に0から9に変わったときはその減算入力端子
にパルスを一つ供給す而して、フリップフロップ42乃
至48の出力は、オアゲート51を介してフリップフロ
ップ52.53.54.56のリセット入力とされる。
従って、フリップフロップ52.53.54.56は、
フリップフロップ42乃至48のいずれか一つがセ・7
ト状態にあって、数字表示器7の表示が2〜8である間
は、必ずリセット入力にある。
フリップフロップ42乃至48のいずれか一つがセ・7
ト状態にあって、数字表示器7の表示が2〜8である間
は、必ずリセット入力にある。
然しながら、磁気スケール1が図中右方に移動を続け、
磁気抵抗素子19が一つの磁気マークの中心に位置する
ようになると、フリップフロップ49がセント状態にな
り、数字表示器7の表示が9となる。
磁気抵抗素子19が一つの磁気マークの中心に位置する
ようになると、フリップフロップ49がセント状態にな
り、数字表示器7の表示が9となる。
このフリップフロップ49のセント出力はアンドゲート
57を通過できないが、フリップフロップ52をセット
状態に反転ざ廿るので、引続いて、磁気スケール1が右
方に移動し、磁気抵抗素子10が一つの磁気マークの中
心に来て(第1図に示した状態となり)フリップフロッ
プ40がセント状態に反転すると、そのセント出力はア
ンドゲート56を通過して、フリップフロップ54を反
転させ、セ・ノド状態にする。
57を通過できないが、フリップフロップ52をセット
状態に反転ざ廿るので、引続いて、磁気スケール1が右
方に移動し、磁気抵抗素子10が一つの磁気マークの中
心に来て(第1図に示した状態となり)フリップフロッ
プ40がセント状態に反転すると、そのセント出力はア
ンドゲート56を通過して、フリップフロップ54を反
転させ、セ・ノド状態にする。
このフリップフロップ53のセット出力は、モノステー
ブルエレメント5日をトリガし、アップダウンカウンタ
8の加算入力端子8aに送るべき出力パルスを発生させ
る。
ブルエレメント5日をトリガし、アップダウンカウンタ
8の加算入力端子8aに送るべき出力パルスを発生させ
る。
磁気スケールIが更に引続いて同一方向に進みフリップ
フロップ41がセット状態とされ、数字表示器7の表示
が1となると、その七ソ]・出力はオアゲート51を介
してフリップフロップ52及び54をリセットする。
フロップ41がセット状態とされ、数字表示器7の表示
が1となると、その七ソ]・出力はオアゲート51を介
してフリップフロップ52及び54をリセットする。
逆に磁気スケール1が図中左方に進み、数字表示器7の
表示が0から9に変わるときの作用は最早明らかであろ
う。
表示が0から9に変わるときの作用は最早明らかであろ
う。
表示がOとなるときは、今度はフリップフロップ40の
セット出力がフリップフロップ53をセットし、次にフ
リップフロップ49がセットされたときのセント出力が
アンドゲート57を通過するのを許し、これによりフリ
ップフロ・7ブ55をセット状態に反転させ、モノステ
ーブルエレメント59にア・ノブダウンカウンタ8の減
算入力端子8bに送るべき出力パルスを発生させる。
セット出力がフリップフロップ53をセットし、次にフ
リップフロップ49がセットされたときのセント出力が
アンドゲート57を通過するのを許し、これによりフリ
ップフロ・7ブ55をセット状態に反転させ、モノステ
ーブルエレメント59にア・ノブダウンカウンタ8の減
算入力端子8bに送るべき出力パルスを発生させる。
従って、本発明によるときは、従来公知のもののように
A、B二相の検知回路を用いなくとも磁気スケール1の
位置を常時正確に測定し得るものである。
A、B二相の検知回路を用いなくとも磁気スケール1の
位置を常時正確に測定し得るものである。
又、叙上の如く本発明に於ては、磁気抵抗素子のピンチ
を磁気マークの幅と無関係に小さくできるものであり、
従って、磁気マークのピンチを粗くしても、磁気抵抗素
子を高密度で配設することにより分解能を高め1稈るも
のであり、又、このように構成することにより、磁気マ
ークによって強い磁界を発生させ各磁気抵抗素子を強く
磁化せしめ得るので、外部磁界の影響を受けることも少
なくなる。
を磁気マークの幅と無関係に小さくできるものであり、
従って、磁気マークのピンチを粗くしても、磁気抵抗素
子を高密度で配設することにより分解能を高め1稈るも
のであり、又、このように構成することにより、磁気マ
ークによって強い磁界を発生させ各磁気抵抗素子を強く
磁化せしめ得るので、外部磁界の影響を受けることも少
なくなる。
尚、叙上の実施例に於ては、10個の磁気抵抗素子を使
用し、Rつ常時3111の磁気抵抗素子が磁気マークの
上にあって磁化されるものとした。
用し、Rつ常時3111の磁気抵抗素子が磁気マークの
上にあって磁化されるものとした。
然しながらこの磁気抵抗素子の数及び磁化される磁気抵
抗素子の数は10及び3に限定されるものでなく、前者
は一般に5乃至20、場合に依っては50乃至100程
度とすることを得るものであり、又後者に就いては、一
般的に、使用する磁気抵抗素子の約3分の1程度が常時
磁気マークにより磁化されているよう構成することが推
奨されるが、その数は使用する磁気抵抗素子の数の範囲
内で自由に設定し得るものである。
抗素子の数は10及び3に限定されるものでなく、前者
は一般に5乃至20、場合に依っては50乃至100程
度とすることを得るものであり、又後者に就いては、一
般的に、使用する磁気抵抗素子の約3分の1程度が常時
磁気マークにより磁化されているよう構成することが推
奨されるが、その数は使用する磁気抵抗素子の数の範囲
内で自由に設定し得るものである。
そして磁化されている磁気抵抗素子の数が多い場合には
、磁化されているものと磁化されていないものとの境界
線の近傍の一定の範囲内にある数個の磁気抵抗素子の状
態のみから磁気スケールの位置を判定することを得る。
、磁化されているものと磁化されていないものとの境界
線の近傍の一定の範囲内にある数個の磁気抵抗素子の状
態のみから磁気スケールの位置を判定することを得る。
又、叙上の実施例に於ては、磁気マークによって磁化さ
れる磁気抵抗素子の数が一定であるとしたが、磁気スケ
ールの精度と使用する磁気抵抗素子の数によっては、磁
気スケールの移動に応じ磁化される磁気抵抗素子の数が
大幅に変動する場合がある。然しなから、このような場
合でも次に説明する第26図に示した回路を用いれば正
確な測定が可能となるものである。
れる磁気抵抗素子の数が一定であるとしたが、磁気スケ
ールの精度と使用する磁気抵抗素子の数によっては、磁
気スケールの移動に応じ磁化される磁気抵抗素子の数が
大幅に変動する場合がある。然しなから、このような場
合でも次に説明する第26図に示した回路を用いれば正
確な測定が可能となるものである。
今ここでは、磁気マークの幅やピッチλが厳密には一定
でな(、λ/10の値に比しこれらの誤差が無視出来な
い場合には、一つの基準位置、即ち磁気スケール1の実
際の位置が、M及びmを整数として、 (M+m/10) λ で表示される値と等しいとき、換言すれば、磁気マーク
検出回路4の位置の基準となる磁気抵抗素子10の位置
が、相隣る磁気マーク2.2′の間を10等分する点の
位置の一つと一致するときに於て、磁気マークにより実
際に磁化される磁気抵抗素子の数が2〜4の範囲で変動
するものとする。
でな(、λ/10の値に比しこれらの誤差が無視出来な
い場合には、一つの基準位置、即ち磁気スケール1の実
際の位置が、M及びmを整数として、 (M+m/10) λ で表示される値と等しいとき、換言すれば、磁気マーク
検出回路4の位置の基準となる磁気抵抗素子10の位置
が、相隣る磁気マーク2.2′の間を10等分する点の
位置の一つと一致するときに於て、磁気マークにより実
際に磁化される磁気抵抗素子の数が2〜4の範囲で変動
するものとする。
第26図中の、回路30′、31′、32′、33′、
・・・・・、39′は、それぞれ第1図に示したアンド
ゲート30乃至39に替えて使用すべき演算回路である
。
・・・・・、39′は、それぞれ第1図に示したアンド
ゲート30乃至39に替えて使用すべき演算回路である
。
これらの演算回路30−0.31′、32′、33′、
・・・・・、39′はいずれも同じ構成であるので、こ
こでは同30′のみに就いて図示しである。この回路3
0′は、−個のオアゲート30−1と、三個のアンI゛
ゲー1−30−2.30−3及び30−4とから成る。
・・・・・、39′はいずれも同じ構成であるので、こ
こでは同30′のみに就いて図示しである。この回路3
0′は、−個のオアゲート30−1と、三個のアンI゛
ゲー1−30−2.30−3及び30−4とから成る。
他の回路3に’の詳細な構成は図示されていないが、こ
れらはいずれも−個のオアゲート3に−1と、三個のア
ンドゲート3に−2,3に−3及び3に−4とから成る
。
れらはいずれも−個のオアゲート3に−1と、三個のア
ンドゲート3に−2,3に−3及び3に−4とから成る
。
これらのアンドゲートの入力記号から、アンドゲート3
0−2は磁気抵抗素子10乃至19の内211!シか磁
化されていないときにのみ、磁気スケール1と複合ブリ
ッジ回路4の相対位置の判別に関与でき、他の場合には
その出力は常に状態0であることは直ちに理解されよう
。
0−2は磁気抵抗素子10乃至19の内211!シか磁
化されていないときにのみ、磁気スケール1と複合ブリ
ッジ回路4の相対位置の判別に関与でき、他の場合には
その出力は常に状態0であることは直ちに理解されよう
。
同様に、アントゲ−130−3及び30−3は同じく磁
化される磁気抵抗素子の数がそれぞれ3個及び4個であ
るときのみ上記相対位置の判別に関与できるが、他の場
合にはその出力が状態1となることはない。
化される磁気抵抗素子の数がそれぞれ3個及び4個であ
るときのみ上記相対位置の判別に関与できるが、他の場
合にはその出力が状態1となることはない。
而して、今ここでは、比較回路20乃至29の出力に応
じて磁気スケール1と複合ブリッジ回路4の相対位置を
、次頁の表1に示す如く判定するものとする。
じて磁気スケール1と複合ブリッジ回路4の相対位置を
、次頁の表1に示す如く判定するものとする。
然るときは、磁化されている磁気抵抗素子の数が2.3
又は4であるのに応じて、それぞれアンドゲート3に−
2,3に−3,3に−4(k = O〜9)が、前述の
比較回路20乃至29に代って磁気スケールの相対位置
を判定する。
又は4であるのに応じて、それぞれアンドゲート3に−
2,3に−3,3に−4(k = O〜9)が、前述の
比較回路20乃至29に代って磁気スケールの相対位置
を判定する。
それぞれ対応するアンドゲートの作用は第1図に於て説
明したアンドゲート30乃至39の作用と同断であり、
次頁の表1に示す規則に従って相対位置が判定され、対
応する唯1個のアンドゲートの出力がのみが状fitと
なり、その出力パルスは後段に設けられたオアゲートを
通って第1図に示したフリップフロップ40乃至49の
いずれかのセント入力端子に伝達される。
明したアンドゲート30乃至39の作用と同断であり、
次頁の表1に示す規則に従って相対位置が判定され、対
応する唯1個のアンドゲートの出力がのみが状fitと
なり、その出力パルスは後段に設けられたオアゲートを
通って第1図に示したフリップフロップ40乃至49の
いずれかのセント入力端子に伝達される。
これらのフリップフロップ40乃至49並びにそれらの
後段に接続された回路要素の作用は、既に説明した通り
であり、これらにより磁気スケール1の移動に伴うトラ
ンジェントエラーの発生が防止され、磁気スケール1の
移動方向が判定され、磁気スケール1の正しい位置が磁
気スケール位置表示器6に表示されることになる。
後段に接続された回路要素の作用は、既に説明した通り
であり、これらにより磁気スケール1の移動に伴うトラ
ンジェントエラーの発生が防止され、磁気スケール1の
移動方向が判定され、磁気スケール1の正しい位置が磁
気スケール位置表示器6に表示されることになる。
表1
数十の如くこの回路によれば、前頁の表1に記載されて
いるように、比較回路20乃至29の出力状磁化される
磁気抵抗素子の数が変動する場合でも磁気スケール1の
位置を常に正確に表示し得るものである。
いるように、比較回路20乃至29の出力状磁化される
磁気抵抗素子の数が変動する場合でも磁気スケール1の
位置を常に正確に表示し得るものである。
次に、第27図により、複合ブリッジ回路を実装した回
路素子の一例に就いて説明する。
路素子の一例に就いて説明する。
図は回路素子の正面図であり、図中100はガラス又は
セラミックス等の絶縁材から成る基板であり、10−E
、 11−E、 12−E、 13−L 144.15
−E、16−[!、17−E、 18−[!、19−B
は、基板100の表面に蒸着、スパッタリング等の薄膜
形成技術に依って形成したパーマロイその他の磁気抵抗
効果合金から成る磁気抵抗素子である。
セラミックス等の絶縁材から成る基板であり、10−E
、 11−E、 12−E、 13−L 144.15
−E、16−[!、17−E、 18−[!、19−B
は、基板100の表面に蒸着、スパッタリング等の薄膜
形成技術に依って形成したパーマロイその他の磁気抵抗
効果合金から成る磁気抵抗素子である。
而して、これら磁気抵抗素子の両端には、それぞれ上記
磁気抵抗素子を選択的に直列接続するため上記と同様な
技術又はメッキ等により形成した銅薄膜から成るリード
10−J、11−J、12−J、 13−J。
磁気抵抗素子を選択的に直列接続するため上記と同様な
技術又はメッキ等により形成した銅薄膜から成るリード
10−J、11−J、12−J、 13−J。
14−J、15−J、16−J、 17−J、 1B−
J、 19−J、並びに、定電圧電源3に接続される上
記と同様な銅薄膜から成るリード10−ν、II−V、
12−ν、13−ν、14−v、15−G、 16−
G、17−G、 1B−G、 19−Gが接続しており
、リード10−Jと15−J、 11−Jと16−J
、 12−Jと17−J、 13−Jと18−J、
14−Jと19−Jとは、それぞれその一端に設けられ
内面に導電処理が施されているスルーホールaとa’、
bIl!:b’、cとd′、dとd′及びeとe/、並
びに、基板100の裏面に設けられた銅薄膜から成るス
ルーホール結合用のジャンピングA、B、C,,D及び
Eを介して互いに直列に接続されている。
J、 19−J、並びに、定電圧電源3に接続される上
記と同様な銅薄膜から成るリード10−ν、II−V、
12−ν、13−ν、14−v、15−G、 16−
G、17−G、 1B−G、 19−Gが接続しており
、リード10−Jと15−J、 11−Jと16−J
、 12−Jと17−J、 13−Jと18−J、
14−Jと19−Jとは、それぞれその一端に設けられ
内面に導電処理が施されているスルーホールaとa’、
bIl!:b’、cとd′、dとd′及びeとe/、並
びに、基板100の裏面に設けられた銅薄膜から成るス
ルーホール結合用のジャンピングA、B、C,,D及び
Eを介して互いに直列に接続されている。
磁気抵抗素子は厚さ500人程度の薄膜で、例えば0.
10〜2μmピンチで設ける。その長さは大約磁気マー
クの設けられるトラックの幅と同程度かそれ以下とする
ことが推奨される。
10〜2μmピンチで設ける。その長さは大約磁気マー
クの設けられるトラックの幅と同程度かそれ以下とする
ことが推奨される。
各リード及びジャンピングは磁気の影響を受けず、抵抗
の低い金、銀、又は銅の薄膜でや\厚めに構成する。
の低い金、銀、又は銅の薄膜でや\厚めに構成する。
又、この回路素子には前述の基準抵抗9.9′を設けて
いないが、これらをこの回路素子に一体的に設けること
も推奨されるものである。
いないが、これらをこの回路素子に一体的に設けること
も推奨されるものである。
本発明は鉄工の如く構成されるから、本発明によれば磁
気マークの間隔、幅等に制限されることなく多数の磁気
抵抗素子を高密度に配設して、分解能を所望のレヘルに
迄高めることを得るものである。
気マークの間隔、幅等に制限されることなく多数の磁気
抵抗素子を高密度に配設して、分解能を所望のレヘルに
迄高めることを得るものである。
尚、本発明の構成は鉄工の実施例に限定されるものでな
く、本発明の目的の範囲で自由に変更し得るものである
こと勿論である。
く、本発明の目的の範囲で自由に変更し得るものである
こと勿論である。
第1図は本発明にかかる磁気エンコーダの一実施例、特
に磁気抵抗素子の配置とその結合方法を示す回路図、第
2図及び第3図は上記磁気エンコーダで用いる複合ブリ
ッジ回路を構成する磁気抵抗素子の抵抗変化を示す線図
、第4図は上記複合ブリッジ回路を構成する一つの電路
に設けた中間端子の出力電圧を示す線図、第5図乃至第
14図はそれぞれ上記複合ブリッジ回路の出力側に接続
される10個の比較回路の出力を示すパルス波形図、第
15図乃至第24図はそれぞれ上記比較回路の後段に接
続される10個のアンドゲートの出力を示すパルス波形
図、第25図はブリッジ回路と磁気スケールの相対関係
位置を示すアップダウンカウンタの駆動回路の出力を示
すパルス波形図、第26図は第1図に示した磁気エンコ
ーダの一部変更実施例を示す部分回路図、第27図は複
合ブ’J ノジ回路を実装した回路素子の正面図である
。 1−−−−−−−−−一磁気スケール 2−−−−−−−−−−一磁気マーク 3〜 =−−−−−一定電圧電源 4−・−−複合ブリッジ回路 5−−−−−−−−−一 磁気スケール位置判別回路6
−−−−−〜−−−−−−磁気スケール位置表示器7−
−−−−〜−一一一−数字表示器 8−−−−−−〜−−−−−−−アップダウンカウンタ
9.9′−−−〜〜−−基準抵抗 10乃至19−−−・−磁気抵抗素子 20乃至29−− −比較回路 100〜−一−−−−−−−−−−−回路素子の基板特
許出願人 株式会社 井上ジャパックス研究所代理人(
7524)最」二正太部 i I+cc: L、 −o へ −ローローロ
ー0−ローC1xO1+o −6り〉〉シ c2 & > <36 己 56566
56区 区 区 区 回国 図 園 区園区
図 区へ の 寸 10 Φトω り 0−
へ ω!賊 賊 賊 味 味味憾 味 昧味味
脈脈<<<<<<<<<<力 同区 区 区 開明 区 区 区 区 区11’) C
D I+ωOo−への寸の一一一一−へへへへへへ
に磁気抵抗素子の配置とその結合方法を示す回路図、第
2図及び第3図は上記磁気エンコーダで用いる複合ブリ
ッジ回路を構成する磁気抵抗素子の抵抗変化を示す線図
、第4図は上記複合ブリッジ回路を構成する一つの電路
に設けた中間端子の出力電圧を示す線図、第5図乃至第
14図はそれぞれ上記複合ブリッジ回路の出力側に接続
される10個の比較回路の出力を示すパルス波形図、第
15図乃至第24図はそれぞれ上記比較回路の後段に接
続される10個のアンドゲートの出力を示すパルス波形
図、第25図はブリッジ回路と磁気スケールの相対関係
位置を示すアップダウンカウンタの駆動回路の出力を示
すパルス波形図、第26図は第1図に示した磁気エンコ
ーダの一部変更実施例を示す部分回路図、第27図は複
合ブ’J ノジ回路を実装した回路素子の正面図である
。 1−−−−−−−−−一磁気スケール 2−−−−−−−−−−一磁気マーク 3〜 =−−−−−一定電圧電源 4−・−−複合ブリッジ回路 5−−−−−−−−−一 磁気スケール位置判別回路6
−−−−−〜−−−−−−磁気スケール位置表示器7−
−−−−〜−一一一−数字表示器 8−−−−−−〜−−−−−−−アップダウンカウンタ
9.9′−−−〜〜−−基準抵抗 10乃至19−−−・−磁気抵抗素子 20乃至29−− −比較回路 100〜−一−−−−−−−−−−−回路素子の基板特
許出願人 株式会社 井上ジャパックス研究所代理人(
7524)最」二正太部 i I+cc: L、 −o へ −ローローロ
ー0−ローC1xO1+o −6り〉〉シ c2 & > <36 己 56566
56区 区 区 区 回国 図 園 区園区
図 区へ の 寸 10 Φトω り 0−
へ ω!賊 賊 賊 味 味味憾 味 昧味味
脈脈<<<<<<<<<<力 同区 区 区 開明 区 区 区 区 区11’) C
D I+ωOo−への寸の一一一一−へへへへへへ
Claims (1)
- 【特許請求の範囲】 複数の磁気抵抗素子から成る磁気マーク検出回路と、上
記磁気マーク検出回路に電圧を供給する電源回路と、上
記磁気マーク検出回路の出力信号を解読する判別回路と
を具備し、磁気スケールに設けた磁気マークを読み取る
ため使用される磁気エンコーダに於て、 磁気マーク検出回路が、2N個(但しNは正の整数とす
る。)の磁気抵抗素子を、相隣る磁気マークの中心間距
離λの1/2N又はその整数倍の間隔を隔て、且つそれ
らが磁気マーク検出回路が磁気スケールに対し相対的に
λだけ移動するとき輪番的に1回宛磁気マークにより磁
化されるよう配設し、上記2N個の磁気抵抗素子の中か
ら2個宛任意に選んだものを互いに直列に接続すると共
にその接続点に中間端子を設け、更に、上記直列に接続
された2個の磁気抵抗素子から成る回路の総てを互いに
並列に接続して成る回路を具備し、判別回路が、一定の
基準電圧と上記N個の中間端子のそれぞれから出力され
る電圧とをそれぞれ個別に比較しそれぞれ所定の電位差
が検知されたとき出力信号を発生するN個の比較回路と
、上記N個の比較回路の出力信号を解読し磁気ヘッドの
位置を示す信号を発信する演算回路とから成る上記の磁
気エンコーダ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23504984A JPS61114125A (ja) | 1984-11-09 | 1984-11-09 | 磁気エンコ−ダ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23504984A JPS61114125A (ja) | 1984-11-09 | 1984-11-09 | 磁気エンコ−ダ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61114125A true JPS61114125A (ja) | 1986-05-31 |
Family
ID=16980326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23504984A Pending JPS61114125A (ja) | 1984-11-09 | 1984-11-09 | 磁気エンコ−ダ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61114125A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5559314A (en) * | 1978-10-27 | 1980-05-02 | Sony Corp | Magnetic scale signal detector |
-
1984
- 1984-11-09 JP JP23504984A patent/JPS61114125A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5559314A (en) * | 1978-10-27 | 1980-05-02 | Sony Corp | Magnetic scale signal detector |
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